KR102058648B1 - 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 - Google Patents

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Abstract

기판 상에 형성된 반도체층, 상기 반도체층상에 형성된 배선층 및 상기 반도체층에 형성된 채널부를 갖는 박막 트랜지스터에 있어서, 상기 배선층은 아연층 또는 아연 합금층을 포함하며, 상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하는 것인, 박막 트랜지스터 및 이의 제조방법에 관한 것이다.

Description

박막 트랜지스터의 제조 방법 및 박막 트랜지스터{MANUFACTURING METHOD OF THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR}
본원은, 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 금속 산화물 반도체는 대면적 고해상도에 적합한 반도체이다. 이러한 금속 산화물 반도체는 유기 EL(Organic Electro Luminescence Display) 및 LCD(Liquid Crystal Display)에 활용되고 있다. 종래에는, 금속 산화물 반도체를 이용하여 박막 트랜지스터를 제조하는데 있어서 에치 스토퍼를 사용하는 경우 6개의 마스크 공정이 적용되었으나, 공정효율 및 생산단가를 낮추기 위하여 4개의 마스크 공정이 가능한 백채널 에칭(Back channel etching: BCE)방법이 적용되고 있다.
한편, IGZO 반도체의 배선층으로 구리 또는 알루미늄이 사용되는데, 상기 구리 또는 알루미늄의 배선층과 상기 IGZO 반도체와의 전기적 접촉저항을 감소시키기 위하여, 상기 배선층과 반도체 층 사이에 몰리브데늄(Mo), 몰리브데늄-티타늄합금(Mo-Ti), 또는 티타늄(Ti) 등의 접촉층(contact layer)을 포함하였다.
상기 몰리브데늄-티타늄합금의 접촉층은 과수에서 구리와 함께 에칭을 진행할 경우 상기 IGZO 반도체의 채널에 에칭잔사(residue)가 발생하고, 상기 배선층과 상기 IGZO 반도체의 오믹접촉 특성이 티타늄의 접촉층에 비하여 저하되는 것으로 알려져 있다.
반면, 티타늄의 접촉층은 습식에칭 시 금속고유의 내산화 특성으로 인하여, 티타늄 계열의 구리에천트가 필요로 하는 불소이온의 양은 몰리브데늄 계열의 구리에천트가 필요로 하는 불소이온의 양에 비하여 3배 내지 10배를 더 필요로 한다. 위와 같이 불소이온을 과다 함유하는 구리에천트를 사용하여 반도체의 배선층을 습식 식각하게 되면, 금속 산화물 반도체 층을 손상시킬 수 있는 문제가 발생할 수 있다.
한편, 반도체의 배선층을 습식 식각하여 반도체의 채널층을 형성할 때, 배선층의 식각 속도를 반도체의 식각속도로 나눈 수치를 "식각 선택비" 로 나타내는데, 대면적의 반도체를 균일하게 에칭하기 위해서는 40 이상의 식각 선택비를 확보해야 한다.
이에, 본원은 반도체층 상에 형성된 배선층을 식각하여 반도체층 상에 채널부를 형성할 때, 높은 식각 선택비로 식각되고 반도체와 채널부의 물리적 특성이 우수한 박막 트랜지스터 및 이의 제조방법을 제공한다.
본원은, 높은 식각 선택비로 식각되고 반도체와 채널부의 물리적 특성이 우수한 박막 트랜지스터 및 이의 제조방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 박막 트랜지스터 제조 방법에 있어서, 기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및 상기 배선층을 습식 식각하여 상기 반도체층에 채널부를 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법으로서, 상기 배선층은 아연층 또는 아연 합금층을 포함하며, 상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하는 것인, 박막 트랜지스터 제조 방법을 제공한다.
본원의 제 2 측면은, 기판 상에 형성된 반도체층, 상기 반도체층상에 형성된 배선층 및 상기 반도체층에 형성된 채널부를 갖는 박막 트랜지스터에 있어서, 상기 배선층은 아연층 또는 아연 합금층을 포함하며, 상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하는 것인, 박막 트랜지스터를 제공한다.
본원의 구현예들에 따른 박막 트랜지스터는, 반도체층 상에 형성된 배선층을 식각하여 반도체층 상에 채널부를 형성할 때, 높은 식각 선택비로 식각되고, 식각된 후의 반도체와 채널부 모두 우수한 물리적 특성을 나타낼 수 있다. 본원의 구현예들에 따른 박막 트랜지스터는, 상기 아연층 또는 아연 합금층은 식각 선택비가 대면적 대량생산용에 적합한 40 이상이며, 예를 들어, 상기 아연층 또는 아연 합금층에서 아연 함유량이 낮은 경우에는 기존 불소 함유량의 1/10수준에서도 10 cm2/v.sec이상의 TFT 전자이동도를 보이는 반면, 상기 아연층 또는 아연 합금층에서 아연 함유량이 높은 경우에는 10보다 낮은 전자이동도를 보이지만, 불소가 전혀 없는 구리 식각액에서도 식각이 되는 특성을 나타내므로, 본원의 구현예들에 따른 박막 트랜지스터는 불소를 전혀 포함하는 않는 식각액을 사용할 수 있다.
도 1은 본원의 일 구현예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 2a는 본원의 일 구현에 따른 박막 트랜지스터 제조 방법에 따른 바텀 게이트 구조의 박막 트랜지스터의 단면도이다.
도 2b는 본원의 일 구현예에 따른 박막 트랜지스터 제조 방법에 따른 탑 게이트 구조의 박막 트랜지스터의 개략적인 단면도이다.
도 3은 본원의 일 구현예에 있어서, 이중 구조의 배선층을 설명하기 위해 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 의해 구현된 박막 트랜지스터의 일 구현예를 도시한 개략적인 단면도이다.
도 4a 내지 도 4e는 본원의 일 구현예에 있어서, 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 5는 본원의 일 실시예에 있어서, Ti-Zn 합금의 XRD 스펙트럼을 나타낸 것이다.
도 6은 본원의 일 실시예에 있어서, XRD 결과로부터 추출한 Ti-Zn 합금의 결정립 크기 변화를 나타낸 것이다.
도 7은 본원의 일 실시예에 있어서, 계산된 Ti-Zn 합금의 고용체상과 비정질상 형성 깁스 자유 에너지를 나타낸 것이다.
도 8은 본원의 일 실시예에 있어서, Na2S2O8계 식각액에서 Ti-Zn 합금의 식각 속도 변화를 나타낸 것이다.
도 9는 본원의 일 실시예에 있어서, Ti-Zn 합금 식각 시 필요한 Na2S2O8계 식각액의 NH4HF2 양을 나타낸 것이다.
도 10은 본원의 일 실시예에 있어서, Cu/ Ti-Zn 합금의 식각 후 배선 모양 관찰한 것이다.
도 11은 본원의 일 실시예에 있어서, Cu와 Ti-Zn 합금의 분극 곡선을 나타낸 것이다.
도 12는 본원의 일 실시예에 있어서, Cu와 Ti-Zn 합금의 부식 전위와 부식 전류를 나타낸 것이다.
도 13은 본원의 일 실시예에 있어서, Ti-Zn 합금의 비저항 변화를 나타낸 것이다.
도 14는 본원의 일 실시예에 있어서, Ti-Zn 합금의 비저항과 노드하임 곡선을 나타낸 것이다.
도 15는 본원의 일 실시예에 있어서, 소스/드레인 아연-티타늄 금속합금 종류에 따른 백채널 식각 IGZO TFT의 전기적I-V curve를 나타낸 것이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 “~(하는) 단계” 또는 “~의 단계”는 “~ 를 위한 단계”를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합(들)”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, “A 및/또는 B”의 기재는 “A 또는 B, 또는 A 및 B”를 의미한다.
이하, 첨부된 도면을 참조하여 본원의 구현예 및 실시예를 상세히 설명한다. 그러나, 본원이 이러한 구현예 및 실시예와 도면에 제한되지 않을 수 있다.
본원의 제 1 측면은, 박막 트랜지스터 제조 방법에 있어서, 기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및 상기 배선층을 습식 식각하여 상기 반도체층에 채널부를 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법으로서, 상기 배선층은 아연층 또는 아연 합금층을 포함하며, 상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하는 것인, 박막 트랜지스터 제조 방법을 제공한다.
도 1은 본 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이고, 도 2a는 본 박막 트랜지스터 제조 방법에 따른 바텀 게이트(bottom gate) 구조의 박막 트랜지스터가 도시된 개략적인 단면도이며, 도 2b는 본 박막 트랜지스터 제조 방법에 따른 탑 게이트(top gate) 구조의 박막 트랜지스터가 도시된 개략적인 단면도이다. 참고로, 도 2b에서 화소전극의 도시는 생략되었다.
도 1을 참조하면, 본 박막 트랜지스터 제조 방법은, 기판(110) 상에 패터닝된 반도체층(130) 및 배선층(140)을 형성하는 단계(S100) 및 배선층(140)을 에칭하여 채널부(C)를 형성하는 단계(S300)를 포함한다.
도 2a 및 도 2b를 참조하면, 배선층(140)은 아연층 또는 아연 합금층(141)을 포함한다. 본원에 따른 박막 트랜지스터는, 아연층 또는 아연 합금층을 포함함으로써, 반도체층 상에 형성된 배선층을 식각하여 반도체층 상에 채널부를 형성할 때, 높은 식각 선택비로 식각되고 반도체와 채널부의 물리적 특성이 우수할 수 있다. 이에 따라, 식각 후에 박막 트랜지스터의 성능이 열화되는 현상을 방지할 수 있다.
종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 중, 에칭액(Etchant)에 의한 잔사 현상이 발생했다. 예시적으로, 종래에는, 반도체층의 손상(damage)을 최소화하기 위해 과산화 수소, 과황산염계열 물질 및 인산계열 물질을 낮은 농도로 포함하는 에칭액을 사용하는 경우가 있었는데, 이러한 경우, 몰리브데늄의 잔사를 피하기는 어려웠다.
그러나, 본원에 따른 박막 트랜지스터 제조 방법에 의하면, 반도체의 배선층을 습식 식각하여 반도체의 채널층을 형성할 때, 배선층의 식각 속도를 반도체의 식각속도로 나눈 수치인 "식각 선택비" 가 향상될 수 있다. 본원의 일 구현예에 있어서, 상기 식각 선택비는 40 이상일 수 있다. 또한, 본원 에 따른 박막 트랜티스터 및 이의 제조방법은, 향상된 에칭 특성을 나타냄느로, 과산화 수소, 과황산염계열 물질 및 인산계열 물질을 낮은 농도로 포함하는 에칭액을 사용하여 에칭이 수행되는 경우에도 잔사 현상의 발생을 막을 수 있다.
본 박막 트랜지스터 제조 방법과 관련한 구성을 구체적으로 살펴보면 다음과 같다.
본원의 일 구현예에 있어서, 상기 반도체층은 In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3, IGZO, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 티타늄(Ti)을 포함하는 것일 수 있다. 예를 들어, 상기 아연 합금층은, 부속성분으로서, Al, Zn, In, Ga, Sn, Mg, Mo, Ti, Hf, Ta, 중 하나 이상을 포함하는 것일 수 있다. 그러나, 상기 아연 합금층을 이루는 물질의 성분은 이에 한정되는 것은 아니며, 반도체층을 이루는 물질의 종류에 따라, 아연 합금층은 텅스텐(W)을 포함할 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 아연을 72 at% 내지 98 at% 포함할 수 있다. 예를 들어, 상기 아연 합금층의 아연 성분을 약 72 at% 내지 약 95 at%, 약 72 at% 내지 약 92 at%, 약 72 at% 내지 약 89 at%, 약 72 at% 내지 약 86 at%, 약 72 at% 내지 약 83 at%, 약 78 at% 내지 약 98 at%, 약 81 at% 내지 약 98 at%, 약 84 at% 내지 약 98 at%, 약 87 at% 내지 약 98 at%, 포함할 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 아연을 상기 범위의 아연을 포함하고, 나아가, 티타늄(Ti) 을 2at% 내지 28at%, 2at% 내지 25at%, 2at% 내지 22at%, 2at% 내지 19at%, 2at% 내지 16at%, 2at% 내지 13at%, 5at% 내지 28at%, 8at% 내지 28at%, 11at% 내지 28at%, 14at% 내지 28at% 추가 포함할 수 있다. 상기 아연층의 경우 또는 상기 아연 합금층이 위와 같은 범위의 아연 및 티타늄을 포함하는 경우, 본원에 따른 박막 트랜지스터는 양호한 전자이동도 및 트랜스퍼 커브(transfer curve) 특성을 나타내면서도, 높은 식각 선택비를 나타낼 수 있다.
한편, 도 2a 및 도 2b에 나타난 바와 같이, 아연층 또는 아연 합금층(141)은 반도체층(130)과 접촉할 수 있다.
본원의 일 구현예에 있어서, 상기 배선층은 금속층 및 추가 아연층 또는 추가 아연 합금층을 더 포함할 수 있으며, 상기 금속층은 상기 아연층 또는 아연 합금층 및 상기 추가 아연층 또는 추가 아연 합금층의 사이에 위치하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
도 3을 참조하면, 배선층(140)은 아연층 또는 아연 합금층(141)을 사이에 두고 반도체층(130)과 대향하여 형성되는 금속층(143)을 포함할 수 있다. 다시 말해, 도 3에 나타난 바와 같이, 배선층(140)은 아연층 또는 아연 합금층(141) 및 금속층(143)을 포함하는 이중 구조일 수 있다. 금속층(143)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 은 합금 등 중 하나 이상을 포함할 수 있다.
또한, 배선층(140)은 금속층(143)을 사이에 두고 아연층 또는 아연 합금층(141)과 대향하여 형성되는 추가 아연층 또는 추가 아연 합금층을 포함할 수 있다. 이러한 경우, 도면에는 도시되지 않았지만, 배선층(140)은 반도체층(130) 상에 형성되는 아연층 또는 아연 합금층(141) 및 상기 아연층 또는 아연 합금층(141) 상에 순차적으로 형성되는 금속층(143) 및 추가 아연층 또는 추가 아연 합금층을 포함하는 구조로 구현될 수 있다. 추가 아연층 또는 추가 아연 합금층의 구성 및 작용은 아연층 또는 아연 합금층(141)과 동일 또는 유사할 수 있다.
본원의 일 구현예에 있어서, 상기 배선층은 상기 추가 아연층 또는 추가 아연 합금층을 사이에 두고 상기 금속층과 대향하여 형성되는 투명도체층을 추가 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
또한, 배선층(140)은 추가 아연층 또는 추가 아연 합금층을 사이에 두고 금속층과 대향하여 형성되는 투명도체층을 포함할 수 있다. 이러한 경우, 배선층(140)은 반도체층(130) 상에 형성되는 추가 아연층 또는 추가 아연 합금층(141) 및 아연층 또는 아연 합금층(141) 상에 순차적으로 형성되는 금속층(143), 추가 아연층 또는 추가 아연 합금층 및 투명도체층을 포함하는 구조로 구현될 수 있다. 투명도체층은 투명 전도성 산화물(TCO)일 수 있다.
본원의 일 구현예에 있어서, 상기 식각액은 불소를 포함하지 않는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 박막 트랜지스터 제조 방법에 있어서, 배선층(140)을 에칭하여 채널부(C)를 형성하는 단계(S300)에서, 식각액은 인산계 용액일 수 있다.
또한, 식각액은 염소 이온을 포함할 수 있다.
또한, 식각액은 과수계열일 수 있다.
즉, 예시적으로, 식각액은, 8wt%의 과산화수소(H2O2), 3wt%의 글리신(Glycine), 2wt%의 암모늄 플로라이드(NH3F), 0.08wt%의 인산(H3PO4) 및 87.1wt%의 증류수(DI water)를 포함할 수 있다.
한편, 이하에서는 S100 단계를 설명한다. 단, 바텀 게이트 구조의 박막 트랜지스터를 중심으로 설명하기로 한다.
도 4a 내지 도 4e는 본 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
S100 단계는 기판(110)을 준비하는 단계를 포함할 수 있다. 기판(110)은 예시적으로, 유리, 폴리머, 금속, 실리콘 웨이퍼 등 중 하나일 수 있다.
또한, 바텀 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, 도 5a에 나타난 바와 같이, 기판(110)은 게이트 전극(121) 및 게이트 절연층(120)이 형성된 것일 수 있다. 이러한 경우, 게이트 절연층(120)은 건식 증착법에 의해 형성될 수 있다.
참고로, 탑 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, 도 2b를 참조하면, 기판(110)은 절연층(123)이 형성된 것일 수 있다. 절연층(123)은 SiNx, SiO2 중 하나 이상을 포함할 수 있다.
또한, 본 박막 트랜지스터 제조 방법에 있어서, S100 단계는 기판(110) 상에 반도체층(130)을 형성하는 단계 및 배선층(140)을 형성하는 단계를 포함할 수 있다.
구체적으로, 기판(110) 상에 반도체층(130)을 형성하는 단계 및 배선층(140)을 형성하는 단계가 순차적으로 수행될 수 있다. 이에 따라, 도 5a를 참조하면, 반도체층(130) 및 배선층(140)이 순차적으로 형성될 수 있다. 반도체층(130) 및 배선층(140)은 증착법에 의해 형성될 수 있다. 특히, 스퍼터링법에 의해 형성될 수 있다. 이에 따라, 생산성이 향상될 수 있고, 박막 계면의 신뢰성을 향상시킬 수 있다.
또한, 도 4a를 참조하면, S100 단계는, 배선층(140) 상에 패터닝된 마스크층(150)을 형성하는 단계를 포함할 수 있다. 예시적으로, 마스크층(150)은 포토레지스트 (PR)층 일 수 있다. 이러한 경우, 패터닝된 마스크층(150)을 형성하는 단계는, 배선층(140) 상에 포토 레지스트(Photo resist)를 도포하고, 노광 및 현상하여, 포토 레지스트를 회로 모양으로 구성하는 단계를 포함할 수 있다.
또한, 도 4b를 참조하면, S100 단계는, 반도체층(130) 및 배선층(140)을 패터닝하는 단계를 포함할 수 있다. 패터닝된 마스크층(150)을 이용하여 반도체층(130) 및 배선층(140)을 패터닝할 수 있다.
또한, 도 4c를 참조하면, S100 단계는, 마스크층(150)을 제거하는 단계를 포함할 수 있다. 마스크층(150)을 제거하는 단계는, O2 애싱(ashing), 즉 플라즈마 애싱 장치를 이용하여 산소 플라즈마를 발생시킴으로써, 마스크층(150)을 제거할 수 있다. 이때, 마스크층(150)은 도 5c에 나타난 바와 같이, 그 상부에 한하여 제거될 수 있다. 또는, 마스크층(150) 전체가 제거될 수 있다.
또한, 마스크층(150)을 제거하는 단계가 수행된 후, 상술한 S300 단계가 수행될 수 있다. 이때, 마스크층(150)이 상부에 한하여 제거된 경우, 상부만 제거된 마스크층(150)을 이용하여 S300 단계가 수행될 수 있다. 또는, 마스크층(150) 전체가 제거된 경우, S300이 수행되기 전에, 별도의 마스크층이 새로 형성될 수 있다.
또한, 본 박막 트랜지스터 제조 방법에 의하면, 다른 구현예로서, S100 단계는, 이하와 같이 수행될 수 있다.
S100 단계는 기판(110)을 준비하는 단계, 기판(110) 상에 반도체층(130)을 형성하는 단계, 반도체층(130)을 패터닝하는 단계, 배선층(140)을 형성하는 단계 및 배선층(140)을 패터닝하는 단계를 포함할 수 있다. 상기 단계들은 순차적으로 수행될 수 있다.
예시적으로, 기판(110)을 준비하는 단계에서, 기판(110)은 유리, 폴리머, 금속, 실리콘 웨이퍼 등 중 하나일 수 있다. 예시적으로, 기판(110)은 SiO2 oxidation wafer일 수 있다. 또한, 기판(110)은 상술한 바와 같이, 게이트 전극(121) 및 게이트 절연층(120)이 형성된 것일 수 있다. 또는 절연층(123)이 형성된 것일 수 있다.
또한, 기판(110) 상에 반도체층(130)을 형성하는 단계는, 반도체층(130)을 스퍼터링법을 이용하여 증착할 수 있다. 예시적으로, 100 nm두께로 증착될 수 있다. 또한, Pulsed DC 스퍼터링 시스템(sputtering system)이 증착 공정에 이용될 수 있다.
또한, 반도체층(130)을 패터닝하는 단계는, 반도체층(130) 상에 회로 형태로 패터닝된 마스크층(포토 레지스트층)을 형성하는 단계를 포함할 수 있다. 마스크층을 형성하는 단계는, 반도체층(130) 상에 포토 레지스트(Photo resist)를 도포하고, 노광하며 현상하여, 포토 레지스트를 회로 모양으로 구성할 수 있다. 또한, 반도체층(130)을 패터닝하는 단계는, 회로 모양으로 패터닝된 마스크층을 이용하여 반도체층(130)에 대한 에칭을 수행할 수 있다.
또한, 배선층(140)을 형성하는 단계는, 스퍼터링법을 이용하여 배선층(140)을 증착할 수 있다. 예시적으로, DC 마그네트론 스퍼터링 시스템(DC magnetron sputtering system)이 이용될 수 있다.
또한, 배선층(140)을 패터닝하는 단계는, 배선층(140) 상에 회로 형태로 패터닝된 마스크층(포토 레지스트 층)을 형성하는 단계를 포함할 수 있다. 또한, 이후에, 마스크층을 이용하여 배선층(140)을 회로 형태로 패터닝할 수 있다.
이후에, 본원의 일 구현예에 따른 S100 단계에서 상술한 바와 같이, 마스크층을 상부에 한하여 제거하거나, 또는 전체적으로 제거한 후, S300 단계가 수행될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, 도 4e를 참조하면, 보호막층(160) 및 화소전극(P)을 형성하는 단계(S500)를 포함할 수 있다. 보호막층(160) 및 화소전극(P)을 형성하는 단계는, S300 단계 이후에, 수행될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, S300 단계 이후에, 게이트 절연층(120) 및 게이트 전극(121)을 형성하는 단계를 수행할 수 있다. 예시적으로, 도 2b에 도시된 탑 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, S300 단계와 S500 단계 사이에, 게이트 전극(121) 및 게이트 절연층(120)을 형성하는 단계가 수행될 수 있다.
본원의 제 2 측면은, 기판 상에 형성된 반도체층, 상기 반도체층상에 형성된 배선층 및 상기 반도체층에 형성된 채널부를 갖는 박막 트랜지스터에 있어서, 상기 배선층은 아연층 또는 아연 합금층을 포함하며, 상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하는 것인, 박막 트랜지스터를 제공한다.
한편, 이하에서는 전술한 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 따른 박막 트랜지스터(이하 '본 박막 트랜지스터'라 함)에 대해 설명한다. 다만, 앞서 살핀 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일한 도면부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 박막 트랜지스터는 기판(110) 상에 형성되는 반도체층(130) 및 배선층(140)을 포함한다.
또한, 도 2a 및 도 2b를 참조하면, 배선층(140)은 아연층 또는 아연 합금층(141)을 포함한다. 여기서, 상기 배선층(140)은 아연층 또는 아연 합금층을 포함함으로써, 반도체층 상에 형성된 배선층을 식각하여 반도체층 상에 채널부를 형성할 때, 높은 식각 선택비로 식각되고 반도체와 채널부의 물리적 특성이 우수할 수 있다.
본원의 일 구현예에 있어서, 상기 반도체층은 In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3, IGZO, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 티타늄(Ti)을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 아연 합금층은, 부속성분으로서, Al, Zn, In, Ga, Sn, Mg, Mo, Ti, Hf, Ta, 중 하나 이상을 포함하는 것일 수 있다. 그러나, 상기 아연 합금층을 이루는 물질의 성분은 이에 한정되는 것은 아니며, 반도체층을 이루는 물질의 종류에 따라, 아연 합금층은 텅스텐(W)을 포함할 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 아연을 72 at% 내지 98 at% 포함할 수 있다. 예를 들어, 상기 아연 합금층의 아연 성분을 약 72 at% 내지 약 95 at%, 약 72 at% 내지 약 92 at%, 약 72 at% 내지 약 89 at%, 약 72 at% 내지 약 86 at%, 약 72 at% 내지 약 83 at%, 약 78 at% 내지 약 98 at%, 약 81 at% 내지 약 98 at%, 약 84 at% 내지 약 98 at%, 약 87 at% 내지 약 98 at%, 포함할 수 있다.
본원의 일 구현예에 있어서, 상기 아연 합금층은 아연을 상기 범위의 아연을 포함하고, 나아가, 티타늄(Ti) 을 2at% 내지 28at%, 2at% 내지 25at%, 2at% 내지 22at%, 2at% 내지 19at%, 2at% 내지 16at%, 2at% 내지 13at%, 5at% 내지 28at%, 8at% 내지 28at%, 11at% 내지 28at%, 14at% 내지 28at% 추가 포함할 수 있다. 상기 아연층의 경우 또는 아연 합금층이 위와 같은 범위의 아연 및 티타늄을 포함하는 경우, 본원에 따른 제조방법으로 제조된 박막 트랜지스터는 양호한 전자이동도 및 트랜스퍼 커브(transfer curve) 특성을 나타내면서도, 높은 식각 선택비를 나타낼 수 있다.
한편, 도 2a 및 도 2b에 나타난 바와 같이, 배선층(140)은 아연층 또는 아연 합금층(141)으로 이루어질 수 있으며(단일 구조), 반도체층(130)과 접촉할 수 있다.
본원의 일 구현예에 있어서, 상기 배선층은 금속층 및 추가 아연층 또는 추가 아연 합금층을 더 포함할 수 있으며, 상기 금속층은 상기 아연층 또는 아연 합금층 및 상기 추가 아연층 또는 추가 아연 합금층의 사이에 위치하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
도 3을 참조하면, 배선층(140)은 아연층 또는 아연 합금층(141)을 사이에 두고 반도체층(130)과 대향하여 형성되는 금속층(143)을 더 포함할 수 있다. 다시 말해, 도 3에 나타난 바와 같이, 배선층(140)은 아연층 또는 아연 합금층 (141) 및 금속층(143)을 포함하는 이중 구조일 수 있다. 금속층(143)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 은 합금 등 중 하나 이상을 포함할 수 있다.
또한, 배선층(140)은 금속층(143)을 사이에 두고 아연층 또는 아연 합금층 (141)과 대향하여 형성되는 추가 아연층 또는 추가 아연 합금층을 더 포함할 수 있다. 이러한 경우, 도면에는 도시되지 않았지만, 배선층(140)은 반도체층(130) 상에 형성되는 아연층 또는 아연 합금층 (141) 및 아연층 또는 아연 합금층 (141) 상에 순차적으로 형성되는 금속층(143) 및 추가 아연층 또는 추가 아연 합금층을 포함하는 구조로 구현될 수 있다. 추가 아연층 또는 추가 아연 합금층의 구성 및 작용은 아연층 또는 아연 합금층(141)과 동일 또는 유사할 수 있다.
본원의 일 구현예에 있어서, 상기 배선층은 상기 추가 아연층 또는 추가 아연 합금층을 사이에 두고 상기 금속층과 대향하여 형성되는 투명도체층을 더 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
구체적으로, 배선층(140)은 반도체층(130) 상에 형성되는 아연층 또는 아연 합금층 (141) 및 아연층 또는 아연 합금층 (141) 상에 순차적으로 형성되는 금속층(143), 추가 아연층 또는 추가 아연 합금층 및 투명도체층을 포함하는 구조로 구현될 수 있다. 투명도체층은 투명 전도성 산화물(TCO)일 수 있다.
이하, 본원의 실시예를 상세히 설명한다. 그러나, 본원이 이에 제한되지 않을 수 있다.
[실시예]
< 박막증착 >
기판으로는 실리콘 웨이퍼는 붕소(Boron, B)가 도핑된 0.005 Ω 이하의 저저항 P type 웨이퍼가 사용되었다. 그 후 dry furnace로 200 nm의 SiO2를 성장시켜 게이트 절연체(gate insulator)로 사용하였다.
채널 물질인 IGZO는 In2O3:Ga2O3:ZnO=1:1:2의 몰비를 가진 타겟(target)으로 교류 마그네트론 스퍼터링(RF magnetron sputtering) 장비를 이용하여 제작하였다. 기초 분압(base pressure)은 5×10-6 Torr, 동작 분압(working pressure)은 5×10-3 Torr, 아르곤(Argon, Ar):산소(Oxygen, O2)=1:0.005의 분압비로 증착하였다. 증착 된 IGZO는 포토리소그래피(photolithography) 공정을 거쳐 HCl 식각액에서 식각되었다.
배선 물질인 Ti-Zn 합금과 Cu는 기초 분압(base pressure)은 2×10-6 Torr, 동작 분압(working pressure)은 2×10-3 Torr의 조건으로 직류 마그네트론 스퍼터링(DC magnetron sputtering) 장비를 이용하여 제작하였다. Ti-Zn 합금은 각각의 건 파워를 조절하여 코-스퍼터링(co-sputtering)으로 제작되었다. 상기 제작된 합금의 조성은 AES-depth 또는 SEM-EDS를 통해 정량 분석하였다. Cu의 두께는 500 nm, Cu 하부막의 두께는 30 nm로 조절하였다.
<습식 식각>
박막의 습식 식각은 과황산나트륨(sodium persulfate, Na2S2O8)을 포함하는 식각액(pH 0.5, 온도 25℃)으로 500 mL용량으로 비커에 준비한 후 샘플을 침지시킨 후 1 초에 약 2 회 정도 흔들어 dip etching하였다.
박막의 습식 식각 특성은 유리 기판에 증착된 금속 박막을 선폭(line width) 20 μm의 미세 패턴으로 포토리소그래피 하여 dip etching하여 관찰하였다. 박막의 식각 속도는 패터닝된 금속 박막을 절반 식각한 후 alpha-step(α-step)으로 단차를 측정하여 계산하였다. 식각 시간은 유리 기판이 박막 잔사 없이 모두 드러나는 시간을 기준으로 산정하였다.
<전기 화학 분석>
Na2S2O8계 식각액에서 각각 금속 박막의 거동을 알기 위해 Princeton Applied Research사의 Versa STAT3 장비를 이용하여 전기화학 분석을 진행하였다. 기준 전극으로서 Saturated Calomel Electrode(SCE)를 사용하였고, 백금(platinum, Pt) 전극을 상대 전극으로서 사용하였다. 시편은 전기화학 측정 중 모두 식각되지 않을 정도로 200 nm 내지 1,000 nm의 두께로 증착하여 준비하였다. 균일한 면적을 침지시키기 위해 내산 테이프를 테이핑하여 침지 면적을 1 cm2이 되도록 준비하였다. Initial potential은 -0.25 V, final potential은 1.6 V로 설정 후 분석을 진행하였다.
<X-선 회절 분석법>
X-선 회절 분석법(X-ray diffraction, XRD)은 결정구조에 X-선을 조사하여 회절된 X-선을 분석하는 분석법이다. XRD는 합금 박막의 결정 구조 및 상의 변화를 관측할 수 있다. 측정된 값에 Scherrer 공식(수식 1)을 대입하면 결정립 크기(grain size)를 알 수 있다. Scherrer 공식은 피크 절반 값에서 피크의 폭을 나타내는 반가폭(Full Width at Half Maximum, FWHM)을 이용해 나노 단위의 입자의 결정립 크기를 계산하는 공식이다.
Figure 112018024727870-pat00001
[1]
τ = 회절방향으로의 결정립 크기(Å)
K = 차원에 무관한 모양인자(구형일 경우 = 0.9)
λ = X-선의 파장(CuKa = 0.154nm)
β = 피크의 반가폭(FWHM)
θ = 회절각(radian)
박막 트랜지스터의 매개변수 추출
<전자 이동도와 문턱전압 >
전자 이동도(mobility, μ)는 외부 전기장에 의해 생긴 전자들의 운동량과 산란에 의해 잃게 되는 운동량의 합을 뜻하며, 전자 이동도가 높을수록 소자의 전류는 더 잘 흐른다. 문턱전압(threshold voltage, Vth)은 채널이 형성되기 위한 최소한의 게이트 전압을 나타낸다. 높은 문턱 전압의 소자는 소비 전력 높기 때문에 구동에 있어서 불리하다. 이러한 중요한 매개변수인 전자 이동도와 문턱전압은 박막 트랜지스터의 drain 전류로부터 구할 수 있다.
Figure 112018024727870-pat00002
[2]
ID = drain 전류 (A)
μeff = 유효 이동도 (cm2s-1V-1)
Ci = gate 절연체 축전용량
W = channel 너비
L = channel 길이
VG = gate 전압 (V)
Vth = 문턱전압 (V)
VD = drain 전압 (V)
VG-Vth>>VD 인 선형 영역(linear region)에서 드레인(drain) 전압이 게이트(gate) 전압에 비해 매우 작으므로 무시 할 수 있다. 일반적으로 드레인 전압이 0.1 V인 영역을 선형 영역이라고 한다.
Figure 112018024727870-pat00003
[3]
Drain 전류 ID를 Y축, 게이트 전압 VG를 X축으로 그린 전달 곡선(transfer curve)에서 기울기 a와 Y절편 b는 다음과 같이 계산된다.
Figure 112018024727870-pat00004
[4]
여기서 모든 값은 상수이므로 다음과 같이 정리할 수 있다.
Figure 112018024727870-pat00005
[5]
추가로 subthreshold 영역에서 기하급수적으로 증가하는 전류의 양을 수치적으로 나타낼 수 있다. Subthreshold Swing(S.S)이라고 하며 문턱전압으로부터 전류가 10 배 감소하는데 필요한 전압의 양으로 정의한다.
<Transmission Line Method>
Transmission Line Method(TML)은 배선과 반도체 사이의 접촉 저항을 구하기 위해 고안된 방법이다. 서로 다른 길이의 채널을 갖는 소자를 측정하여 접촉 저항을 추정해낼 수 있다. 소자의 전체 저항 Rtotal은 금속 배선의 저항 Rmetal, 반도체의 저항 Rsemi, 접촉저항 Rct의 합과 같다.
Figure 112018024727870-pat00006
[6]
금속 배선의 저항은 반도체의 저항과 접촉 저항에 비해 매우 작은 값이므로 무시할 수 있다.
Figure 112018024727870-pat00007
[7]
Rsh는 반도체의 시트 저항이다. 채널의 길이가 0에 가까워지면 반도체의 저항 Rsemi는 0으로 수렴한다.
Figure 112018024727870-pat00008
[8]
따라서 채널 길이를 0으로 수렴시키면 접촉저항의 값을 알 수 있다.
Sub threshold swing은 다음과 같이 식 [9]로 정의하며, 드레인 전류가 10 배 증가하기위해 필요한 게이트 전압을 나타낸다. 이 값이 작을수록 박막트랜지스터의 스위칭 특성이 뛰어나다고 볼 수 있다.
Figure 112018024727870-pat00009
[9]
실험결과
<Ti-Zn 합금의 결정 구조 분석>
Ti과 Zn 합금의 박막 결정 구조를 연구하기 위해 XRD 분석을 진행하였다. 도면1은 Ti과 Zn 합금 비율에 따른 XRD 그림이다. Ti90Zn10 합금은 Ti (002)면에서 피크의 세기가 높고 폭이 좁은 형태를 보이고 Ti70Zn30, Ti50Zn50, Ti30Zn70에서 전체적으로 낮은 피크 세기와 넓은 폭을 형성하였다. 그리고 Ti10Zn90은 Zn의 피크와 거의 동일한 피크를 보였다. 피크의 세기가 높고 폭이 좁은 형태의 피크는 결정질의 고용체가 형성되었음을 의미하고 전체적으로 낮은 피크 세기와 넓은 폭의 형성은 비정질 상이 형성됨을 의미한다.
Scherrer의 법칙으로 결정립 크기를 계산한 결과 Ti 갖는 결정립 크기 약 280 Å에서 Zn의 함량이 증가 할수록 결정립의 크기는 감소하여 Ti50Zn50에서 가장 낮은 결정립의 크기 24 Å을 나타냈다. Ti50Zn50부터 Zn의 함량에 따라 결정립의 크기는 다시 증가하여 Zn의 결정립 크기 570 Å까지 증가하였다(도 7). 결정성장은 기판의 계면에너지, 박막의 표면에너지, 결정립계의 자유에너지, 결정립계의 이동속도에 의해 영향을 받는다. Ti-Zn 합금의 원자 크기 차이에서 야기되는 격자변형(lattice strain)의 영향으로 결정립계의 이동속도가 감소하여 결정의 크기가 작은 비정질 상이 형성되었다.
<Ti-Zn 합금의 깁스 자유 에너지(Gibbs free energy)>
Ti-Zn 합금의 비정질 화에는 열역학적인 원인도 함께 작용하였다. Ti-Zn 합금을 열역학적으로 분석하기 위해 깁스 자유 에너지(Gibbs free energy)를 계산했다. Ti-Zn 합금의 깁스 자유에너지의 변화는 다음과 같다.
Figure 112018024727870-pat00010
식 [10]
G는 깁스 자유에너지의 변화, H는 혼합 엔탈피, T는 온도(K), S는 혼합 엔트로피를 나타낸다. 이상적으로 고용체 형성을 하고 있는 합금일 때 혼합 엔트로피의 변화는 다음과 같이 주어진다.
Figure 112018024727870-pat00011
식 [11]
Figure 112018024727870-pat00012
식 [12]
R은 기체상수 (8.314 J/molK)이며, XA, XB
Figure 112018024727870-pat00013
Figure 112018024727870-pat00014
는 A, B의 원자 농도이다. 고용체와 비정질을 형성하고 있는 합금의 전체 혼합 엔탈피는 식 [13], 식 [14]와 같다.
Figure 112018024727870-pat00015
식 [13]
Figure 112018024727870-pat00016
식 [14]
Hchemical는 화학 엔탈피(chemical enthalpy), Helastic는 탄성 엔탈피(elastic enthalpy)를 의미하며, φ는 3.5 Jmol-1K-1의 상수 값이고 Tm은 녹는 온도(melting temperature, K)이다. 성분 원자의 결합 에너지 차이에 기인한 화학 엔탈피와 원자 크기 차이, 결정 구조의 차이에 기인한 탄성 엔탈피는 식 [15], 식 [16]과 같이 계산할 수 있다.
Figure 112018024727870-pat00017
[15]
Figure 112018024727870-pat00018
[16]
Figure 112018024727870-pat00019
Figure 112018024727870-pat00020
Figure 112018024727870-pat00021
는 농도 함수(Concentration function), 는 용해 엔탈피(solution enthalpy), 는 용해 탄성 에너지(dissolving elastic energy)이다. 화학 엔탈피는 농도 함수
Figure 112018024727870-pat00022
Figure 112018024727870-pat00023
와 혼합된 용해 엔탈피는 식 [17], 식 [18], 식 [19]과 같이 계산된다.
Figure 112018024727870-pat00024
[17]
Figure 112018024727870-pat00025
[18]
Figure 112018024727870-pat00026
[19]
V는 몰 부피(molar volume), nws
Figure 112018024727870-pat00027
는 전자 밀도(electron density), 는 일함수(work function), P, Q는 경험적 상수(empirical constants)이다. P는 전이 금속일 때 14.2, 비전이 금속일 때 10.7의 값을 갖는 값이다. (P/Q=9.4) γ는 고용체 상을 형성할 때 0, 비정질 상을 형성할 때 5 그리고 금속 간 화합물을 형성할 때 8인 상수 값이다. A에 용해되는 B와 B에 용해되는 A의 탄성 에너지는 식 [20], 식 [21]와 같다.
Figure 112018024727870-pat00028
[20]
Figure 112018024727870-pat00029
[21]
K는 체적 탄성률(bulk modulus), G는 전단 탄성률(shear modulus)를 나타낸다. Ti-Zn 합금 시스템의 깁스 자유 에너지 계산을 위한 매개변수는 Table 1을 참고하였다. 수식에 Table 4.1의 매개변수를 대입하여 계산한 결과는 도 8과 같다.
계산 결과 고용체상과 비정질상 깁스 자유 에너지가 모두 음수 값을 갖고 있었으며, Ti8Zn92부터 Ti88Zn12사이의 조성의 합금은 비정질 상태가 고용체 상 보다 더 낮은 깁스 자유 에너지를 갖고 있다. 이는 상온, 상압에서 비정질 상을 형성하는 것이 열역학적으로 더 안정하다는 것을 나타낸다. 이 수식을 고안한 Miedema에 의하면 이 수식은 98%정도의 높은 정확도를 갖고 있으며, 오차 범위 내에서 실험 결과와 계산 결과는 완벽하게 일치한다.
본 연구에서 사용된 조성에 대해 계산된 깁스자유에너지는 표2에 정리되어있다.
열역학적 계산을 하기 위한 Ti과 Zn의 매개변수
Element
Figure 112018024727870-pat00030

(d.u.)1/3
Figure 112018024727870-pat00031

(V)		 K
(1010Nm-2)		 G
(1010Nm-2)		 Vm
(cm3)		 Tm
(K)
Ti 1.47 3.65 11 4.4 10.62 1941.0
Zn 1.32 4.10 7 4.3 9.16 692.7
본 연구에 사용된 박막의 깁스 자유 에너지
Element Solid-solution phase
gibbs free energy (kJ)		 Amorphous phase
gibbs free energy (kJ)
Ti10Zn90 112.1 114.8
Ti30Zn70 274.8 335.6
Ti50Zn50 342.6 443.5
Ti70Zn30 300.4 355.3
Ti90Zn10 134.1 132.6
<Ti-Zn 합금의 습식 식각 특성>
Cu와 Ti-Zn 합금의 식각
Ti-Zn 합금을 동일한 불소 이온을 함유한 Na2S2O8계 식각액에서 습식 식각하였다. 식각 결과 도 9와 같이 합금의 Zn 함량이 증가할수록 식각 속도가 증가하는 것을 볼 수 있었다. 배선 금속의 식각 속도 상승은 IGZO와의 선택비를 향상하여 과식각 공정 시 IGZO의 손상을 감소시킬 수 있다(IGZO 식각 속도: 4.92Å/s).
도 10는 Na2S2O8계 식각액에서 Ti-Zn 합금 전극을 식각 할 때 필요한 불소 이온의 양을 나타낸 그림이다. 불소 이온 공급원은 중불화암모늄(ammonium bifluoride, NH4HF2)을 사용하였다. Ti을 식각시키는데 필요한 NH4HF2은 0.5 wt%가 필요했고, Zn의 함량이 증가할수록 식각에 필요한 NH4HF2 양은 줄어들어 Ti20Zn80부터 NH4HF2 없는 환경에서 배선을 식각을 할 수 있었다.
Cu와 Ti-Zn 합금을 이중막 배선을 형성하여 습식 식각을 진행해 보았다. 도 11과 같이 Ti과 Ti90Zn10, Ti70Zn30는 Cu가 과식각되어 하부막 TiZn과 구리배선 폭의 단차가 생기는 테일(tail)을 형성하였고, Ti10Zn90은 하부막이 과식각되어 언더컷(under cut)을 나타내었다. 스큐(skew) 및 테일(tail)을 고려한 배선 식각 특성으로는 Ti50Zn50, Ti30Zn70이 가장 적합하였다.
<전기화학에 의한 해석>
식각 특성에 대해 연구하기 위해 분극곡선(polarization curve) 분석을 진행하였다. 분극곡선에서 부식 전위(corrosion potential,
Figure 112018024727870-pat00032
)의 차이는 접합 된 두 금속에서 갈비닉 부식을 야기한다. 높은 전위의 금속은 양극, 낮은 전위의 금속은 음극으로 환원, 산화 반응이 일어난다. 부식 전류(corrosion current,
Figure 112018024727870-pat00033
)는 반응에 참여한 전자의 양을 나타낸다. 따라서 부식 전류가 높을수록 부식 속도가 빠르다. 도 12은 불소 이온이 포함된 Na2S2O8 식각액에서 금속 각각의 분극곡선을 측정한 그림이다. 도 12을 기반으로 도 13의 부식 전위와 부식 전류를 계산하였다. Ti-Zn 합금에서 Zn의 함량이 증가 할수록 부식 전위가 낮아지고 부식 전류가 높아졌다. 이는 Zn의 함량이 증가할수록 Cu와의 갈바닉 부식이 심화되는 현상과 동시에 부식 전류가 높아져 더 높은 식각 속도를 나타내었다. Ti-Zn 합금 식각 시 필요한 불소 이온의 감소는 Ti의 절대량 감소와 더불어 식각 속도 증가의 영향이다. tail과 undercut 형성에는 부식 전위에 의한 갈바닉 부식과 부식 전류에 의한 식각 속도 차이의 복합적인 원인에서 비롯되었다.
<Ti - Zn 합금의 비저항>
본 연구는 Cu의 접착력 향상과 확산방지와 식각 시 필요한 불소의 농도를 줄이고자 Ti-Zn 합금을 형성하였다. 이때, Zn과 Ti의 합금 비에 따라 달라지는 비저항의 변화에 대해 알아보았다. 도 14와 같이 합금을 형성하였을 때 Ti(23.0 μΩcm)과 Zn(10.4 μΩcm) 박막에 비해 비저항이 상승하는 것을 관찰할 수 있었다. Ti30Zn70은 255.7 μΩcm, Ti50Zn50은 245.3 μΩcm으로 높은 비저항을 나타내었다. 이는 2 원자 합금에서 불순물(용질원자)이 고용체에서 전자의 산란을 원인으로 발생한 저항률을 예측 할 수 있는 실험적 방정식인 노드하임 법칙(Nordheim's rule) (식 22)로 해석할 수 있다.
Figure 112018024727870-pat00034
[22]
ρ = X:1-X 조성의 합금 비저항
ρmatrix = 불순물이 없는 기본 matrix의 비저항
C = 노드하임 계수
X = 용질원자의 원자비율
일반적으로 합금의 저항률은 조성 X에 대해 포물선의 형태를 갖는다. 도 15는 Ti과 Zn을 각각 고용체와 용질원자로 계산한 결과와 실제 실험 결과이다. Ti과 Zn은 저항률은 노드하임 포물선 곡선을 따른다. 벌크 Ti-Zn binary phase diagram에서는 많은 조성에서 다양한 형태의 TiZn intermetallic compound 생성되는 것으로 예측된다. 그러나, 실제 XRD 분석 및 아래 비저항 측정결과로부터 박막TiZn alloy는 intermetallic compound보다는 solid-solution을 형성한다는 것을 알 수 있다.
<Cu/Ti-Zn 박막 트랜지스터의 전기적 특성>
도 16은 Cu/Ti-Zn 합금 전극으로 박막 트랜지스터 전달 곡선이다. 순수 티타늄과 Ti90Zn10, Ti70Zn30은 불소이온 농도가 0.5 wt%인 과황산염계 구리 식각액에서 백채널 식각이 진행되었으며, 소스/드레인 배선 식각이 완료된 후에도 실험 재현성 및 기판에 대한 etching uniformity를 확보하기 위해서 50%의 과식각(overetching)을 진행하였다. Ti50Zn50, Ti30Zn70, Ti10Zn90, Zn100은 불소이온 농도가 0.025wt%인 과황산염계 구리 식각액에서 백채널 식각이 진행되었으며, 소스/드레인 배선 식각이 완료된 후 50%의 과식각(overetching)을 진행하였다.
표3은 소자의 전달 특성과 출력 특성으로부터 유효 전자 이동도(μeff), 문턱전압(Von), 접촉저항(Rct), Subthreshold Swing(S.S)을 추출하여 평가 항목으로 정리하였다.
Ti은 가장 낮은 유효 전자이동도 0.7 cm2s-1V- 1와 높은 S.S 값 2.6 V/dec을 가져 낮은 전기적 특성을 나타내었다. 반면, Ti50Zn50은 유효 전자 이동도 10.4 cm2s-1V-1, S.S 값 1.9 V/dec로 높은 전기적 특성을 나타내었다.
Ti은 0.5wt%의 NH4HF2을 포함한 식각액에서 식각이 진행되었기 때문에 IGZO가 손상되어 낮은 전기적 특성을 나타내었다. Ti50Zn50식각에 필요한 불소이온 농도는 Ti 식각 시 필요한 불소이온 농도양에 비해 약 95% 가량 감량되었기 때문에 IGZO의 손상이 감소되었다. 또한 Ti50Zn50은 순수 Ti보다 IGZO와 낮은 접촉 저항을 갖고 있는 것으로 나타났다.
이에 따라 Ti50Zn50을 적용한 백채널 식각 타입 IGZO TFT가 순수 Ti을 적용한 IGZO보다 높은 전기적 특성을 나타낼 수 있었다.
Ti30Zn70과 Ti10Zn90그리고 Zn을 Cu 하부막으로 사용한 박막 트랜지스터는 Ti50Zn50보다 낮은 불소 이온 농도의 식각액에서 식각이 되었고, 접촉 저항도 우수했지만 Ti50Zn50만큼 높은 전기적 특성을 나타내지 못했다.
아연조성에 따른 아연티타늄 합금을 소스/드레인으로 적용한 BCE type IGZO 박막트랜지스터의 전기적 특성결과를 표 3에 정리하였다.
전달 곡선과 출력 곡선에 의해 추출 된 박막 트랜지스터의 매개변수
μeff(cm2s-1V-1) Von
(V)		 Rct
(MΩ)		 SS
(V/dec)
Ti 0.7 6.7 0.648 2.6
TiZn(9:1) 7.3 5.0 0.084 2.8
TiZn(7:3) 3.8 5.6 0.461 3.0
TiZn (5:5) 10.4 3.8 0.035 1.9
TiZn(3:7) 8.9 5.0 0.037 2.2
TiZn(1:9) 8.5 3.8 0.095 2.0
Zn 7.2 2.5 0.028 2.2
본 발명에서는 백채널 식각(BCE) 타입 IGZO용 소스/드레인 배선으로 순수티타늄, 아연티타늄 합금을 식각 특성과 트랜지스터의 전기적 특성을 평가하였다. 평가기준은 표 4에 정리하였으며, 아연 조성에 따른 평가결과는 표 5 및 6 에 정리하였다.
평가 파라미터 및 평가 기준 정리 표
　 에칭잔사 에칭선택비 ion/ ioff mobility( cm 2 /V-sec)
정의 : 에칭후 IGZO표면위 잔사특성 : IGZO와 S/D의 에칭속도 Transfer curve의 Ion/ioff 특성 linear region에서 측정된 전자 이동도
평가시편 TFT 채널형성 구리/ 베리어 이중막 포토마스크 형성 후 에칭속도 측정, IGZO 단일막 포토마스트 형성 후 에칭속도 측정 BCE TFT 샘플 제작후 I-V curve측정 BCE TFT 샘플 제작후 I-V curve측정
평가방법 FESEM관찰 에칭속도비 전기적 특성측정 전기적 특성측정
평가기준 x10000배 10 군데 측정시 10%미만 배선층의 식각 속도/ 반도체의 식각 속도 >10^6 이상 10 이상
O x10000배 10 군데 측정시 10%미만 40이상 >10^6 이상 >8 이상
x10000배 10 군데 측정시 10%이상 20% 미만 40미만 4이상 10^5 이상 10^6 미만 5 이상 8 미만
X x10000배 10 군데 측정시 20%이상 4미만 <10^5 미만 5 미만
아연 함유량(at%)에 따른 박막의 각 특성들의 평가결과
Ti Zn 에칭잔사 에칭선택비 mobility(μ) ion/ ioff
100 0 O X X X
90 10 O X △ △
70 30 O △ X △
50 50 O O O O
30 70 O O △ △
10 90 O O △ O
0 100 O O △ △
아연 함유량(at%)에 따른 스퍼터링 증착된 박막의 에칭선택비 수치
metal Ti TiZn (9:1) TiZn (7:3) TiZn (5:5) TiZn (3:7) TiZn (1:9) Zn
Selectivity 0.9 1.3 4.4 47.3 66.8 108.7 108.7
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 120: 게이트 절연층
121: 게이트 전극 123: 절연층
130: 반도체층 140: 배선층
141: 아연층 또는 아연 합금층 143: 금속층
150: 마스크층 160: 보호막층
C: 채널부

Claims (11)

  1. 박막 트랜지스터 제조 방법에 있어서,
    기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및
    상기 배선층을 습식 식각하여 상기 반도체층에 채널부를 형성하는 단계
    를 포함하는, 박막 트랜지스터 제조 방법으로서,
    상기 배선층은,
    아연층 또는 아연 합금층; 및
    상기 아연층 또는 아연 합금층을 사이에 두고 상기 반도체층과 대향하여 형성되고, 구리 또는 구리 합금을 포함하는 금속층을 포함하며,
    상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하고,
    상기 습식 식각에 의해 상기 아연층 또는 아연 합금층과 상기 금속층은 함께 식각되는 것인,
    박막 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 아연 합금층은 티타늄(Ti)을 포함하는 것인, 박막 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체층은 In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3, IGZO, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 박막 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 습식 식각의 식각액은 불소를 포함하지 않는 것인, 박막 트랜지스터 제조 방법.
  5. 제 1 항에 있어서,
    상기 배선층은 추가 아연층 또는 추가 아연 합금층을 더 포함하며,
    상기 금속층은 상기 아연층 또는 아연 합금층 및 상기 추가 아연층 또는 추가 아연 합금층의 사이에 위치하는 것인, 박막 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 배선층은 상기 추가 아연층 또는 추가 아연 합금층을 사이에 두고 상기 금속층과 대향하여 형성되는 투명도체층을 더 포함하는 것인, 박막 트랜지스터 제조 방법.
  7. 기판 상에 형성된 반도체층, 상기 반도체층상에 형성된 배선층 및 상기 반도체층에 형성된 채널부를 갖는 박막 트랜지스터에 있어서,
    상기 배선층은,
    아연층 또는 아연 합금층; 및
    상기 아연층 또는 아연 합금층을 사이에 두고 상기 반도체층과 대향하여 형성되고, 구리 또는 구리 합금을 포함하는 금속층을 포함하며,
    상기 아연 합금층은 아연(Zn)을 72 at% 내지 98 at% 포함하고,
    상기 아연층 또는 아연 합금층과 상기 금속층은 습식 식각에 의해 함께 식각되는 것인,
    박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 아연 합금층은 티타늄(Ti)을 포함하는 것인, 박막 트랜지스터.
  9. 제 7 항에 있어서,
    상기 반도체층은 In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3, IGZO, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 박막 트랜지스터.
  10. 제 7 항에 있어서,
    상기 배선층은 추가 아연층 또는 추가 아연 합금층을 더 포함하며,
    상기 금속층은 상기 아연층 또는 아연 합금층 및 상기 추가 아연층 또는 추가 아연 합금층의 사이에 위치하는 것인, 박막 트랜지스터.
  11. 제 10 항에 있어서,
    상기 배선층은 상기 추가 아연층 또는 추가 아연 합금층을 사이에 두고 상기 금속층과 대향하여 형성되는 투명도체층을 더 포함하는 것인, 박막 트랜지스터.
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