WO2016060455A2 - 박막 트랜지스터 제조 방법 및 박막 트랜지스터 - Google Patents

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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Definitions

  • the present application relates to a thin film transistor manufacturing method and a thin film transistor.
  • Metal oxide semiconductors are generally suitable for large area high resolution. Such metal oxide semiconductors are used for organic electroluminescence display (EL) and liquid crystal display (LCD). Conventionally, four mask processes have been applied to fabricate thin film transistors using metal oxide semiconductors. In order for the four mask processes to proceed, a back channel etching (BCE) method must be applied.
  • BCE back channel etching
  • An object of the present invention is to provide a thin film transistor manufacturing method and a thin film transistor according to the problem that can solve the problems caused by the surface loss of the metal oxide semiconductor during the manufacturing of the thin film transistor.
  • a method of manufacturing a thin film transistor according to the first aspect of the present application forming a patterned semiconductor layer and a wiring layer on a substrate; And etching the wiring layer to form a channel portion.
  • the wiring layer may include a compensation layer
  • the material constituting the compensation layer may include a metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer.
  • the thin film transistor according to the second aspect of the present application is a thin film transistor having a semiconductor layer and a wiring layer formed on a substrate, wherein the wiring layer includes a compensation layer.
  • the material constituting the compensation layer may include a metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer.
  • the loss portion of the semiconductor layer is compensated by the compensation layer, it is possible to prevent the surface composition change of the semiconductor layer, it is possible to implement a thin film transistor with the maximum electrical characteristics.
  • the occurrence of the residue phenomenon can be prevented by the compensation layer, so that a thin film transistor having improved reliability can be implemented.
  • FIG. 1 is a schematic flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure.
  • FIG. 2A is a cross-sectional view of a thin film transistor having a bottom gate structure according to a method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure.
  • FIG. 2B is a schematic cross-sectional view of a thin film transistor having a top gate structure according to a method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure.
  • FIG. 3 is a graph showing a three-dimensional compositional diagram of the results of performing x-ray photoelectron spectroscopy on the semiconductor layer before the etching process and the semiconductor layer after the etching process in the conventional thin film transistor manufacturing method.
  • FIG. 4 is a graph illustrating a change in electrical conductivity of a compensation layer with increasing zinc content in a compensation layer including molybdenum and zinc.
  • FIG. 5 is a graph illustrating changes in electrochemical properties of an etching solution according to changes in zinc content in a compensation layer including molybdenum and zinc.
  • FIG. 6 is a graph illustrating characteristics of transfer curves when a wiring layer made of molybdenum, a wiring layer made of zinc, and a wiring layer made of a material containing molybdenum and zinc are applied to a metal oxide semiconductor thin film transistor.
  • FIG. 7 is a schematic cross-sectional view illustrating an embodiment of a thin film transistor implemented by a method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure to describe a wiring layer having a dual structure.
  • 8A to 8E are schematic cross-sectional views for describing the method of manufacturing the thin film transistor.
  • 1 is a schematic flowchart illustrating a method of manufacturing the thin film transistor.
  • FIG. 2A is a schematic cross-sectional view illustrating a thin film transistor having a bottom gate structure according to the method of manufacturing the thin film transistor
  • FIG. 2B illustrates a thin film transistor having a top gate structure according to the method of manufacturing the thin film transistor. Is a schematic cross-sectional view. For reference, the illustration of the pixel electrode is omitted in FIG. 2B.
  • the process of forming the patterned semiconductor layer 130 and the wiring layer 140 on the substrate 110 (S100) and etching the wiring layer 140 by the channel portion C is performed. Forming a step (S300).
  • the wiring layer 140 includes a compensation layer (buffer layer) 141.
  • the material constituting the compensation layer 141 includes a metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer 130.
  • the compensation layer 141 may compensate for the loss of the semiconductor layer 130.
  • the compensation layer is not limited to the above-described role of compensation, and prevents the occurrence of residues that may occur during the etching process.
  • FIG. 3 is a graph showing the results of X-ray photoelectron spectroscopy (XPS) performed on a semiconductor layer before an etching process and a semiconductor layer after an etching process is performed in a conventional thin film transistor manufacturing method. .
  • Black is the result of the semiconductor layer before the etching process is performed, and red is the result of the semiconductor layer after the etching process is performed.
  • the Ga 2 O 3 , In 2 O 3, and ZnO are approximately 1: 1 in the semiconductor layer before the etching process is performed. 3, the semiconductor layer after the etching process is deficient in ZnO and Ga 2 O 3 and In 2 O 3 are increased through the positions of the red dots shown in FIG. 3.
  • semiconductor layers exhibit good electron mobility and threshold voltage when Ga 2 O 3 , In 2 O 3 and ZnO achieve a composition ratio of approximately 1: 1: 1 to 1: 1 2.
  • Ga 2 O 3 , In 2 O 3, and ZnO have a composition ratio of about 1: 1: 1, the Vth shift due to external light irradiation is minimized while the semiconductor layer is biased. .
  • the lost portion of the semiconductor layer 130 may be compensated by the compensation layer 141.
  • the surface composition of the semiconductor layer 130 may be controlled by the compensation layer 141.
  • the compensation layer 141 may solve the residue phenomenon.
  • the residue phenomenon by the etching liquid (Etchant) generate
  • an etching solution containing hydrogen peroxide, a persulfate-based material, and a phosphate-based material in a low concentration has been sometimes used. In this case, molybdenum It was difficult to avoid the residue.
  • the etching characteristics may be improved by the compensation layer 141, so that etching is performed using an etchant containing a low concentration of hydrogen peroxide, persulfate-based material and phosphoric acid-based material. Even in this case, occurrence of residue can be prevented.
  • the material forming the semiconductor layer 130 may include a metal oxide.
  • the material forming the semiconductor layer 130 may include one or more of In 2 O 3 , ZnO, Ga 2 O 3 , SnO 2 , TiO 2 , HfO, Ta 2 O 5 , and Al 2 O 3 . have.
  • the semiconductor layer 130 may be IGZO composed of indium, gallium, zinc, and oxygen.
  • the material forming the compensation layer 141 may include at least one of molybdenum (Mo) and titanium (Ti).
  • the material forming the compensation layer 141 may include, as a main component, one or more of molybdenum (Mo) and titanium (Ti).
  • the material constituting the compensation layer 141 may include at least one of Al, Zn, In, Ga, Sn, Ti, Hf, and Ta as an accessory component.
  • the material of the material constituting the compensation layer 141 is not limited thereto, and the material constituting the compensation layer 141 may include tungsten (W) according to the type of material constituting the semiconductor layer 130. .
  • a compensation layer 141 made of a material including molybdenum (Mo) and zinc (Zn) may be implemented.
  • a region rich in zinc (Zn) may be formed on the surface of the semiconductor layer 130, thereby compensating for ZnO loss of the semiconductor layer 130. can do.
  • ZnO is insufficient in the surface composition of the semiconductor layer after the etching step, and Ga2O3 and In2O3 tend to increase.
  • ZnO loss of the semiconductor layer 130 may be compensated by the compensation layer 141 made of a material including molybdenum (Mo) and zinc (Zn).
  • the compensation layer 141 includes, as a main component, at least one of molybdenum (Mo) and titanium (Ti), and as an accessory component, Al, Zn, In, Ga, Sn, Ti, Hf, Ta, W It may be implemented in various embodiments by including one or more of.
  • the compensation layer 141 may include a metal of a component, which is a metal oxide, among the components of the material of the semiconductor layer 130, in a predetermined component ratio. This will be described with reference to FIGS. 4 and 5.
  • FIG. 4 is a graph illustrating a change in electrical conductivity of a compensation layer with increasing zinc content in a compensation layer including molybdenum and zinc
  • FIG. 5 is a compensation layer including molybdenum and zinc in FIG.
  • the specific resistance of the compensation layer 141 may increase almost linearly as the zinc content is increased. . This may be due to the increase in electron-phonon scattering of electrons and lattice vibrations as the zinc content increases.
  • the compensation layer 141 preferably includes a metal of a component, which is a metal oxide, among the components of the material constituting the semiconductor layer 130 in a predetermined component ratio.
  • the material constituting the compensation layer 141 may include 5 to 70 at% or less of a metal of a component, which is a metal oxide, among the components of the material constituting the semiconductor layer 130.
  • the material forming the compensation layer 141 includes molybdenum (Mo) and zinc (Zn), it may include 50 at% molybdenum and 50 at% zinc.
  • the compensation layer 141 when the compensation layer 141 contains a low concentration of metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer 130, residues generated during etching may be prevented by the compensation layer 141. have.
  • the compensation layer 141 when the compensation layer 141 contains a high concentration of metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer 130, the compensation layer 141 may not only prevent residue, but also The electrical loss of the semiconductor layer 130 may be improved by compensating for the loss portion.
  • the compensation layer 141 may prevent residue and compensate for the loss of the semiconductor layer 130.
  • FIG. 6 shows a transfer layer when a wiring layer made of molybdenum, a wiring layer made of zinc, and a wiring layer made of a material containing molybdenum and zinc (wiring layer 140 according to the present method of manufacturing a thin film transistor) are applied to the thin film transistor. It is a graph showing the characteristic change of the curve (transfer IV curve).
  • the semiconductor layer includes a metal oxide.
  • a drain current on / off ratio of a drain current of a thin film transistor to which a wiring layer made of a material containing molybdenum and zinc is applied is determined by a drain current of a thin film transistor to which a wiring layer made of molybdenum is applied. It can be seen that approximately 10 times the increase in the flashing ratio, and the improvement of the electron mobility (electron mobility) and the shift of the V th can be confirmed. In addition, in the case of the thin film transistor to which the wiring layer made of pure zinc is applied, the characteristics of the thin film transistor are poorly exhibited.
  • the wiring layer 140 may have a single structure including the compensation layer 141.
  • the compensation layer 141 may be the wiring layer 141.
  • the wiring layer 140 may include a metal layer 143 formed to face the semiconductor layer 130 with the compensation layer 141 interposed therebetween.
  • the wiring layer 140 may have a dual structure including a compensation layer 141 and a metal layer 143.
  • the metal layer 143 may include one or more of copper, a copper alloy, aluminum, an aluminum alloy, silver, a silver alloy, and the like.
  • the wiring layer 140 may include an additional compensation layer formed to face the compensation layer 141 with the metal layer 143 interposed therebetween.
  • the wiring layer 140 includes a compensation layer 141 formed on the semiconductor layer 130, a metal layer 143 sequentially formed on the compensation layer 141, and an additional compensation layer. It can be implemented in a triple structure. The configuration and function of the additional compensation layer may be the same as or similar to the compensation layer 141.
  • the wiring layer 140 may include a transparent conductor layer formed to face the metal layer with an additional compensation layer therebetween.
  • the wiring layer 140 includes a quadruple structure including a compensation layer 141 formed on the semiconductor layer 130 and a metal layer 143, an additional compensation layer, and a transparent conductor layer sequentially formed on the compensation layer 141. It can be implemented as.
  • the transparent conductor layer may be transparent conductive oxide (TCO).
  • the etching solution may be a phosphate solution.
  • the etchant may include chlorine ions.
  • the etchant may be a fruit tree.
  • the etchant includes 8 wt% hydrogen peroxide (H 2 O 2 ), 3 wt% glycine (Glycine), 2 wt% ammonium fluoride (NH 3 F), 0.02 wt% hydrogen fluoride (HF), 0.08 wt% phosphoric acid (H 3 PO 4) and 86.9 wt% distilled water (DI water).
  • step S100 will be described. However, a description will be given of a thin film transistor having a bottom gate structure, and a description will be given based on a single structure in which the wiring layer 140 is the compensation layer 141.
  • 8A to 8B are schematic cross-sectional views for describing the method of manufacturing the thin film transistor.
  • S100 may include preparing the substrate 110.
  • the substrate 110 may be one of glass, a polymer, a metal, a silicon wafer, and the like.
  • the substrate 110 may have a gate electrode 121 and a gate insulating layer 120 formed thereon.
  • the gate insulating layer 120 may be formed by a dry deposition method.
  • the substrate 110 may have an insulating layer 123 formed thereon.
  • the insulating layer 123 may include one or more of SiNx and SiO 2 .
  • step S100 may include forming a semiconductor layer 130 on the substrate 110 and forming a wiring layer 140.
  • the forming of the semiconductor layer 130 and the forming of the wiring layer 140 on the substrate 110 may be sequentially performed. Accordingly, referring to FIG. 8A, the semiconductor layer 130 and the wiring layer 140 may be sequentially formed.
  • the semiconductor layer 130 and the wiring layer 140 may be formed by a deposition method. In particular, it can be formed by the sputtering method. Accordingly, productivity can be improved, and reliability of the thin film interface can be improved.
  • the step S100 may include forming a patterned mask layer 150 on the wiring layer 140.
  • the mask layer 150 may be a photoresist (PR) layer.
  • forming the patterned mask layer 150 may include applying a photoresist on the wiring layer 140, exposing and developing the photoresist, and configuring the photoresist in a circuit shape. have.
  • the step S100 may include patterning the semiconductor layer 130 and the wiring layer 140.
  • the semiconductor layer 130 and the wiring layer 140 may be patterned using the patterned mask layer 150.
  • the step S100 may include removing the mask layer 150.
  • the mask layer 150 may be removed by generating oxygen plasma using an O 2 ashing, that is, a plasma ashing apparatus.
  • O 2 ashing that is, a plasma ashing apparatus.
  • the mask layer 150 may be removed only at an upper portion thereof, as shown in FIG. 8C.
  • the entire mask layer 150 may be removed.
  • step S300 may be performed.
  • the step S300 may be performed using the mask layer 150 having only the top removed.
  • a separate mask layer may be newly formed before S300 is performed.
  • the step S100 may be performed as follows.
  • Step S100 includes preparing a substrate 110, forming a semiconductor layer 130 on the substrate 110, patterning the semiconductor layer 130, forming a wiring layer 140, and a wiring layer 140. Patterning). The steps may be performed sequentially.
  • the substrate 110 may be one of glass, a polymer, a metal, a silicon wafer, and the like.
  • the substrate 110 may be a SiO 2 oxidation wafer.
  • the substrate 110 may have a gate electrode 121 and a gate insulating layer 120 formed thereon.
  • the insulating layer 123 may be formed.
  • the semiconductor layer 130 may be deposited using a sputtering method. By way of example, it may be deposited to a thickness of 100 nm.
  • a Pulsed DC sputtering system can be used for the deposition process.
  • the patterning of the semiconductor layer 130 may include forming a patterned mask layer (photoresist layer) on the semiconductor layer 130 in a circuit form.
  • a photoresist may be applied, exposed, and developed on the semiconductor layer 130 to form the photoresist in a circuit shape.
  • the semiconductor layer 130 may be etched using the mask layer patterned in a circuit shape.
  • the wiring layer 140 may be deposited using a sputtering method.
  • a DC magnetron sputtering system may be used.
  • the patterning of the wiring layer 140 may include forming a mask layer (photoresist layer) patterned in a circuit form on the wiring layer 140.
  • the wiring layer 140 may be patterned in a circuit form using a mask layer.
  • the mask layer may be removed only or entirely removed, and then S300 may be performed.
  • the method of manufacturing the thin film transistor may include activating the semiconductor layer 130.
  • light may be irradiated onto the surface of the semiconductor layer 130.
  • light may be irradiated onto the surface of the semiconductor layer 130 while at least a part of the surface of the semiconductor layer 130 is in contact with the fluid.
  • light may be irradiated after immersing the thin film transistor in a fluid.
  • the present invention is not limited thereto.
  • light may be irradiated after the fluid is sprayed only on the surface of the semiconductor layer 130, or only on the surface of the semiconductor layer 130 and the surface of the wiring layer 140. .
  • the fluid may include water (H 2 O).
  • H 2 O water
  • the reduction of the trap site by the photocatalytic reaction may be maximized.
  • the increase in the electron density due to the increase in the oxygen vacancies can be maximized.
  • weak bonding of the semiconductor layer 130 may be removed. Accordingly, a positive change may be made in the interface characteristics of the semiconductor layer 130.
  • the light in the step of irradiating light on the surface of the semiconductor layer 130, may have energy above the energy band gap of the semiconductor layer 130.
  • the light may be ultraviolet ray (UV).
  • light may be irradiated for 10 to 20 minutes.
  • the irradiation time of light is not limited to this.
  • the time for which the light is irradiated can be adjusted.
  • the light may be irradiated for as short as 1 minute and as long as 3 to 4 hours.
  • the fluid may also include a corrosion inhibitor.
  • the corrosion inhibitor may comprise a cyclic amine compound. More specifically, the corrosion inhibitor may include one or more of pyrazole, imidazole, triazole, tetrazole, aminotetrazole, indole, purine, pyridine, pyrimidine, pyrrole, pyrrolidone, pyrroline, and the like.
  • Corrosion inhibitors may also include copper stabilizers.
  • the copper stabilizer one or more of phosphate, glycols, cyclic amines and the like may be used.
  • the corrosion inhibitor preferably includes a copper stabilizer.
  • activating the semiconductor layer 130 may heat-treat (anneal) the semiconductor layer 130.
  • the semiconductor layer 130 may be activated by heat-treating the semiconductor layer 130 without irradiating the semiconductor layer 130 with light.
  • activating the semiconductor layer 130 may be performed after step S300.
  • activating the semiconductor layer may be performed during S100.
  • the wiring layer 140 may be simultaneously performed.
  • the method of manufacturing the thin film transistor may include forming the passivation layer 160 and the pixel electrode P (S500). Forming the passivation layer 160 and the pixel electrode P may be performed after step S300.
  • the forming of the gate insulating layer 120 and the gate electrode 121 may be performed.
  • forming the gate electrode 121 and the gate insulating layer 120 may be performed between steps S300 and S500. .
  • the thin film transistor' a thin film transistor according to the method of manufacturing the thin film transistor according to the exemplary embodiment of the present application.
  • the same reference numerals are used for the same or similar components as those described in the above-described thin film transistor manufacturing method according to an embodiment of the present invention, and overlapping descriptions will be briefly or omitted.
  • the thin film transistor includes a semiconductor layer 130 and a wiring layer 140 formed on the substrate 110.
  • the wiring layer 140 includes a compensation layer 141.
  • the material constituting the compensation layer 141 includes a metal of a component which is a metal oxide among the components of the material constituting the semiconductor layer 130.
  • the compensation layer 141 may compensate for the loss of the semiconductor layer 130.
  • the material constituting the semiconductor layer 130 may include at least one of In 2 O 3 , ZnO, Ga 2 O 3 , SnO 2, TiO 2 , and HfO.
  • the semiconductor layer 130 is preferably IGZO composed of indium, gallium, zinc, and oxygen.
  • the material forming the compensation layer 141 may include at least one of molybdenum (Mo) and titanium (Ti).
  • the material forming the compensation layer 141 includes, as a main component, at least one of molybdenum (Mo) and titanium (Ti), and as an accessory component, Al, Zn, In, It may include one or more of Ga, Sn, Ti, Hf, Ta, W.
  • the compensation layer 141 made of a material containing molybdenum (Mo) and zinc (Zn) may be implemented.
  • the material constituting the compensation layer 141 may include at least 5 at% and at most 70 at% of a metal of a component that is a metal oxide among the components of the material constituting the semiconductor layer.
  • the wiring layer 140 may have a single structure including the compensation layer 141.
  • the compensation layer 141 may be the wiring layer 141.
  • the wiring layer 140 may include a metal layer 143 formed to face the semiconductor layer 130 with the compensation layer 141 interposed therebetween.
  • the wiring layer 140 may have a dual structure including a compensation layer 141 and a metal layer 143.
  • the metal layer 143 may include one or more of copper, a copper alloy, aluminum, an aluminum alloy, silver, a silver alloy, and the like.
  • the wiring layer 140 may include an additional compensation layer formed to face the compensation layer 141 with the metal layer 143 interposed therebetween.
  • the wiring layer 140 includes a compensation layer 141 formed on the semiconductor layer 130, a metal layer 143 sequentially formed on the compensation layer 141, and an additional compensation layer. It can be implemented in a triple structure. The configuration and function of the additional compensation layer may be the same as or similar to the compensation layer 141.
  • the wiring layer 140 may include a transparent conductor layer formed to face the metal layer with an additional compensation layer therebetween.
  • the wiring layer 140 includes a quadruple structure including a compensation layer 141 formed on the semiconductor layer 130 and a metal layer 143, an additional compensation layer, and a transparent conductor layer sequentially formed on the compensation layer 141. It can be implemented as.
  • the transparent conductor layer may be transparent conductive oxide (TCO).

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Abstract

박막 트랜지스터 제조 방법이 개시되며, 상기 박막 트랜지스터 제조 방법은 기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및 상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함하되, 상기 배선층은, 보상층을 포함하고, 상기 보상층을 이루는 물질은, 상기 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함한다.

Description

박막 트랜지스터 제조 방법 및 박막 트랜지스터
본원은 박막 트랜지스터 제조 방법 및 박막 트랜지스터에 관한 것이다.
일반적으로 금속 산화물 반도체는 대면적 고해상도에 적합한 반도체이다. 이러한 금속 산화물 반도체는 유기 EL(Organic Electro Luminescence Display) 및 LCD(Liquid Crystal Display)에 활용되고 있다. 종래에는, 금속 산화물 반도체를 이용하여 박막 트랜지스터를 제조하는데 4개의 마스크(mask) 공정이 적용되었다. 4개의 마스크 공정이 진행되기 위해서는, 백 채널 에칭(back channel etching： BCE) 방법이 적용되어야만 한다.
그런데, 이러한 백 채널 에칭 방법에 따른 종래의 박막 트랜지스터 제조 방법에 의하면, 금속 산화물 반도체 표면이 일부 손실된다는 문제점이 있었다. 구체적으로, 에칭 공정 중에, 식각액에 의해 금속 산화물 반도체의 표면의 일부가 손실될 수 있었다. 이러한 금속 산화물 반도체의 표면의 손실은 박막 트랜지스터의 전기적 특성의 열화로 이어지기 때문에 그 해결의 필요성이 대두 되어 왔다.
본원은 박막 트랜지스터 제조시 발생하는 금속 산화물 반도체의 표면 손실에 따른 문제점을 해결할 수 있는, 박막 트랜지스터 제조 방법 및 그에 따른 박막 트랜지스터를 제공하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면에 따른 박막 트랜지스터 제조 방법은, 기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및 상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함한다. 이때, 상기 배선층은, 보상층을 포함하고, 상기 보상층을 이루는 물질은, 상기 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함할 수 있다.
또한, 본원의 제 2 측면에 따른 박막 트랜지스터는, 기판 상에 반도체층 및 배선층이 형성된 박막 트랜지스터에 있어서, 상기 배선층은 보상층을 포함한다. 이때, 상기 보상층을 이루는 물질은, 상기 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 보상층에 의해 반도체층의 손실 부분이 보상됨으로써, 반도체층의 표면 조성 변화가 방지될 수 있어, 전기적 특성이 극대화된 박막 트랜지스터가 구현될 수 있다. 또한, 보상층에 의해 잔사 현상의 발생이 방지될 수 있어, 신뢰성이 향상된 박막 트랜지스터가 구현될 수 있다.
도 1은 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 2a는 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 따른 바텀 게이트 구조의 박막 트랜지스터의 단면도이다.
도 2b는 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 따른 탑 게이트 구조의 박막 트랜지스터의 개략적인 단면도이다.
도 3은 종래의 박막 트랜지스터 제조 방법에 있어서, 에칭 공정이 수행되기 전의 반도체층 및 에칭 공정이 수행된 후의 반도체층에 대해 x선 광전자 분광법을 실시한 결과를 삼원계 조성도에 표시한 그래프이다.
도 4는 몰레브데늄 및 아연을 포함하는 보상층에 있어서, 아연의 함량 증가에 따른, 보상층의 전기전도도 변화를 도시한 그래프이다.
도 5는 몰레브데늄 및 아연을 포함하는 보상층에 있어서, 아연의 함량 변화에 따른 식각액에서의 전기화학적 특성 변화를 도시한 그래프이다.
도 6은 몰리브데늄으로 이루어진 배선층, 아연으로 이루어진 배선층 및 몰리브데늄 및 아연을 포함하는 물질로 이루어진 배선층 각각을 금속 산화물 반도체 박막 트랜지스터에 적용하였을 때 나타나는 트랜스퍼 커브의 특성변화를 도시한 그래프이다.
도 7은 이중 구조의 배선층을 설명하기 위해 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 의해 구현된 박막 트랜지스터의 일 구현예를 도시한 개략적인 단면도이다.
도 8a 내지 도 8e는 본 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 “포함” 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 “~(하는) 단계” 또는 “~의 단계”는 “~ 를 위한 단계”를 의미하지 않는다.
도 1은 본 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 2a는 본 박막 트랜지스터 제조 방법에 따른 바텀 게이트(bottom gate) 구조의 박막 트랜지스터가 도시된 개략적인 단면도이며, 도 2B는 본 박막 트랜지스터 제조 방법에 따른 탑 게이트(top gate) 구조의 박막 트랜지스터가 도시된 개략적인 단면도이다. 참고로, 도 2b에서 화소전극의 도시는 생략되었다.
도 1을 참조하면, 본 박막 트랜지스터 제조 방법은, 기판(110) 상에 패터닝된 반도체층(130) 및 배선층(140)을 형성하는 단계(S100) 및 배선층(140)을 에칭하여 채널부(C)를 형성하는 단계(S300)를 포함한다.
도 2a 및 도 2b를 참조하면, 배선층(140)은 보상층(버퍼층)(141)을 포함한다. 보상층(141)을 이루는 물질은, 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함한다.
보상층(141)은 반도체층(130)의 손실 부분을 보상할 수 있다. 그러나, 보상층은 상술한 보상의 역할에 한정되는 것이 아니며, 에칭 공정 시 발생할 수 있는 잔사 현상의 발생을 방지한다.
종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 중에, 반도체층의 표면의 일부가 손실된다는 문제점이 있었다.
예시적으로 종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 중에, 반도체층의 표면의 일부가 손실될 수 있었다. 이를 도 3을 참조하여 설명하겠다. 도 3은 종래의 박막 트랜지스터 제조 방법에 있어서, 에칭 공정이 수행되기 전의 반도체층 및 에칭 공정이 수행된 후의 반도체층에 대해 x선 광전자 분광법 (XPS)을 실시한 결과를 삼원계 조성도에 표시한 그래프이다. 검은색이 에칭 공정이 수행되기 전의 반도체층의 결과값이고, 빨강색이 에칭 공정이 수행된 후의 반도체층의 결과값이다.
도 3에 도시된 검은색 점의 위치를 통해, 에칭 공정이 수행되기 전의 반도체층은Ga2O3, In2O3 및 ZnO가 대략 1：1：1을 이루고 있음을 확인할 수 있다. 또한, 도 3에 도시된 빨강색 점의 위치를 통해, 에칭 공정이 수행된 이후의 반도체층은 ZnO가 부족하고, Ga2O3와 In2O3가 많아졌음을 확인할 수 있다.
일반적으로, 반도체층은 Ga2O3, In2O3 및 ZnO가 대략 1：1：1 내지 1: 1: 2인 조성비를 이룰 때 좋은 전자 이동도(electron mobility)와 Vth(threshold voltage)를 갖는다. 또한, 일반적으로, Ga2O3, In2O3 및 ZnO가 대략 1：1：1인 조성비를 이룰 때, 반도체층은 바이어스 전압이 걸린 상태에서, 외부 광 조사에 의한 Vth shift가 최소화된다.
즉, 종래의 박막 트랜지스터 제조 방법에 의하면, 상술한 바와 같이, 에칭 공정이 수행된 후, 반도체층의 표면 조성에 변화가 발생하였으며, 이러한 변화는 종래의 박막 트랜지스터 제조 방법에 의하면 불가피한 것이었다. 또한, 이러한 표면 조성 변화는 제조된 박막 트랜지스터의 성능의 열화로 이어졌다.
그러나, 본 박막 트랜지스터 제조 방법에 의하면, 반도체층(130)의 손실된 부분은 보상층(141)에 의해 보상될 수 있다. 다시 말해, 보상층(141)에 의해 반도체층(130)의 표면 조성이 조절될 수 있다. 이에 따라, 박막 트랜지스터의 성능 열화를 막을 수 있다.
또한, 보상층(141)은 잔사 현상을 해결할 수 있다.
종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 중, 에칭액(Etchant)에 의한 잔사 현상이 발생했다. 예시적으로, 종래에는, 반도체층의 손상(damage)을 최소화하기 위해 과산화 수소, 과황산염계열 물질 및 인산계열 물질을 낮은 농도로 포함하는 에칭액을 사용하는 경우가 있었는데, 이러한 경우, 몰리브데늄의 잔사를 피하기는 어려웠다.
그러나, 본 박막 트랜지스터 제조 방법에 의하면, 보상층(141)에 의해 에칭 특성이 향상될 수 있어, 과산화 수소, 과황산염계열 물질 및 인산계열 물질을 낮은 농도로 포함하는 에칭액을 사용하여 에칭이 수행되는 경우에도 잔사 현상의 발생을 막을 수 있다.
본 박막 트랜지스터 제조 방법과 관련한 구성을 구체적으로 살펴보면 다음과 같다.
반도체층(130)을 이루는 물질은 금속 산화물을 포함할 수 있다. 예시적으로, 반도체층(130)을 이루는 물질은, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3 중 하나 이상을 포함할 수 있다. 특히, 반도체층(130)은 인듐, 갈륨, 아연, 산소로 구성된 IGZO일 수 있다.
또한, 보상층(141)을 이루는 물질은 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 포함할 수 있다.
상술한 바에 따르면, 예시적으로, 보상층(141)을 이루는 물질은, 주성분으로서, 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 포함할 수 있다. 또한, 보상층(141)을 이루는 물질은 부속성분으로서, Al, Zn, In, Ga, Sn, Ti, Hf, Ta, 중 하나 이상을 포함할 수 있다. 그러나, 보상층(141)을 이루는 물질의 성분은 이에 한정되는 것은 아니며, 반도체층(130)을 이루는 물질의 종류에 따라, 보상층(141)을 이루는 물질은 텅스텐(W)을 포함할 수도 있다.
특히, 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 물질로 이루어진 보상층(141)이 구현될 수 있다.
이러한 보상층(141)을 포함하는 배선층(140)에 의하면, 반도체층(130)의 표면에 아연(Zn)이 풍부한(rich) 영역이 형성될 수 있어, 반도체층(130)의 ZnO 손실을 보상할 수 있다.
상술한 바와 같이, 종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 후, 반도체층의 표면 조성에 있어서, ZnO가 부족하고, Ga2O3와 In2O3가 많아지는 경향이 있었다. 그러나, 본 박막 트랜지스터 제조 방법에 의하면, 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 물질로 이루어진 보상층(141)에 의해, 반도체층(130)의 ZnO 손실이 보상될 수 있다.
다만, 보상층(141)의 구현예에 있어서, 상술한, 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 물질로 이루어진 보상층(141)만 구현될 수 있는 것은 아니며, 상술한 바와 같이, 보상층(141)은, 주성분으로서, 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 포함하고, 부속성분으로서, Al, Zn, In, Ga, Sn, Ti, Hf, Ta, W 중 하나 이상을 포함함으로써 다양한 구현예로 구현될 수 있다.
한편, 보상층(141)은 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 미리 설정된 성분비로 포함할 수 있다. 도 4 및 도 5를 참조하여 설명하겠다.
도 4는 몰레브데늄 및 아연을 포함하는 보상층에 있어서, 아연의 함량 증가에 따른, 보상층의 전기전도도 변화를 도시한 그래프이고, 도 5는 몰레브데늄 및 아연을 포함하는 보상층에 있어서, 아연의 함량 변화에 따른 식각액에서의 전기화학적 특성 변화를 도시한 그래프이다.
예시적으로, 보상층(141)이 몰리브데늄 및 아연을 포함하는 경우, 도 4에 나타난 바와 같이, 아연의 함량이 증가함에 따라 보상층(141)의 비저항이 거의 선형적으로 증가할 수 있다. 이는 아연의 함량이 증가함에 따라, 전자와 격자진동의 산란(electron-phonon scattering)이 증가하기 때문일 수 있다.
또한, 도 5를 참조하면, 보상층(141)의 아연의 함량이 증가함에 따라 전기화학적 전위가 활성화되는 상태(active 한 방향)로 낮아질 수 있고, 이에 따라, 갈바닉 현상이 심화되어 보상층(141)의 에칭 속도가 더 빨라질 수 있다. 즉, 보상층(141)이 아연을 일정량 이상 함유할 경우, 에칭시 언더컷(undercut)이 발생될 수 있다. 따라서, 보상층(141)은 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 미리 설정된 성분비로 포함함이 바람직하다.
예시적으로, 보상층(141)을 이루는 물질은, 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 5 at% 이상 70 at% 이하로 포함할 수 있다.
또한, 보다 구체적으로, 보상층(141)을 이루는 물질이 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 경우, 몰리브데늄 50 at%, 아연50 at%를 포함할 수 있다.
참고로, 보상층(141)이 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 저농도로 포함할 경우, 에칭시 발생되는 잔사 현상이 보상층(141)에 의해 방지될 수 있다. 또한, 보상층(141)이 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 고농도로 포함할 경우, 보상층(141)은 잔사 현상 방지뿐만 아니라, 반도체층(130)의 손실 부분을 보상하여 반도체층(130)의 전기적 특성을 개선시킬 수도 있다.
즉, 보상층(141)은 잔사 현상을 방지할 수 있고, 반도체층(130)의 손실 부분을 보상할 수도 있다.
도 6은 몰리브데늄으로 이루어진 배선층, 아연으로 이루어진 배선층 및 몰리브데늄 및 아연을 포함하는 물질로 이루어진 배선층(본 박막 트랜지스터 제조 방법에 의한 배선층(140)) 각각을 박막 트랜지스터에 적용하였을 때 나타나는 트랜스퍼 커브(transfer I-V curve)의 특성변화를 도시한 그래프이다. 참고로, 박막 트랜지스터는 반도체층이 금속 산화물을 포함하는 것이다.
도 6을 보면, 몰리브데늄 및 아연을 포함하는 물질로 이루어진 배선층이 적용된 박막 트랜지스터의 드레인 전류의 점멸비(drain current On/Off ratio)가 몰리브데늄으로 이루어진 배선층이 적용된 박막 트랜지스터의 드레인 전류의 점멸비에 비해 대략 10배 상승한 것을 확인할 수 있고, 전자이동도(electron mobility)의 향상 및 Vth의 shift의 향상을 확인할 수 있다. 또한, 순수 아연으로 이루어진 배선층이 적용된 박막 트랜지스터의 경우 박막 트랜지스터의 특성이 저조하게 발휘됨을 확인할 수 있다.
한편, 도 2a 및 도 2b에 나타난 바와 같이, 배선층(140)은 보상층(141)으로 이루어진 단일 구조일 수 있다. 다시 말해, 보상층(141)이 배선층(141)일 수 있다.
또한, 도 7을 참조하면, 배선층(140)은 보상층(141)을 사이에 두고 반도체층(130)과 대향하며 형성되는 금속층(143)을 포함할 수 있다. 다시 말해, 도 3에 나타난 바와 같이, 배선층(140)은 보상층(141) 및 금속층(143)을 포함하는 이중 구조일 수 있다. 금속층(143)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 은 합금 등 중 하나 이상을 포함할 수 있다.
또한, 배선층(140)은 금속층(143)을 사이에 두고 보상층(141)과 대향하며 형성되는 추가 보상층을 포함할 수 있다. 이러한 경우, 도면에는 도시되지 않았지만, 배선층(140)은 반도체층(130) 상에 형성되는 보상층(141) 및 보상층(141) 상에 순차적으로 형성되는 금속층(143) 및 추가 보상층을 포함하는 삼중 구조로 구현될 수 있다. 추가 보상층의 구성 및 작용은 보상층(141)과 동일 또는 유사할 수 있다.
또한, 배선층(140)은 추가 보상층을 사이에 두고 금속층과 대향하며 형성되는 투명도체층을 포함할 수 있다. 이러한 경우, 배선층(140)은 반도체층(130) 상에 형성되는 보상층(141) 및 보상층(141) 상에 순차적으로 형성되는 금속층(143), 추가 보상층 및 투명도체층을 포함하는 사중 구조로 구현될 수 있다. 투명도체층은 투명 전도성 산화물(TCO)일 수 있다.
또한, 본 박막 트랜지스터 제조 방법에 있어서, 배선층(140)을 에칭하여 채널부(C)를 형성하는 단계(S300)에서, 식각액은 인산계 용액일 수 있다.
또한, 식각액은 염소 이온을 포함할 수 있다.
또한, 식각액은 과수계열일 수 있다.
즉, 예시적으로, 식각액은, 8wt%의 과산화수소(H2O2), 3wt%의 글리신(Glycine), 2wt%의 암모늄 플로라이드(NH3F), 0.02wt%의 불화수소(HF), 0.08wt%의 인산(H3PO4) 및 86.9wt%의 증류수(DI water)를 포함할 수 있다.
한편, 이하에서는 S100 단계를 설명한다. 단, 바텀 게이트 구조의 박막 트랜지스터를 중심으로 설명하기로 하며, 배선층(140)이 보상층(141)인 단일 구조를 중심으로 설명하기로 한다.
도 8a 내지 도 8b는 본 박막 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
S100 단계는 기판(110)을 준비하는 단계를 포함할 수 있다. 기판(110)은 예시적으로, 유리, 폴리머, 금속, 실리콘 웨이퍼 등 중 하나일 수 있다.
또한, 바텀 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, 도 8A에 나타난 바와 같이, 기판(110)은 게이트 전극(121) 및 게이트 절연층(120)이 형성된 것일 수 있다. 이러한 경우, 게이트 절연층(120)은 건식 증착법에 의해 형성될 수 있다.
참고로, 탑 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, 도 2b를 참조하면, 기판(110)은 절연층(123)이 형성된 것일 수 있다. 절연층(123)은 SiNx, SiO2 중 하나 이상을 포함할 수 있다.
또한, 본 박막 트랜지스터 제조 방법에 있어서, S100 단계는 기판(110) 상에 반도체층(130)을 형성하는 단계 및 배선층(140)을 형성하는 단계를 포함할 수 있다.
구체적으로, 기판(110) 상에 반도체층(130)을 형성하는 단계 및 배선층(140)을 형성하는 단계가 순차적으로 수행될 수 있다. 이에 따라, 도 8a를 참조하면, 반도체층(130) 및 배선층(140)이 순차적으로 형성될 수 있다. 반도체층(130) 및 배선층(140)은 증착법에 의해 형성될 수 있다. 특히, 스퍼터링법에 의해 형성될 수 있다. 이에 따라, 생산성이 향상될 수 있고, 박막 계면의 신뢰성을 향상시킬 수 있다.
또한, 도 8a를 참조하면, S100 단계는, 배선층(140) 상에 패터닝된 마스크층(150)을 형성하는 단계를 포함할 수 있다. 예시적으로, 마스크층(150)은 포토레지스트 (PR)층 일 수 있다. 이러한 경우, 패터닝된 마스크층(150)을 형성하는 단계는, 배선층(140) 상에 포토 레지스트(Photo resist)를 도포하고, 노광 및 현상하여, 포토 레지스트를 회로 모양으로 구성하는 단계를 포함할 수 있다.
또한, 도 8b를 참조하면, S100 단계는, 반도체층(130) 및 배선층(140)을 패터닝하는 단계를 포함할 수 있다. 패터닝된 마스크층(150)을 이용하여 반도체층(130) 및 배선층(140)을 패터닝할 수 있다.
또한, 도 8c를 참조하면, S100 단계는, 마스크층(150)을 제거하는 단계를 포함할 수 있다. 마스크층(150)을 제거하는 단계는, O2 애싱(ashing), 즉 플라즈마 애싱 장치를 이용하여 산소 플라즈마를 발생시킴으로써, 마스크층(150)을 제거할 수 있다. 이때, 마스크층(150)은 도 8c에 나타난 바와 같이, 그 상부에 한하여 제거될 수 있다. 또는, 마스크층(150) 전체가 제거될 수 있다.
또한, 마스크층(150)을 제거하는 단계가 수행된 후, 상술한 S300 단계가 수행될 수 있다. 이때, 마스크층(150)이 상부에 한하여 제거된 경우, 상부만 제거된 마스크층(150)을 이용하여 S300 단계가 수행될 수 있다. 또는, 마스크층(150) 전체가 제거된 경우, S300이 수행되기 전에, 별도의 마스크층이 새로 형성될 수 있다.
또한, 본 박막 트랜지스터 제조 방법에 의하면, 다른 구현예로서, S100 단계는, 이하와 같이 수행될 수 있다.
S100 단계는 기판(110)을 준비하는 단계, 기판(110) 상에 반도체층(130)을 형성하는 단계, 반도체층(130)을 패터닝하는 단계, 배선층(140)을 형성하는 단계 및 배선층(140)을 패터닝하는 단계를 포함할 수 있다. 상기 단계들은 순차적으로 수행될 수 있다.
예시적으로, 기판(110)을 준비하는 단계에서, 기판(110)은 유리, 폴리머, 금속, 실리콘 웨이퍼 등 중 하나일 수 있다. 예시적으로, 기판(110)은 SiO2 oxidation wafer일 수 있다. 또한, 기판(110)은 상술한 바와 같이, 게이트 전극(121) 및 게이트 절연층(120)이 형성된 것일 수 있다. 또는 절연층(123)이 형성된 것일 수 있다.
또한, 기판(110) 상에 반도체층(130)을 형성하는 단계는, 반도체층(130)을 스퍼터링법을 이용하여 증착할 수 있다. 예시적으로, 100 nm두께로 증착될 수 있다. 또한, Pulsed DC 스퍼터링 시스템(sputtering system)이 증착 공정에 이용될 수 있다.
또한, 반도체층(130)을 패터닝하는 단계는, 반도체층(130) 상에 회로 형태로 패터닝된 마스크층(포토 레지스트층)을 형성하는 단계를 포함할 수 있다. 마스크층을 형성하는 단계는, 반도체층(130) 상에 포토 레지스트(Photo resist)를 도포하고, 노광하며 현상하여, 포토 레지스트를 회로 모양으로 구성할 수 있다. 또한, 반도체층(130)을 패터닝하는 단계는, 회로 모양으로 패터닝된 마스크층을 이용하여 반도체층(130)에 대한 에칭을 수행할 수 있다.
또한, 배선층(140)을 형성하는 단계는, 스퍼터링법을 이용하여 배선층(140)을 증착할 수 있다. 예시적으로, DC 마그네트론 스퍼터링 시스템(DC magnetron sputtering system)이 이용될 수 있다.
또한, 배선층(140)을 패터닝하는 단계는, 배선층(140) 상에 회로 형태로 패터닝된 마스크층(포토 레지스트 층)을 형성하는 단계를 포함할 수 있다. 또한, 이후에, 마스크층을 이용하여 배선층(140)을 회로 형태로 패터닝할 수 있다.
이후에, 본원의 일 구현예에 따른 S100 단계에서 상술한 바와 같이, 마스크층을 상부에 한하여 제거하거나, 또는 전체적으로 제거한 후, S300 단계가 수행될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, 반도체층(130)을 활성화하는 단계를 포함할 수 있다.
반도체층(130)을 활성화하는 단계는, 반도체층(130)의 표면에 광을 조사할 수 있다.
또한, 반도체층(130)을 활성화하는 단계는, 반도체층(130)의 표면의 적어도 일부를 유체와 접촉시킨 상태에서, 반도체층(130)의 표면에 광을 조사할 수 있다.
예시적으로, 박막 트랜지스터를 유체 내에 담근 후 광을 조사할 수 있다. 그러나, 이에 한정되는 것은 아니며, 예시적으로, 반도체층(130)의 표면에 한하여, 또는 반도체층(130) 의 표면 및 배선층(140)의 표면에 한하여 유체가 분무된 후 광이 조사될 수 있다.
또한, 유체는 수분(H₂O)을 포함할 수 있다. 유체가 반도체층(130)의 표면과 접촉된 상태에서, 반도체층(130)의 표면에 광이 조사되면, 광촉매 반응에 의한 트랩 사이트 의 감소가 극대화될 수 있다. 또한, 산소 공공의 증가로 인한 전자 밀도의 증가가 극대화될 수 있다. 또한, 반도체층(130)의 약한 결합(weak bonding)을 제거할 수 있다. 이에 따라, 반도체층(130)의 계면 특성에 긍정적인 변화를 줄 수 있다.
또한, 반도체층(130)의 표면에 광을 조사하는 단계에서, 광은 반도체층(130)의 에너지 밴드갭 이상의 에너지를 가질 수 있다. 예시적으로, 광은, 자외선(Ultraviolet Ray: UV )일 수 있다.
또한, 광은 10분 내지 20분 동안 조사될 수 있다. 그러나, 광의 조사 시간은 이에 한정되는 것은 아니다. 광이 조사되는 환경에 따라, 광이 조사되는 시간은 조절될 수 있다. 예시적으로, 광은, 짧게는 1분 이내에서, 길게는 3~4시간 동안 조사될 수 있다.
또한, 유체는 부식 억제제를 포함할 수 있다. 이를 통해, 박막 트랜지스터의 유체와 접하는 부분의 부식을 막을 수 있다. 예시적으로, 부식 억제제는 고리형 아민 화합물을 포함할 수 있다. 보다 구체적으로, 부식 억제제는 피라졸, 이미다졸, 트리아졸, 테트라졸, 아미노테트라졸, 인돌, 퓨린, 피리딘, 피리미딘, 피롤, 피롤리돈 및 피롤린 등 중 하나 이상을 포함할 수 있다.
또한, 부식 억제제는 구리 안정제를 포함할 수 있다. 구리 안정제로는 인산염, 글리콜류, 사이클릭아민 등 중 하나 이상이 사용될 수 있다. 예시적으로, 본 박막 트랜지스터 제조 방법에 의해 구현되는 박막 트랜지스터가 구리를 포함하는 경우, 부식 억제제는 구리 안정제를 포함함이 바람직하다.
또한, 다른 구현예로서, 반도체층(130)을 활성화하는 단계는, 반도체층(130)을 열처리(어닐링)할 수 있다. 다시 말해, 반도체층(130)에 광을 조사하지 않고 반도체층(130)을 열처리함으로써, 반도체층(130)을 활성화할 수 있다.
상술한 바와 같은, 반도체층(130)을 활성화하는 단계는, S300 단계 이후에 수행될 수 있다.
또는, 본 박막 트랜지스터 제조 방법에 의하면, 반도체층을 활성화하는 단계는, S100 단계 중에 수행될 수 있다. 예시적으로, 배선층(140)을 반도체층(130) 상에 형성할 때, 동시에 수행될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, 도 8e를 참조하면, 보호막층(160) 및 화소전극(P)을 형성하는 단계(S500)를 포함할 수 있다. 보호막층(160) 및 화소전극(P)을 형성하는 단계는, S300 단계 이후에, 수행될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, S300 단계 이후에, 게이트 절연층(120) 및 게이트 전극(121)을 형성하는 단계를 수행할 수 있다. 예시적으로, 도 2b에 도시된 탑 게이트 구조의 박막 트랜지스터를 구현하고자 하는 경우, S300 단계와 S500 단계 사이에, 게이트 전극(121) 및 게이트 절연층(120)을 형성하는 단계가 수행될 수 있다.
한편, 이하에서는 전술한 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에 따른 박막 트랜지스터(이하 '본 박막 트랜지스터'라 함)에 대해 설명한다. 다만, 앞서 살핀 본원의 일 실시예에 따른 박막 트랜지스터 제조 방법에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일한 도면부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 박막 트랜지스터는 기판(110) 상에 형성되는 반도체층(130) 및 배선층(140)을 포함한다.
또한, 도 2a 및 도 2b를 참조하면, 배선층(140)은 보상층(141)을 포함한다.
보상층(141)을 이루는 물질은, 반도체층(130)을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함한다.
보상층(141)은 반도체층(130)의 손실 부분을 보상할 수 있다.
반도체층(130)을 이루는 물질은, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO 중 하나 이상을 포함할 수 있다. 반도체층(130)은, 인듐, 갈륨, 아연, 산소로 구성된 IGZO임이 바람직하다.
또한, 보상층(141)을 이루는 물질은 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 포함할 수 있다.
예시적으로, 상술한 바와 같이, 보상층(141)을 이루는 물질은, 주성분으로서, 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 포함하고, 부속성분으로서, Al, Zn, In, Ga, Sn, Ti, Hf, Ta, W중 하나 이상을 포함할 수 있다. 특히, 몰리브데늄(Mo) 및 아연(Zn)를 포함하는 물질로 이루어진 보상층(141)이 구현될 수 있다.
또한, 보상층(141)을 이루는 물질은, 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 5 at% 이상 70 at% 이하로 포함할 수 있다.
한편, 도 2a 및 도 2b에 나타난 바와 같이, 배선층(140)은 보상층(141)으로 이루어진 단일 구조일 수 있다. 다시 말해, 보상층(141)이 배선층(141)일 수 있다.
또한, 도 7을 참조하면, 배선층(140)은 보상층(141)을 사이에 두고 반도체층(130)과 대향하며 형성되는 금속층(143)을 포함할 수 있다. 다시 말해, 도 3에 나타난 바와 같이, 배선층(140)은 보상층(141) 및 금속층(143)을 포함하는 이중 구조일 수 있다. 금속층(143)은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 은 합금 등 중 하나 이상을 포함할 수 있다.
또한, 배선층(140)은 금속층(143)을 사이에 두고 보상층(141)과 대향하며 형성되는 추가 보상층을 포함할 수 있다. 이러한 경우, 도면에는 도시되지 않았지만, 배선층(140)은 반도체층(130) 상에 형성되는 보상층(141) 및 보상층(141) 상에 순차적으로 형성되는 금속층(143) 및 추가 보상층을 포함하는 삼중 구조로 구현될 수 있다. 추가 보상층의 구성 및 작용은 보상층(141)과 동일 또는 유사할 수 있다.
또한, 배선층(140)은 추가 보상층을 사이에 두고 금속층과 대향하며 형성되는 투명 도체층을 포함할 수 있다. 이러한 경우, 배선층(140)은 반도체층(130) 상에 형성되는 보상층(141) 및 보상층(141) 상에 순차적으로 형성되는 금속층(143), 추가 보상층 및 투명도체층을 포함하는 사중 구조로 구현될 수 있다. 투명도체층은 투명 전도성 산화물(TCO)일 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 박막 트랜지스터 제조 방법에 있어서,
    기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계; 및
    상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함하되,
    상기 배선층은, 보상층을 포함하고,
    상기 보상층을 이루는 물질은, 상기 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함하는 것인 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 보상층은, 상기 반도체층의 손실 부분을 보상하는 것인 박막 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 반도체층을 이루는 물질은, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3 중 하나 이상을 포함하는 것인 박막 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 보상층을 이루는 물질은, 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 더 포함하는 것인 박막 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 보상층을 이루는 물질은, 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 것인 박막 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 보상층을 이루는 물질은, 상기 금속을 5 at% 이상 70 at% 이하로 포함하는 것인 박막 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 배선층은, 상기 보상층으로 이루어진 단일 구조인 것인 박막 트랜지스터 제조 방법.
  8. 제1항에 있어서,
    상기 배선층은, 상기 보상층을 사이에 두고 상기 반도체층과 대향하며 형성되는 금속층,
    상기 금속층을 사이에 두고 상기 보상층과 대향하며 형성되는 추가 보상층, 및
    상기 추가 보상층을 사이에 두고 상기 금속층과 대향하며 형성되는 투명도체층을 더 포함하는 것인 박막 트랜지스터 제조 방법.
  9. 제1항에 있어서,
    반도체층을 활성화하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 반도체층을 활성화하는 단계는,
    상기 기판 상에 패터닝된 반도체층 및 배선층을 형성하는 단계 중에 수행되거나, 또는, 상기 배선층을 에칭하여 채널부를 형성하는 단계 이후에 수행되는 것인 박막 트랜지스터 제조 방법.
  11. 제9항에 있어서,
    상기 반도체층을 활성화하는 단계는,
    상기 반도체층의 표면에 광을 조사하는 것인 박막 트랜지스터 제조 방법.
  12. 제9항에 있어서,
    상기 반도체층을 활성화하는 단계는,
    상기 반도체층을 열처리하는 것인 박막 트랜지스터 제조 방법.
  13. 기판 상에 반도체층 및 상기 반도체층 상에 배선층이 형성된 박막 트랜지스터에 있어서,
    상기 배선층은 보상층을 포함하되,
    상기 보상층을 이루는 물질은, 상기 반도체층을 이루는 물질의 성분 중 금속 산화물인 성분의 금속을 포함하는 것인 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 보상층은, 상기 반도체층의 손실 부분을 보상하는 것인 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 반도체층을 이루는 물질은, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Ta2O5, Al2O3 중 하나 이상을 포함하는 것인 박막 트랜지스터.
  16. 제13항에 있어서,
    상기 보상층을 이루는 물질은, 몰리브데늄(Mo) 및 티타늄(Ti) 중 하나 이상을 더 포함하는 것인 박막 트랜지스터.
  17. 제13항에 있어서,
    상기 보상층을 이루는 물질은, 몰리브데늄(Mo) 및 아연(Zn)을 포함하는 것인 박막 트랜지스터.
  18. 제13항에 있어서,
    상기 보상층을 이루는 물질은, 상기 금속을 5 at% 이상 70 at% 이하로 포함하는 것인 박막 트랜지스터.
  19. 제13항에 있어서,
    상기 배선층은, 상기 보상층으로 이루어진 단일 구조인 것인 박막 트랜지스터.
  20. 제13항에 있어서,
    상기 배선층은, 상기 보상층을 사이에 두고 상기 반도체층과 대향하며 형성되는 금속층,
    상기 금속층을 사이에 두고 상기 보상층과 대향하며 형성되는 추가 보상층, 및
    상기 추가 보상층을 사이에 두고 상기 금속층과 대향하며 형성되는 투명도체층을 더 포함하는 것인 박막 트랜지스터.
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