KR20070044316A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

Abstract

저저항 특성을 가지면서도 오믹 콘택 특성이 양호한 박막 트랜지스터 기판이 제공된다. 박막 트랜지스터 기판은 절연 기판 상의 게이트 전극과 절연되어 형성된 적어도 하나의 함몰부를 포함하는 반도체층과, ITO 또는 IZO를 함유하는 하부막, 은(Ag)을 함유하는 은(Ag) 도전막 및 ITO 또는 IZO를 함유하는 상부막을 포함하며, 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극 및 소스 전극 및 드레인 전극과 반도체층의 사이에 함몰부를 중심으로 분리되어 형성된 저항성 접촉층을 포함하되, 함몰부 상면의 적어도 일부는 소스 전극 및/또는 드레인 전극의 하부막과 직접 접촉하고, 저항성 접촉층 상면의 적어도 일부는 소스 전극 및/또는 드레인 전극의 은(Ag) 도전막과 직접 접촉한다.

박막 트랜지스터 기판, 은 도전막, 저저항 배선, 오믹 콘택

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor substrate and method for fabricating the same}

도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.

도 1b는 도 1a의 B - B'선을 따라 절단한 단면도이다.

도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.

도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단계별 단면도들이다.

<도면의 주요부분에 대한 부호의 설명>

10: 절연 기판 26: 게이트 전극

30: 게이트 절연막 40: 반도체층

41: 함몰부 55a, 55b, 56a, 56b: 저항성 접촉층

65: 소스 전극 66: 드레인 전극

67: 화소 전극 70: 보호막

본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 저저항 특성을 가지면서도 오믹 콘택 특성이 양호한 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 기판 상에 형성한다.

한편, 액정 표시 장치의 표시 면적이 점점 대형화됨에 따라, 상기 박막 트랜지스터와 연결되는 데이터선 또한 길어지고, 그에 따라 배선의 저항 또한 증가한다. 따라서, 이러한 저항 증가에 의한 신호 지연 등의 문제를 해결하기 위해서는, 상기 데이터선을 최대한 낮은 비저항을 가지는 재료로 형성할 필요가 있다.

배선 재료 중 가장 낮은 비저항을 갖는 물질은 은(Ag)이다. 은(Ag)은 비저항 이 약 1.59 μΩ㎝인 것으로 알려져 있다. 따라서, 실제 공정에서 은(Ag)으로 이루어진 데이터선을 사용함으로써, 신호 지연 등의 문제를 해결할 수 있다.

그러나, 은(Ag)은 유리 등의 절연 기판 또는 진성 비정질 규소나 도핑된 비정질 규소 등으로 이루어진 반도체 기판 등의 하부 기판에 대해 접착성(adhesion)이 극히 불량하여 증착이 용이하지 않고, 배선의 들뜸(lifting) 또는 벗겨짐(peeling)이 쉽게 유발된다. 또한, 후속 공정에 노출될 경우 은(Ag) 도전층이 어택(attack)을 받아 변성할 수 있다.

이와 같은 단점을 보완하기 위해 은(Ag) 도전막의 상하부에 ITO 등으로 이루어진 상하부막이 중첩된 형태의 다중막의 사용이 제안되고 있다. 그러나 이와 같은 구조의 다중막을 이용하여 박막 트랜지스터를 구성하게 되면, 하부막인 ITO와 반도체층 간의 접촉 저항이 높아 오믹 콘택 특성이 불량하게 된다.

본 발명이 이루고자 하는 기술적 과제는 저저항 특성을 가지면서도 오믹 콘택 특성이 양호한 박막 트랜지스터 기판을 제공하고자 하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 절연 기판 상의 게이트 전극과 절연되어 형성된 적어도 하나의 함몰부를 포함하는 반도체층과, ITO 또는 IZO를 함유하는 하부막, 은(Ag)을 함유하는 은(Ag) 도전막 및 ITO 또는 IZO를 함유하는 상부막을 포함하며, 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극과 상기 반도체층의 사이에 상기 함몰부를 중심으로 분리되어 형성된 저항성 접촉층을 포함하되, 상기 함몰부 상면의 적어도 일부는 상기 소스 전극 및/또는 상기 드레인 전극의 하부막과 직접 접촉하고, 상기 저항성 접촉층 상면의 적어도 일부는 상기 소스 전극 및/또는 상기 드레인 전극의 은(Ag) 도전막과 직접 접촉한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조 방법은 게이트 전극이 형성된 절연 기판 상에 비정질 규소층 및 도핑된 비정질 규소층을 형성하는 단계와, 상기 도핑된 비정질 규소층 및 상기 비정질 규소층을 패터닝하여 적어도 하나의 함몰부를 포함하는 반도체층 및 상기 함몰부를 중심으로 분리된 저항성 접촉층을 형성하는 단계와, 상기 결과물 상에 ITO 또는 IZO를 증착하고 패터닝하여 상기 함몰부 상면의 적어도 일부와 접촉하는 하부막을 형성하는 단계 및 상기 결과물 상에 은(Ag)을 함유하는 도전 물질 및 ITO 또는 IZO를 순차적으로 증착하고 패터닝하여 상기 저항성 접촉층 상면의 적어도 일부 및 상기 하부막과 접촉하는 다중막을 형성하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 "직접 위(directly on)" 또는 "바로 위"와 같이 구체적으로 중간에 다른 소자의 개재를 배제하는 명시적인 한정 어구가 없는 한, 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 대해 설명한다.

먼저 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 1b는 도 1a의 B - B'선을 따라 절단한 단면도이다.

도 1a 및 도 1b를 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 제1 절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트선(22)이 가로 방향으로 형성되어 있다. 게이트선(22)은 데이터선(62)과의 교차점 부근에 이르러 다소 확장되어 있으며, 상기 확장된 영역이 박막 트랜지스터의 게이트 전극(26)이 된다.

이와 같은 게이트선(22) 및 게이트 전극(26)은 예컨대, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 또한, 물리적 성질이 다른 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 예컨대 알루미늄, 구리, 은 등의 저저항 물질층의 상부 및/또는 하부에 몰리브덴, 티타늄, 탄탈륨, ITO, IZO 등의 도전성 물질로 이루어진 막을 중첩시킨 다중막 구조를 들 수 있다. 하나의 구체적인 예로서, IZO/은(Ag)/IZO 삼중막이 사용될 수 있다.

게이트선(22) 및 게이트 전극(26) 위에는 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(30)이 형성되어 이들을 덮고 있다. 게이트 절연막(30)은 게이트선(22), 게이트 전극(26)과 상부에 위치하는 데이터선(62) 등의 도전성 박막들과의 절연을 유지한다.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 반도체층(40)이 형성되어 있다. 반도체층(40)은 게이트 전극(26)과 적어도 일부가 중첩되도록 위치한다. 반도체층(40)은 하부의 게이트 전극(26) 및 상부에 위치하는 소스 전극(65), 드레인 전극(66)과 함께 박막 트랜지스터를 구성하며, 채널을 형성하게 된다.

반도체층(40)의 상면에는 표면이 움푹 패인 적어도 하나의 함몰부(41)가 형성되어 있다.

반도체층(40)의 위에는 저항성 접촉층(55a, 55b, 56a, 56b)이 형성되어 있다. 저항성 접촉층(55a, 55b, 56a, 56b)은 예컨대 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어지며, 상부의 소스 전극(65) 및 드레인 전극(66)과 하부의 반도체층(40) 사이에서 접촉 저항을 줄여주는 역할을 한다. 저항성 접촉층(55a, 55b, 56a, 56b)은 예컨대 반도체층(40)과 함께 일괄적으로 패터닝되어 실질적으로 동일한 외측 형상을 가질 수 있지만, 이 경우에도 중심부는 서로 분리된 구조를 갖는 점이 반도체층(40)의 형상과 상이할 수 있다. 즉, 도 1b에서 소스 전극(65) 아래의 저항성 접촉층(55a, 55b)과 드레인 전극(66) 아래의 저항성 접촉층(56a, 56b)은 물리적으로 서로 분리되어 있고, 이들의 분리된 형상은 상부의 소 스 전극(65) 및 드레인 전극(66)의 분리된 형상과 실질적으로 동일할 수 있다.

한편, 소스 전극(65) 아래의 저항성 접촉층(55a, 55b) 및/또는 드레인 전극(66) 아래의 저항성 접촉층(56a, 56b)은 각각 반도체층(40)의 함몰부(41)를 중심으로 서로 분리되어 있다.

게이트 절연막(30) 및 저항성 접촉층(55a, 55b, 56a, 56b) 위에는 데이터선(62), 데이터선(62)으로부터 연장되어 있는 소스 전극(65) 및 소스 전극(65)과 분리되어 있는 드레인 전극(66)이 형성되어 있다.

데이터선(62)은 데이터 신호를 전달하는 역할을 한다. 데이터선(62)은 세로 방향으로 형성되어 게이트선(22)과 교차한다. 데이터선(62)과 게이트선(22)이 교차하여 형성되는 공간은 하나의 화소로 정의될 수 있다.

데이터선(62)은 게이트 전극(26)과 인접한 영역에서 게이트 전극(26) 방향으로 소스 전극(65)이 분지되어 있다.

드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 이격되어 있다. 반도체층(40) 상에 위치하는 저항성 접촉층(55a, 55b, 56a, 56b)은 소스 전극(65) 및 드레인 전극(66)에 의해 덮여 있으며, 상기한 소스 전극(65)과 드레인 전극(66) 및 저항성 접촉층(55)과 저항성 접촉층(56) 간의 이격된 공간으로 반도체층(40)이 노출되어 있다. 상기 반도체층(40)의 노출된 부분은 소스 전극(65) 및 드레인 전극(66)의 상부에 형성되는 보호막(70)에 의해 보호된다.

이와 같은 데이터선(62), 소스 전극(65) 및 드레인 전극(66)은 신속한 데이터 신호 전달을 위해 저저항 도전 물질인 은(Ag) 또는 은(Ag) 합금을 포함한다. 그 런데, 은(Ag)은 저저항 배선으로서 신호 전달 특성이 우수하지만, 하부의 반도체층(40) 또는 저항성 접촉층(55a, 55b, 56a, 56b)과의 부착성(adhesion)이 좋지 않으며, 후속하는 공정, 예컨대 식각 공정 등에서 화학 물질에 노출될 경우 쉽게 변성하는 성질이 있다. 이를 보완하기 위해 본 실시예에서는 상기 배선으로서 ITO 또는 IZO 등을 포함하는 도전막을 상부막 및 하부막으로 중첩시킨 다중막을 사용한다. 즉, 본 실시예에서는 도 1b에 도시된 바와 같이 소스 전극(65) 및 드레인 전극(66)은 각각 ITO 또는 IZO 등을 포함하는 하부막(651, 661), 은(Ag) 또는 은(Ag) 합금을 포함하는 은(Ag) 도전막(652, 662) 및 ITO 또는 IZO 등을 포함하는 상부막(653, 663)으로 이루어진 삼중막 구조를 갖는다. 도면에는 도시되지 않았지만 데이터선(62)의 경우에도 동일한 구조를 갖는다.

여기서 하부막(651, 661)은 은(Ag) 도전막(652, 662)과 하부의 반도체층(40) 또는 저항성 접촉층(55a, 55b, 56a, 56b)의 부착성을 증가시키고, 은(Ag) 도전막(652, 662)으로부터 생성된 은(Ag) 이온이 하부의 반도체층(40) 또는 저항성 접촉층(55a, 55b, 56a, 56b)으로 확산되는 것을 방지하는 역할을 한다. 또한 상부막(653, 663)은 후속하는 공정에 은(Ag) 도전막(652, 662)이 노출되어 변성되는 것을 방지하고 은(Ag) 이온이 상층으로 확산되는 것을 방지하는 역할을 한다.

상기한 바와 같은 소스 전극(65) 및 드레인 전극(66)은 게이트 전극(26)과 함께 박막 트랜지스터의 세 단자를 이루며, 소스 전극(65) 및 드레인 전극(66)과 게이트 전극(26) 사이에 위치하는 반도체층(40)이 박막 트랜지스터의 채널부를 이룬다.

그런데, 상기와 같은 삼중막 구조의 소스 전극(651, 652, 653) 및 드레인 전극(661, 662, 663)에서는 ITO 또는 IZO 등을 포함하는 하부막(651, 661)과 저항성 접촉층(55a, 55b, 56a, 56b)과의 접촉 저항이 크기 때문에 오믹 콘택(ohmic contact) 특성 및 박막 트랜지스터 특성이 불량하게 된다. 이와 같은 오믹 콘택 특성을 개선하기 위해 본 실시예에서는 도 1b에 도시된 바와 같이 반도체층(40)에 적어도 하나의 함몰부(41)가 형성되어 있으며, 함몰부(41)의 바로 위에는 저항성 접촉층이 위치하지 않고, 직접 하부막(651, 661)이 형성되어 있다. 또한 저항성 접촉층(55a, 55b, 56a, 56b) 상에는 하부막(651, 661)이 형성되어 있지 않으며, 직접 은(Ag) 도전막(652, 662)이 형성되어 있다. 이러한 은(Ag) 도전막(652, 662)과 저항성 접촉층(55a, 55b, 56a, 56b)은 접촉 저항이 낮으므로 오믹 콘택 특성이 우수하게 된다. 또한 도 1b에서 저항성 접촉층(55a, 55b, 56a, 56b)의 측면 또한 은(Ag) 도전막(652, 662)에 접촉할 수 있으며, 이와 같은 저항성 접촉층(55a, 55b, 56a, 56b)의 측면을 통해서도 양호한 오믹 콘택이 이루어질 수 있다.

여기서, 저항성 접촉층(55a, 55b, 56a, 56b)과 은(Ag) 도전막(652, 662)의 직접 접촉에 따른 부착성 문제는 직접 접촉하는 면적이 상대적으로 작고, 주변 삼중막이 게이트 절연막(30), 저항성 접촉층(56b) 및 반도체층(41) 상에서 하부막(651, 661)을 통해 단단히 부착하고 있으므로 부착력이 유지될 수 있다.

한편, ITO 또는 IZO 등을 포함하는 드레인 전극(66)의 하부막(661)은 박막 트랜지스터 영역 이외의 화소 영역으로 확장되어 화소 전극(67)을 이룬다. 따라서, 드레인 전극(66)과 화소 전극(67) 간에 별도의 콘택홀을 형성할 필요가 없으며, 우 수한 콘택 특성이 유지될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 화소 전극(67)이 보호막(70) 상에 별도로 구비되고 콘택홀을 통해 드레인 전극(66)과 연결된 구조를 가질 수도 있다.

데이터선(62), 소스 전극(65), 드레인 전극(66) 및 화소 전극(67) 상에는 보호막(passivation layer)(70)이 형성되어 이들 및 노출된 반도체층(40)과 게이트 절연막(30)을 덮고 있다. 보호막(70)은 질화 규소 또는 산화 규소 등의 무기막, 유기막 또는 이들을 조합하여 적층한 다중막으로 이루어질 수 있다.

도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.

도 2를 참조하면, 본 실시예는 소스 전극(65) 및 드레인 전극(66) 아래의 반도체층(40) 상면에 각각 3개의 함몰부(41)가 형성되어 있는 점이 본 발명의 일 실시예와 다르다. 저항성 접촉층(55a, 55b, 55c, 55d)은 함몰부(41)를 중심으로 서로 이격되어 있으며, 그 이격 공간에서 소스 전극65)의 하부막(651)이 반도체층(40)에 직접 접촉한다. 저항성 접촉층(55a, 55b, 55c, 55d)의 상면은 은(Ag) 도전막(652)과 직접 접촉하기 때문에 양호한 오믹 콘택 특성을 나타내게 된다. 또한 저항성 접촉층(56a, 56b, 56c, 56d)은 함몰부(41)를 중심으로 이격되어 있으며, 그 이격 공간에서 드레인 전극(66)의 하부막(661)이 반도체층(40)에 직접 접촉한다. 저항성 접촉층(56a, 56b, 56c, 56d)의 상면은 은(Ag) 도전막(662)과 직접 접촉하기 때문에 양호한 오믹 콘택 특성을 나타내게 된다.

또한 저항성 접촉층(55a, 55b, 55c, 55d, 56a, 56b, 56c, 56d)의 측면도 은(Ag) 도전막(652, 662)과 직접 접촉함으로써 양호한 오믹 콘택을 나타낼 수 있다. 상기한 바와 같이 본 실시예에서는 다수개의 함몰부(41)를 구비함으로써 저항성 접촉층(55a, 55b, 55c, 55d, 56a, 56b, 56c, 56d)의 측면 콘택 면적이 늘어나 더욱 우수한 오믹 콘택 특성을 나타낼 수 있으며, 저항성 접촉층(55a, 55b, 55c, 55d, 56a, 56b, 56c, 56d) 상에 직접 접촉하는 은(Ag) 도전막(652, 662)의 단위 접촉 면적 및/또는 전체 접촉 면적을 상대적으로 작게함으로써, 더욱 우수한 부착성을 나타낼 수 있다.

이상과 같은 본 발명의 실시예들에 따른 박막 트랜지스터 기판은 액정 표시 장치의 일 기판으로서 사용될 수 있다.

이하, 도 1a, 도 1b 및 도 3 내지 도 8을 참고로 하여 상기한 바와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단계별 단면도들이다.

먼저 도 3을 참조하면, 투명한 유리 등으로 이루어진 절연 기판(10) 상에 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 증착하여, 도전막을 형성한다. 다중막을 형성하기 위해서는 서로 다른 성질을 갖는 물질을 다층으로 증착한다. 이때의 증착 공정은 예컨대 스퍼터링 등의 방법으로 이루어질 수 있다.

이어서, 상기 도전막을 사진 식각하여, 게이트선(22) 및 게이트 전극(26)을 형성한다.

이어서 도 4를 참조하면, 게이트선(22) 및 게이트 전극(26)이 형성된 절연 기판(10) 상에 질화 규소 또는 산화 규소를 적층하여, 게이트 절연막(30)을 형성한다.

이어서, 게이트 절연막(30) 상에 수소화 비정질 규소 및 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소를 순차적으로 적층하여 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 형성한다.

이어서 도핑된 비정질 규소층(50) 상에 포토 레지스트막을 도포하고 노광 및 현상하여 도 4에 도시된 바와 같이 부분적으로 서로 다른 두께(h1>h2)를 갖는 포토레지스트 패턴(100)을 형성한다.

이어서 도 5를 참조하면, 포토레지스트 패턴(100)을 식각 마스크로 하여 도핑된 비정질 규소층(50) 및 비정질 규소층(40)을 식각한다. 여기서의 식각은 예컨대 건식 식각으로 진행될 수 있다. 상기 식각 공정의 결과로서 도 5에 도시된 바와 같은 섬형의 반도체층(40)이 형성된다. 또한 포토레지스트 패턴(100)도 전면적으로 식각되면서 전체적으로 두께가 얇아지게 된다. 이때, 포토레지스트 패턴(100)에서 h1의 두께를 갖는 부분이 완전히 제거되도록 하면 도 5에 도시된 바와 같은 형상의 포토레지스트 패턴(101)이 남게 된다. 만약 상기 식각 후에도 포토레지스트 패턴(100)의 h1 두께를 갖는 부분이 완전히 제거되지 않은 경우에는 에치백을 실시하여 제거해 준다.

이어서 도 6을 참조하면, 포토레지스트 패턴(101)을 식각 마스크로 사용하여 하부의 도핑된 비정질 규소층(50) 및 반도체층(40)을 식각한다. 여기서의 식각 또한 건식 식각으로 진행된다. 이때, 포토레지스트 패턴(101)이 가리지 않는 도핑된 비정질 규소층(50)은 완전히 제거하도록 하며, 그 아래의 반도체층(40)은 일부만 제거하도록 한다. 그 결과 반도체층(40)에는 표면에 적어도 하나의 함몰부(41)가 형성되며, 도핑된 비정질 규소층(50)은 함몰부(41)를 중심으로 서로 분리되어 저항성 접촉층(51, 55b, 56b)을 이루게 된다.

이어서 도 7을 참조하면, 상기 결과물의 전면에 ITO 또는 IZO 등을 예컨대 스퍼터링 등의 방법으로 증착하여 도전막을 형성한 다음 사진 식각하여 데이터선(62)의 하부막, 소스 전극의 하부막(651), 드레인 전극의 하부막(661) 및 화소 전극(67)을 형성한다. 이때, 소스 전극의 하부막(651)은 게이트 절연막(30) 및 반도체층(40)의 함몰부(41)에만 남도록 하며, 저항성 접촉층(55b, 51) 상의 상기 도전막은 제거되도록 한다. 또한 드레인 전극의 하부막(661)은 반도체층(40)의 함몰부(41) 및 저항성 접촉층(56b) 상에 남도록 하며, 저항성 접촉층(51) 상의 상기 도전막은 제거되도록 한다. 또한, 저항성 접촉층(56b) 상의 하부막(661)은 화소 전극(67)과 연결되도록 한다. 한편, 도 1의 실시예에서 설명한 바와 같이 화소 전극(67)을 보호막(70) 위에 형성할 경우에는 본 단계에서는 화소 전극(67) 부분이 제거되며, 후술하는 보호막 형성 단계 이후 보호막에 콘택홀을 형성한 다음 화소 전극을 형성하게 된다.

이어서 도 8을 참조하면, 상기 결과물의 전면에 은(Ag) 또는 은(Ag) 합금 및 ITO 또는 IZO를 순차적으로 적층한 다음 사진 식각하여, 데이터선(62)의 은(Ag) 도전막과 상부막, 소스 전극(65)의 은(Ag) 도전막(652)과 상부막(653) 및 드레인 전극(66)의 은(Ag) 도전막(662)과 상부막(663)을 형성한다. 이로써, 게이트 전극(26) 을 중심으로 서로 분리되어 있는 소스 전극(65) 및 드레인 전극(66)이 완성된다. 이어서, 소스 전극(65) 및 드레인 전극(66) 사이의 노출된 저항성 접촉층(51)을 식각하여 분리한다. 이로써 반도체층(40)을 중심으로 분리된 저항성 접촉층(55a, 56a)이 완성된다. 저항성 접촉층(51)의 분리를 확실히 하기 위해서는 약간의 오버 에칭(overetching)이 필요할 수도 있으며, 이 경우 반도체층(40)이 다소 식각되게 된다.

이어서 도 1b를 참조하면, 도 8의 결과물의 전면에 질화 규소 또는 유기막 등을 적층하여 보호막을 형성한다. 이로써 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 완성된다. 본 실시예에서는 반도체층(40)에 함몰부(41)를 구비하고 소스 전극(65) 및 드레인 전극(66)의 은(Ag) 도전막(652, 662)이 저항성 접촉층(55a, 55b, 55c, 55d)에 접촉하도록 함으로써 양호한 오믹 특성을 부여할 수 있으며, 드레인 전극(66)의 하부막(661) 형성시 동시에 화소 전극(67)을 형성하므로 추가적으로 콘택홀을 형성할 필요가 없어 제조 공정이 단순해진다.

이상 설명한 본 발명의 일 실시예에 따른 제조 방법은 도 2의 실시예에 따른 박막 트랜지스터 기판의 제조시에도 동일하게 적용될 수 있다. 이 경우, 다수개의 함몰부를 형성하기 위해 그에 대응하는 포토레지스트 패턴이 요구됨은 물론이다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상술한 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터 기판에 의하면, 은(Ag) 배선을 사용함으로써 저저항 특성을 가지면서도 오믹 콘택 특성이 양호하다. 또한 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 상기한 바와 같은 박막 트랜지스터 기판을 용이하게 제조할 수 있을 뿐만 아니라, 드레인 전극과 화소 전극을 연결하는 콘택홀을 형성하는 공정이 생략될 수 있어 공정 효율이 개선된다.

Claims (8)

1. 절연 기판 상의 게이트 전극과 절연되어 형성된 적어도 하나의 함몰부를 포함하는 반도체층;

   ITO 또는 IZO를 함유하는 하부막, 은(Ag)을 함유하는 은(Ag) 도전막 및 ITO 또는 IZO를 함유하는 상부막을 포함하며, 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 및

   상기 소스 전극 및 드레인 전극과 상기 반도체층의 사이에 상기 함몰부를 중심으로 분리되어 형성된 저항성 접촉층을 포함하되,

   상기 함몰부 상면의 적어도 일부는 상기 소스 전극 및/또는 상기 드레인 전극의 하부막과 직접 접촉하고, 상기 저항성 접촉층 상면의 적어도 일부는 상기 소스 전극 및/또는 상기 드레인 전극의 은(Ag) 도전막과 직접 접촉하는 박막 트랜지스터 기판.
2. 제1 항에 있어서,

   상기 드레인 전극의 하부막은 화소 전극과 연결되어 있는 박막 트랜지스터 기판.
3. 제2 항에 있어서,

   상기 저항성 접촉층 측면의 적어도 일부는 상기 소스 전극 및/또는 상기 드 레인 전극의 은(Ag) 도전막과 직접 접촉하는 박막 트랜지스터 기판.
4. 제1 항에 있어서,

   상기 소스 전극, 상기 드레인 전극, 상기 반도체층 및 상기 화소 전극을 덮는 보호막을 더 포함하는 박막 트랜지스터 기판.
5. 게이트 전극이 형성된 절연 기판 상에 비정질 규소층 및 도핑된 비정질 규소층을 형성하는 단계;

   상기 도핑된 비정질 규소층 및 상기 비정질 규소층을 패터닝하여 적어도 하나의 함몰부를 포함하는 반도체층 및 상기 함몰부를 중심으로 분리된 저항성 접촉층을 형성하는 단계;

   상기 결과물 상에 ITO 또는 IZO를 증착하고 패터닝하여 상기 함몰부 상면의 적어도 일부와 접촉하는 하부막을 형성하는 단계; 및

   상기 결과물 상에 은(Ag)을 함유하는 도전 물질 및 ITO 또는 IZO를 순차적으로 증착하고 패터닝하여 상기 저항성 접촉층 상면의 적어도 일부 및 상기 하부막과 접촉하는 다중막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
6. 제5 항에 있어서,

   상기 반도체층 및 저항성 접촉층을 형성하는 단계는 서로 다른 두께를 갖는 포토레지스트 패턴을 이용하여 식각하여, 상기 게이트 전극을 중심으로 상기 도핑 된 비정질 규소층 및 상기 비정질 규소층의 외측을 제거하는 단계;

   상기 포토레지스트 패턴의 두께가 얇은 부분을 제거하는 단계; 및

   상기 얇은 부분이 제거된 포토레지스트 패턴을 이용하여 상기 잔류된 도핑된 비정질 규소층 및 상기 비정질 규소층을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
7. 제6 항에 있어서,

   상기 잔류된 도핑된 비정질 규소층 및 상기 비정질 규소층을 식각하는 단계는 상기 도핑된 비정질 규소층의 일부 구간을 전부 제거하고, 상기 제거된 도핑된 비정질 규소층 아래에 존재하는 상기 비정질 규소층을 일부 제거하는 단계인 박막 트랜지스터 기판의 제조 방법.
8. 제5 항에 있어서,

   상기 하부막을 형성하는 단계는 상기 하부막과 연결된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.

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