KR20150087411A - 박막 트랜지스터 및 그의 제조 방법 - Google Patents

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모토타카 오치
히로시 고토
도시히로 구기미야
겐타 히로세
히로아키 다오
야스유키 다카나시
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가부시키가이샤 고베 세이코쇼
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Abstract

에치 스토퍼층을 갖지 않는 백 채널 에치형(BCE형)의 박막 트랜지스터(TFT)로서, TFT의 산화물 반도체층이, TFT 제조 시의 소스-드레인 전극 형성 시에 사용하는 산 에칭 용액에 대한 내성이 우수하고, 또한 스트레스 내성이 우수한 박막 트랜지스터를 제공한다. 해당 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖고, 상기 산화물 반도체층은, Sn과, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와, O로 구성되며, 박막 트랜지스터의 적층 방향 단면에 있어서, [100×(소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께-산화물 반도체층 중앙부의 막 두께)/소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께]에 의해 구해지는 값이, 5% 이하인 것을 특징으로 하는 박막 트랜지스터이다.

Description

박막 트랜지스터 및 그의 제조 방법{THIN-FILM TRANSISTOR AND MANUFACTURING METHOD THEREFOR}
본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 이용되는 박막 트랜지스터(Thin Film Transistor, TFT)와 그의 제조 방법에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비하여 높은 캐리어 이동도(전계 효과 이동도라고도 불린다. 이하, 간단히 「이동도」라고 부르는 경우가 있다)를 가져, 광학 밴드 갭이 크고, 저온에서 성막할 수 있다. 따라서, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등으로의 적용이 기대되고 있다.
상기 산화물 반도체로서, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)로 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라고 부르는 경우가 있다)나, 인듐(In), 아연(Zn), 주석(Sn) 및 산소(O)로 이루어지는 아몰퍼스 산화물 반도체(In-Zn-Sn-O, 이하 「IZTO」라고 부르는 경우가 있다)가, 높은 이동도를 갖기 때문에 이용되고 있다.
또한, 상기 산화물 반도체를 이용한 보텀 게이트형 TFT의 구조는, 도 1(a)에 나타내는, 에치 스토퍼층(9)을 갖는 에치 스톱형(ESL형)과, 도 1(b)에 나타내는, 에치 스토퍼층을 갖지 않는 백 채널 에치형(BCE형)의 2종류로 대별된다.
상기 도 1(b)의 에치 스토퍼층을 갖지 않는 BCE형 TFT는, 제조 공정에 있어서, 에치 스토퍼층 형성의 공정이 필요없기 때문에, 생산성이 우수하다.
그러나, 이 BCE형 TFT의 제조 공정에서는 다음과 같은 문제가 있다. 즉, 산화물 반도체층 상에 소스-드레인 전극용 박막이 형성되고, 이 소스-드레인 전극용 박막에 대하여, 패터닝을 할 때에 습식 에칭액(예컨대 인산, 질산, 아세트산 등을 포함하는 산계 에칭액)이 이용된다. 산화물 반도체층의 상기 산계 에칭액에 노출된 부분은 깎이거나 손상(damage)을 받고, 그 결과, TFT 특성이 저하되는 것과 같은 문제가 생길 수 있다.
예컨대 전술한 IGZO는, 소스-드레인 전극의 습식 에칭액으로서 사용되는 무기 산계 습식 에칭액에 대한 가용성이 높아, 무기 산계 습식 에칭액에 의해서 극히 용이하게 에칭된다. 그 때문에, IGZO막이 소실되어 TFT의 제작이 곤란해지거나, TFT 특성이 저하되는 등의 문제가 있다. 또한, 소스-드레인 전극용 박막에 대하여, 패터닝을 할 때에 건식 에칭을 행하는 경우에도, 산화물 반도체층이 손상을 받아, TFT 특성이 저하될 것이 생각된다. 한편, 이하에서는, 습식 에칭을 행하는 경우에 대하여 기술한다.
상기 BCE형 TFT에 있어서, 산화물 반도체층의 손상을 억제하는 기술로서, 예컨대 하기의 특허문헌 1∼3의 기술이 제안되어 있다. 이들 기술은, 산화물 반도체층과 소스-드레인 전극 사이에 희생층(또는 함입부(陷入部))을 형성하는 것에 의해서 산화물 반도체층에 대한 손상을 억제하는 것이다. 그러나, 상기 희생층(또는 함입부) 형성을 위해서는, 공정을 증가시킬 필요가 있다. 또한, 비특허문헌 1에는, 산화물 반도체층 표면의 손상층을 제거하는 것이 나타나 있지만, 해당 손상층을 균일하게 제거하는 것은 곤란하다.
일본 특허공개 2012-146956호 공보 일본 특허공개 2011-54812호 공보 일본 특허공개 2009-4787호 공보
C.-J. Kim et.al, Electrochem. Solid-State Lett. 12(4), H95-H97(2009)
본 발명은 상기 사정에 비추어 이루어진 것으로, 그 목적은, 에치 스토퍼층을 갖지 않는 BCE형 TFT로서, 높은 전계 효과 이동도를 유지하면서, 스트레스 내성이 우수한(즉, 광이나 바이어스 스트레스 등에 대하여 문턱 전압의 변화량이 작은) 산화물 반도체층을 구비한 TFT를 제공하는 것에 있다.
상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터로서, 상기 산화물 반도체층은, Sn과; In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와; O로 구성되며, 박막 트랜지스터의 적층 방향 단면에 있어서, [100×(소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께-산화물 반도체층 중앙부의 막 두께)/소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께]에 의해 구해지는 값이, 5% 이하인 점에 특징을 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물 반도체층의 표면을 X선 광전자 분광법으로 측정한 경우에, 산소 1s 스펙트럼에 있어서의 가장 강도가 높은 피크의 에너지는 529.0∼531.3eV의 범위 내에 있다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물 반도체층은, 전체 금속 원소에 대한 Sn의 함유량이 5원자% 이상 50원자% 이하를 만족시킨다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물 반도체층은, In, Ga, Zn 및 Sn과 O로 구성되고, 또한 In, Ga, Zn 및 Sn의 합계량을 100원자%로 한 경우에, In의 함유량은 15원자% 이상 25원자% 이하, Ga의 함유량은 5원자% 이상 20원자% 이하, Zn의 함유량은 40원자% 이상 60원자% 이하 및 Sn의 함유량은 5원자% 이상 25원자% 이하를 만족시킨다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물 반도체층은, Zn을 포함하고, 또한 그 표층의 Zn 농도(단위: 원자%)가 해당 산화물 반도체층의 Zn의 함유량(단위: 원자%)의 1.0∼1.6배이다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극은, 도전성 산화물층을 포함하고, 또한 해당 도전성 산화물층이 상기 산화물 반도체층과 직접 접합되어 있다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극은, 상기 도전성 산화물층으로 이루어진다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극은, 상기 산화물 반도체층측으로부터 순서대로, 상기 도전성 산화물층과; Al, Cu, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 1 이상의 금속층(X층, Al 합금층을 포함함);의 적층 구조를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 금속층(X층)은, 상기 산화물 반도체층측으로부터 순서대로, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층(X2층)과; 순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층(X1층);의 적층 구조를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 금속층(X층)은, 상기 산화물 반도체층측으로부터 순서대로, 순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층(X1층)과; Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층(X2층);의 적층 구조를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 금속층(X층)은, 상기 산화물 반도체층측으로부터 순서대로, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층(X2층)과; 순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층(X1층)과; Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층(X2층);의 적층 구조를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 Al 합금층은, Ni, Co, Cu, Ge, Ta, Mo, Hf, Zr, Ti, Nb, W 및 희토류 원소로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 0.1원자% 이상 포함한다.
본 발명의 바람직한 실시형태에 있어서, 상기 도전성 산화물층은 아몰퍼스 구조이다.
본 발명의 바람직한 실시형태에 있어서, 상기 도전성 산화물층은, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와, O로 구성된다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극은, 상기 산화물 반도체층측으로부터 순서대로, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소로 이루어지는 배리어 메탈층과; Al 합금층;의 적층 구조를 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극에 있어서의 상기 배리어 메탈층은, 순Mo 또는 Mo 합금으로 이루어진다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.1∼4원자% 포함한다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, Cu 및 Ge로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.05∼2원자% 포함한다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, 추가로 Nd, Y, Fe, Ti, V, Zr, Nb, Mo, Hf, Ta, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sr, Sm, Ge 및 Bi로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함한다.
본 발명의 바람직한 실시형태에 있어서, 상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, Nd, La 및 Gd로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함한다.
본 발명에는 상기 박막 트랜지스터의 제조 방법도 포함된다. 해당 제조 방법은, 상기 산화물 반도체층 상에 형성된 상기 소스-드레인 전극의 패터닝을, 산계 에칭액을 이용하여 행하고, 그 후, 상기 산화물 반도체층의 적어도 상기 산계 에칭액에 노출된 부분에 대하여, 산화 처리를 행하고 나서, 상기 보호막을 형성한다는 점에 특징을 갖는다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화 처리는 열처리 및 N2O 플라즈마 처리 중 적어도 하나(보다 바람직하게는 열처리 및 N2O 플라즈마 처리)이다.
본 발명의 바람직한 실시형태에 있어서, 상기 열처리는 130℃ 이상(보다 바람직하게는 250℃ 이상) 700℃ 이하의 가열 온도에서 행한다.
본 발명에 의하면, BCE형 TFT의 제조 공정에서, 소스-드레인 전극 형성 시에 사용하는 산계 에칭액에 노출되는 산화물 반도체층을, Sn을 포함하는 것으로 하고, 또한 해당 산화물 반도체층은, 상기 산계 에칭액에 노출된 후에 산화 처리가 실시되기 때문에, 해당 산화물 반도체층의 막 두께가 균일하고 또한 해당 산화물 반도체층의 표면 상태가 양호한, 스트레스 내성이 우수한 BCE형 TFT를 제공할 수 있다.
또한, 본 발명의 방법에 의하면, 소스-드레인 전극의 형성을 습식 에칭으로 행할 수 있기 때문에, 특성이 우수한 표시 장치를 용이하고 또한 저비용으로 얻을 수 있다.
게다가 본 발명의 TFT는, 전술한 바와 같이 에치 스토퍼층을 갖고 있지 않기 때문에, TFT 제조 공정에 있어서의 마스크 형성 공정수가 적어, 충분히 비용을 삭감할 수 있다. 또한 BCE형 TFT는, ESL형 TFT와 같이 에치 스토퍼층과 소스-드레인 전극의 오버랩 부분이 없기 때문에, ESL형 TFT보다도 TFT의 소형화가 가능하다.
도 1(a)는 종래의 박막 트랜지스터(ESL형)를 설명하기 위한 개략 단면도이고, 도 1(b)는 본 발명의 박막 트랜지스터(BCE형)를 설명하기 위한 개략 단면도이다.
도 2(a)∼(e)는 본 발명의 박막 트랜지스터에 있어서의 소스-드레인 전극의 단면 구조를 모식적으로 나타내는 도면이다.
도 3은 본 발명의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 4는 실시예에 있어서의 본 발명예의 FE-SEM(Field Emission-Scanning Electron Microscope) 관찰 사진이고, 도 4(b)는 도 4(a)의 파선 테두리를 확대한 사진이다.
도 5는 실시예에 있어서의 비교예의 FE-SEM 관찰 사진이고, 도 5(b)는 도 5(a)의 파선 테두리를 확대한 사진이다.
도 6은 실시예에 있어서의 스트레스 내성 시험 결과(비교예, 산화 처리 없음)를 나타내고 있다.
도 7은 실시예에 있어서의 스트레스 내성 시험 결과(본 발명예, 산화 처리는 열처리)를 나타내고 있다.
도 8은 실시예에 있어서의 스트레스 내성 시험 결과(본 발명예, 산화 처리는 N2O 플라즈마 처리)를 나타내고 있다.
도 9는 실시예에 있어서의 스트레스 내성 시험 결과(본 발명예, 산화 처리는 열처리 및 N2O 플라즈마 처리)를 나타내고 있다.
도 10은 실시예에 있어서의 X선 광전자 분광 분석(X-ray Photoelectron Spectroscopy, XPS) 관찰 결과를 나타내고 있다.
도 11은 실시예에 있어서의 TFT(No. 1)의 Id-Vg 특성을 나타내는 도면이다.
도 12는 실시예에 있어서의 TFT(No. 2)의 Id-Vg 특성을 나타내는 도면이다.
도 13은 실시예에 있어서의 TFT(No. 4)의 Id-Vg 특성을 나타내는 도면이다.
도 14는 실시예에 있어서의 TFT(No. 5)의 Id-Vg 특성을 나타내는 도면이다.
도 15는 실시예에 있어서의 스트레스 내성 시험 결과(No. 4)를 나타내고 있다.
도 16은 실시예에 있어서의 스트레스 내성 시험 결과(No. 5)를 나타내고 있다.
도 17은, 실시예에 있어서, 소스-드레인 전극으로서 순Mo 전극을 사용한 경우의, 열처리 온도와 (이동도, ΔVth)의 관계를 나타내는 도면이다.
도 18은, 실시예에 있어서, 소스-드레인 전극으로서 IZO 전극을 사용한 경우의, 열처리 온도와 (이동도, ΔVth)의 관계를 나타내는 도면이다.
도 19는 실시예에 있어서의 분석 시료 1의 XPS(X선 광전자 분광 분석) 관찰 결과를 나타내고 있다.
도 20은 실시예에 있어서의 분석 시료 2의 XPS(X선 광전자 분광 분석) 관찰 결과를 나타내고 있다.
도 21은 실시예에 있어서의 XPS(X선 광전자 분광 분석) 관찰 결과(산화물 반도체층의 막 두께 방향의 조성 분포 측정 결과)를 나타내고 있다.
도 22는 실시예에 있어서의 열처리 온도와 표층 Zn 농도비의 관계를 나타내는 도면이다.
본 발명자들은, BCE형 TFT에 있어서, 상기 과제를 해결하기 위해서 예의 연구를 거듭했다. 그 결과,
·소스-드레인 전극 형성 시에 산계 에칭액에 노출되는 산화물 반도체층을, Sn을 포함하는 것으로 하는 것; 및
·TFT 제조 공정에 있어서, 소스-드레인 전극 형성 후(즉, 산 에칭을 행한 후)에, 상기 산화물 반도체층의 적어도 산계 에칭액에 노출된 부분에 대하여, 후술하는 산화 처리를 실시하는 것;
에 의해서, 습식 에칭(산 에칭)에 의한 오염(contamination)이나 손상을 제거할 수 있었다. 그리고 그 결과, 산화물 반도체층의 막 두께가 균일하고 또한 양호한 스트레스 내성을 갖는 TFT가 얻어진다는 것을 발견하여, 본 발명을 완성했다.
우선, 본 발명의 산화물 반도체층의 성분 조성과 구성에 대하여 설명한다.
본 발명의 TFT에 있어서의 산화물 반도체층은 Sn을 필수 성분으로서 포함한다는 점에 특징을 갖는다. 이와 같이 Sn을 포함하는 것에 의해서, 산계 에칭액에 의한 해당 산화물 반도체층의 에칭이 억제되어, 산화물 반도체층의 표면을 평활하게 유지할 수 있다.
산화물 반도체층의 Sn 양(산화물 반도체층 중에 포함되는 전체 금속 원소에 대한 비율을 말한다. 이하, 다른 금속 원소량에 대해서도 동일)은, 상기 효과를 충분히 발휘시키기 위해 5원자% 이상으로 하는 것이 바람직하다. 보다 바람직하게는 9원자% 이상, 더 바람직하게는 15원자% 이상, 보다 더 바람직하게는 19원자% 이상이다.
한편, 산화물 반도체층의 Sn 양이 지나치게 많으면, 스트레스 내성이 저하됨과 더불어, 산화물 반도체층의 가공용 습식 에칭액에 대한 에칭 레이트가 저하되는 경우가 있다. 따라서 상기 Sn 양은, 50원자% 이하인 것이 바람직하고, 보다 바람직하게는 30원자% 이하, 더 바람직하게는 28원자% 이하, 보다 더 바람직하게는 25원자% 이하이다.
소스-드레인 전극 형성을 위한 습식 에칭 시에, 산화물 반도체층은 산계 에칭액에 노출된다. 그러나 상기와 같이 산화물 반도체층을, Sn을 포함하는 것으로 하는 것에 의해, 해당 산화물 반도체층의 에칭이 억제된다(보다 구체적으로는, 산계 에칭액에 의한 산화물 반도체층의 에칭 레이트가 1Å/sec 이하로 억제된다). 그 결과, 얻어지는 TFT는, 소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께와, 산화물 반도체층 중앙부(소스 전극 끝과 드레인 전극 끝을 잇는 최단선의 중간 지점을 말함)의 막 두께의 차(100×[소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께-산화물 반도체층 중앙부의 막 두께]/소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께)가, 5% 이하로 억제된다. 상기 막 두께의 차가 5%보다도 커서, 균일하게 에칭되지 않는 경우, 산화물 반도체층의 동일 면내에 있어서 금속 원소 사이에 에칭차가 생겨, 조성 어긋남을 초래한다. 상기 막 두께의 차는, 바람직하게는 3% 이하이고, 가장 바람직하게는 차가 없는 것, 즉 0%이다.
상기 산화물 반도체층은, 금속 원소로서, 상기 Sn 이외에 In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함한다.
In은 산화물 반도체층의 저항 저감에 유효한 원소이다. 이와 같은 효과를 유효하게 발현시키기 위해 In을 함유시키는 경우, In 양은, 바람직하게는 1원자% 이상, 보다 바람직하게는 3원자% 이상, 더 바람직하게는 5원자% 이상으로 한다. 보다 더 바람직하게는 15원자% 이상이다. 한편, In 양이 지나치게 많으면 스트레스 내성이 저하되기 쉽기 때문에, In 양은, 바람직하게는 25원자% 이하, 보다 바람직하게는 23원자% 이하, 더 바람직하게는 20원자% 이하로 한다.
Ga는 산소 결손의 발생을 억제하고, 스트레스 내성 향상에 유효한 원소이다. 이와 같은 효과를 유효하게 발현시키기 위해 Ga를 함유시키는 경우, Ga 양은, 바람직하게는 5원자% 이상, 보다 바람직하게는 10원자% 이상, 더 바람직하게는 15원자% 이상으로 하는 것이 좋다. 한편, Ga 양이 지나치게 많으면, 전자의 전도 패스를 담당하고 있는 In이나 Sn의 함유량이 상대적으로 저하되고, 그 결과, 이동도가 저하되는 경우가 있다. 따라서 Ga 양은, 바람직하게는 40원자% 이하, 보다 바람직하게는 30원자% 이하, 더 바람직하게는 25원자% 이하, 보다 더 바람직하게는 20원자% 이하로 한다.
Zn은 습식 에칭 레이트에 영향을 미치는 원소이고, 산화물 반도체층의 가공 시의 습식 에칭성 향상에 기여하는 원소이다. 또한 Zn은, 안정적인 아몰퍼스 구조의 산화물 반도체층을 얻어, TFT의 안정되고 양호한 스위칭 동작 확보에 유효한 원소이기도 하다. 이들 효과를 충분히 발휘시키기 위해 Zn을 함유시키는 경우, Zn 양은, 바람직하게는 35원자% 이상, 보다 바람직하게는 40원자% 이상, 더 바람직하게는 45원자% 이상으로 하는 것이 좋다. 한편, Zn 양이 지나치게 많으면, 산화물 반도체층의 가공 시에 습식 에칭 레이트가 지나치게 빨라져, 원하는 패턴 형상으로 하는 것이 곤란해지기 쉽다. 또한, 산화물 반도체층이 결정화되거나, In이나 Sn 등의 함유량이 상대적으로 감소하여 스트레스 내성이 악화되는 경우가 있다. 따라서 Zn 양은, 바람직하게는 65원자% 이하, 보다 바람직하게는 60원자% 이하로 한다.
상기 산화물 반도체층으로서, In-Ga-Zn-Sn-O(IGZTO) 등을 들 수 있다.
상기 산화물 반도체층이 상기 In-Ga-Zn-Sn-O(IGZTO), 즉 In, Ga, Zn 및 Sn과 O로 구성되는 경우이고, In, Ga, Zn 및 Sn의 합계량을 100원자%로 한 경우, In의 함유량은 15원자% 이상 25원자% 이하, Ga의 함유량은 5원자% 이상 20원자% 이하, Zn의 함유량은 40원자% 이상 60원자% 이하 및 Sn의 함유량은 5원자% 이상 25원자% 이하를 만족시키는 것이 바람직하다.
상기 산화물 반도체층의 조성은, 상기 각 금속 원소의 밸런스를 고려하여, 원하는 특성이 유효하게 발현되도록, 적절한 범위를 설정하는 것이 바람직하다. 예컨대 상기 산화물 반도체층에 포함되는 In, Ga 및 Sn의 비율이, In:Ga:Sn(원자비)=1:1:1∼2:2:1을 만족시키는 것을 들 수 있다.
상기 산화물 반도체층은, Zn을 포함하고, 또한 그 표층의 Zn 농도(표층 Zn 농도, 단위는 원자%이다. 이하 동일)가 해당 산화물 반도체층의 Zn의 함유량(단위는 원자%이다. 이하 동일)의 1.0∼1.6배인 것이 바람직하다. 이하, 산화물 반도체층의 표층의 Zn 농도에 대하여, 이와 같이 제어하기에 이른 것을 포함해서 설명한다.
산화물 반도체층은 TFT 제조 공정의 소스-드레인 전극 가공 시에 사용하는 산계 에칭액에 의해 손상을 받아, 해당 산화물 반도체층 표면의 조성 변동이 생기기 쉽다. 특히 Zn 산화물은 산계 에칭액에 용해되기 쉽기 때문에, 산화물 반도체층 표면의 Zn 농도는 낮아지기 쉽다. 본 발명자들이 확인한 바, 이 산화물 반도체층 표면의 Zn 농도가 낮아지는 것에 의해서, 산화물 반도체층 표면에 산소 결손이 많이 발생하여, TFT 특성(이동도나 신뢰성)을 저하시킬 수 있다는 것을 우선 밝혀냈다.
그래서, 상기 산소 결손의 발생을 억제하기 위해, 산화물 반도체층의 표면(보호막과 접하는 면)의 Zn 농도(표층 Zn 농도)에 착안하여 검토를 행했다. 그 결과, 이 표층 Zn 농도가 산화물 반도체층의 Zn 함유량의 1.0배 이상이면, 산소 결손이 충분히 회복되기 때문에 바람직하다는 것을 알 수 있었다. 상기 산화물 반도체층의 Zn 함유량에 대한 상기 표층 Zn 농도의 배율(「표층 Zn 농도/산화물 반도체층의 Zn 함유량」(원자비). 이하, 이 배율을 「표층 Zn 농도비」라고 함)은, 보다 바람직하게는 1.1배 이상, 더 바람직하게는 1.2배 이상이다. 상기 표층 Zn 농도비는, 높아질수록 상기 효과가 높아지기 때문에 바람직하지만, 본 발명에서 추천되는 제조 조건을 감안하면, 그의 상한은 1.6배 이하가 된다. 상기 표층 Zn 농도비는, 보다 바람직하게는 1.5배 이하, 더 바람직하게는 1.4배 이하이다. 상기 표층 Zn 농도비는, 후술하는 실시예에 기재된 방법으로 구해진다. 또한 상기 표층 Zn 농도비는, 후술하는 산화 처리(열처리나 N2O 플라즈마 처리, 특히 열처리, 바람직하게는 후술하는 바와 같이, 보다 고온에서의 열처리)를 행하여, 산화물 반도체층 표면측으로 Zn을 확산·농화(濃化)시키는 것에 의해서 달성할 수 있다.
산화물 반도체층의 두께는 특별히 한정되지 않는다. 예컨대 해당 두께를, 바람직하게는 20nm 이상, 보다 바람직하게는 30nm 이상, 바람직하게는 200nm 이하, 보다 바람직하게는 100nm 이하로 하는 것을 들 수 있다.
본 발명에서는, 상기와 같이, 소스-드레인 전극 형성 시에 사용하는 산계 에칭액에 대한 내성을 확보하기 위해, 산화물 반도체층을 특별히 Sn을 포함하는 것으로 한다. 그러나 이것만으로는, 에치 스토퍼층을 갖는 ESL형 TFT와 비교하여, 양호한 스트레스 내성이 얻어지지 않는다. 그래서 본 발명에서는 추가로, TFT의 제조 공정에 있어서, 소스-드레인 전극 형성 후이고 보호막 형성 전에, 하기에 상술하는 바와 같이 산화 처리를 실시한다.
이 산화 처리에 의해서, 산계 에칭액에 노출되어 손상 등을 받은 산화물 반도체층의 표면이, 산 에칭 전의 상태로 회복된다.
상세하게는 다음과 같다. 즉, 소스-드레인 전극 형성을 위한 습식 에칭(산 에칭) 시에, 산계 에칭액에 노출된 산화물 반도체층에 OH나 C와 같은 오염이 혼입된다. 이들 OH나 C와 같은 오염에 의해, 산소 결손이 생기고, 이 산소 결손이 원인으로 전자 트랩이 형성되어, TFT 특성이 열화되기 쉬워진다. 그러나 상기 습식 에칭 후에 산화 처리를 실시하는 것에 의해, 상기 오염이 산소와 치환, 즉 OH나 C 등이 제거되어 습식 에칭 전의 표면 상태로 회복(리커버리)되기 때문에, BCE형의 TFT이더라도 우수한 TFT 특성이 얻어진다.
본 발명자들은, 이것을, 후기의 실시예(후기의 도 10)에서 상술하는 바와 같이, 「산화물 반도체층 형성 직후(as-deposited)」, 「산 에칭 후」 및 「산화 처리 후」의 각 단계에서의 산화물 반도체층의 표면을 XPS(X선 광전자 분광 분석)로 관찰하여, O1s 스펙트럼에 있어서의 가장 강도가 높은 피크의 에너지를 대비하는 것에 의해 확인했다.
상기 산화물 반도체층 형성 직후(as-deposited 상태)의 표면의 O(산소)1s 스펙트럼 피크(후기 도 10의 (1))는 거의 530.8eV에 있다. 그러나, 상기 as-deposited 상태의 산화물 반도체층에 대하여 상기 산 에칭을 실시한 경우(산화 처리는 행해져 있지 않은 상태. 즉, 종래의 TFT 제조 방법인 경우에 상당함), 산화물 반도체층 표면의 O1s 스펙트럼 피크(후기 도 10의 (2))는 532.3eV(산소 결손 있음)에 가까워져 있고, as-deposited 상태인 경우(거의 530.8eV)로부터 시프트되어 있다. 이 피크 시프트는, 산화물 반도체층을 구성하는 금속 산화물에 있어서의 O가, 부착된 OH나 C로 치환되어, 산화물 반도체층의 표면이 산소 결손의 상태에 있다는 것을 의미하고 있다.
한편, 상기 산 에칭 후, 추가로 산화 처리를 행한 경우, 즉 본 발명의 TFT에 있어서의 산화물 반도체층 표면의 O1s 스펙트럼 피크(후기 도 10의 (3))는, 상기 산 에칭 후의 산화물 반도체층 표면의 O1s 스펙트럼 피크보다도 에너지가 작아, as-deposited 상태의 피크의 방향으로 시프트된다. 상기 산화 처리 후의 산화물 반도체층 표면의 O1s 스펙트럼 피크는, 예컨대 529.0∼531.3eV의 범위 내이다. 한편, 후술하는 실시예에서는, 거의 530.8eV(530.8±0.5eV의 범위 내)에 있어, 상기 산화물 반도체층 형성 직후의 O1s 스펙트럼 피크와 거의 동일한 위치에 있다. 이것으로부터, 산화 처리에 의해, 산화물 반도체층의 표면은, 전술한 바와 같이 OH나 C 등이 제거되어, 습식 에칭 전의 표면 상태로 회복되었다고 생각된다.
상기 산화 처리로서는, 열처리 및 N2O 플라즈마 처리 중 적어도 하나를 들 수 있다. 바람직하게는 열처리와 N2O 플라즈마 처리의 양쪽을 행하는 것이다. 이 경우, 열처리와 N2O 플라즈마 처리의 순서는 특별히 한정되지 않는다.
상기 열처리는 다음의 조건에서 행하는 것을 들 수 있다. 즉, 가열 분위기는, 예컨대 수증기 분위기, 산소 분위기로 하는 것을 들 수 있다. 가열 온도는 130℃ 이상으로 하는 것이 바람직하다. 보다 바람직하게는 250℃ 이상이고, 더 바람직하게는 300℃ 이상이며, 보다 더 바람직하게는 350℃ 이상이다. 한편, 가열 온도가 지나치게 높으면, 소스-드레인 전극을 구성하는 재료가 변질되기 쉽다. 따라서 가열 온도는 700℃ 이하로 하는 것이 바람직하다. 보다 바람직하게는 650℃ 이하이다. 한편, 소스-드레인 전극을 구성하는 재료의 변질을 억제하는 관점에서는 600℃ 이하인 것이 더 바람직하다. 상기 가열 온도에서의 유지 시간(가열 시간)은 5분 이상으로 하는 것이 바람직하다. 보다 바람직하게는 60분 이상이다. 상기 가열 시간이 지나치게 길어도 스루풋(throughput)이 나빠, 일정 이상의 효과는 기대할 수 없기 때문에, 상기 가열 시간은 120분 이하로 하는 것이 바람직하고, 보다 바람직하게는 90분 이하이다.
상기 N2O 플라즈마 처리, 즉 N2O 가스에 의한 플라즈마 처리는, 예컨대 파워: 100W, 가스압: 133Pa, 처리 온도: 200℃, 처리 시간: 10초∼20분의 조건에서 실시하는 것을 들 수 있다.
본 발명의 TFT는, 산화물 반도체층이, 전술한 요건을 만족시키고 있으면 되고, 다른 구성에 대해서는 특별히 한정되지 않는다. 즉, 예컨대 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물 반도체층, 소스-드레인 전극, 및 보호막을 적어도 갖고 있으면 된다. 따라서, TFT를 구성하는 상기 게이트 전극 등은, 통상 이용되는 것이면 특별히 한정되지 않지만, TFT 특성을 확실히 높이는 관점에서는, 상기 소스-드레인 전극의 구성을 하기와 같이 제어하는 것이 바람직하다.
소스-드레인 전극이 순Al이나 순Mo, Al 합금, Mo 합금 등으로 이루어지는 경우, 후술하는 산화 처리를 실시했을 때에, 해당 전극의 표면이나 에칭 가공된 끝부가 산화되는 경우가 있다. 전극 표면이 산화되어 산화물이 형성되면, 추가로 그 위에 형성되는 포토레지스트나 보호막과의 밀착성이 저하되거나, 화소 전극과의 콘택트 저항 상승 등, TFT 특성이나 제조 프로세스에 악영향을 주는 경우가 있다. 또한 변색의 문제도 있다. 또, 전극의 끝부가 산화되면, 산화물 반도체층과 소스-드레인 전극 사이의 전기 저항이 상승할 우려가 있다. 본 발명자들의 검토에 의하면, 전극 재료의 끝부가 산화되는 것에 의해, Id-Vg 특성에 있어서의 S값이 증가하기 쉬워, TFT 특성(특히 정(靜)특성)의 열화가 생기기 쉽다는 것을 알 수 있다.
상기의 이유로부터, 본 발명자들은, 소스-드레인 전극으로서, 산화에 대하여 전기적 특성 등의 물성 변화가 적은 도전성 산화물층을 포함하는 것으로서, 해당 도전성 산화물층이 상기 산화물 반도체층과 직접 접합된 형태로 하면, S값이 증가하는 등의 열화 현상을 억제할 수 있다는 것, 그 결과, TFT의 정특성(특히 S값)을 열화시키는 일 없이, 광 스트레스 내성을 향상시킬 수 있다는 것을 발견했다.
상기 도전성 산화물층을 구성하는 재료는, 도전성을 나타내는 산화물로서 소스-드레인 전극 형성 시에 이용하는 산계 에칭액(예컨대 후술하는 실시예에서 이용하는 PAN계 에칭액)에 용해되는 것이면 한정되지 않는다.
상기 도전성 산화물층은, 바람직하게는 In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와, O로 구성된다. 도전성 산화물로서 예컨대 ITO나 IZO가 대표적이지만, ZAO(Al 첨가 ZnO), GZO(Ga 첨가 ZnO) 등을 이용할 수도 있다. 바람직하게는 ITO(In-Sn-O)나 IZO(In-Zn-O)이다.
상기 도전성 산화물층은 아몰퍼스 구조인 것이 바람직하다. 다결정이면 습식 에칭에 의해 잔사가 생기거나, 에칭이 곤란해지기 쉽지만, 아몰퍼스 구조이면 이들 문제가 생기기 어렵기 때문이다.
도 2(a)에 모식적으로 나타내는 바와 같이, 산화물 반도체층(4) 상에 형성되는 상기 소스-드레인 전극(5)은, 도전성 산화물층(11)의 단층으로 하는 것 외에, 후술하는 도 2(b)∼(e)에 나타내는 바와 같이 도전성 산화물층(11)을 포함하는 적층 구조여도 된다.
상기 소스-드레인 전극을 구성하는 상기 도전성 산화물층의 막 두께는, 도전성 산화물층만(단층)인 경우, 10∼500nm로 하고, 도전성 산화물층과 하기에 상술하는 X층의 적층인 경우에는 10∼100nm로 할 수 있다.
상기 소스-드레인 전극을 적층 구조로 하는 경우, 상기 소스-드레인 전극은 도 2(b)에 모식적으로 나타내는 바와 같이,
상기 도전성 산화물층(11)과;
Al, Cu, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 1 이상의 금속층(X층)(부호 X);
의 적층 구조로 할 수 있다. 한편, 소스-드레인 전극이 단층·적층 어느 것인 경우에도, 도전성 산화물층은 산화물 반도체층과 직접 접합되어 있는 것이 바람직하다.
도전성 산화물은 금속 재료와 비교하여 전기 저항률이 높다. 따라서, 소스-드레인 전극의 전기 저항을 저감하는 관점에서는, 소스-드레인 전극을, 상기와 같이 상기 도전성 산화물층과; 금속층(X층);의 적층 구조로 하는 것이 추천된다.
상기 「1종 이상의 원소를 포함하는」에는, 해당 원소로 이루어지는 순금속 및 해당 원소를 주성분(예컨대 50원자% 이상)으로 하는 합금이 포함된다.
상기 X층으로서, 순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층(X1층, 이하 순Al층 및 Al 합금층을 「Al계 층」으로 총칭하고, 순Cu층 및 Cu 합금층을 「Cu계 층」으로 총칭하는 경우가 있다)을 포함하도록 하면, 소스-드레인 전극의 전기 저항을 보다 저감할 수 있기 때문에 바람직하다.
상기 X1층으로서, Al 합금층을 포함하도록 하면, 해당 층의 가열에 의한 힐록(hillock) 방지나, 내식성의 향상, 소스-드레인 전극과 접속되는 화소 전극(ITO, IZO)의 전기적 접합성을 향상시킬 수 있다. 해당 Al 합금층으로서, Ni, Co, Cu, Ge, Ta, Mo, Hf, Zr, Ti, Nb, W 및 희토류 원소로 이루어지는 군으로부터 선택되는 1종 이상의 원소를, 바람직하게는 0.1원자% 이상, 보다 바람직하게는 0.5원자% 이상, 바람직하게는 6원자% 이하 포함하는 것을 이용하는 것이 좋다. 이 경우, 잔부는 Al 및 불가피 불순물이다. 상기 희토류 원소란, 란타노이드 원소(La로부터 Lu까지의 15원소) 및 Sc(스칸듐)와 Y(이트륨)를 포함한다는 의미이다.
해당 Al 합금층으로서, 특히 하기 (i), (ii)에 나타내는 바와 같이, 목적에 따른 Al 합금층을 이용하는 것이 보다 바람직하다.
(i) Al 합금층의 내식성, 내열성을 향상시키기 위해서는, 합금 원소로서, Nd, La, Y 등의 희토류 원소나, Ta, Zr, Nb, Ti, Mo, Hf 등의 고융점 금속 원소를 포함하는 것이 바람직하다. 이들 원소의 함유량은 TFT의 제조 프로세스 온도와 배선 저항값으로부터 최적인 양을 조정할 수 있다.
(ii) Al 합금층과 화소 전극의 전기적 접합성을 향상시키기 위해서는, 합금 원소로서, Ni, Co를 함유시키는 것이 바람직하다. 또 Cu나 Ge를 함유시키는 것에 의해서, 석출물을 미세화시킬 수 있어, 내식성이나 전기적 접합성을 더 향상시킬 수 있다.
상기 X1층의 두께는, 예컨대 50∼500nm로 할 수 있다.
또한 상기 X층으로서, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층(X2층)을 포함해도 된다. 이 X2층은 일반적으로 배리어 메탈(층)이라고 말해지고 있다. 상기 X2층은 하기에 상술하는 바와 같이 전기적 접합성 등의 향상에 기여한다.
상기 X2층은, 도전성 산화물층과 X1층을 조합하여 사용하는 경우에, 이들 층의 밀착성이나 전기적 접합성의 향상, 상호 확산 방지를 위해서, 이들 층 사이에 형성할 수 있다.
구체적으로는, 소스-드레인 전극으로서, 도전성 산화물층과, X1층으로서 Al계 층을 이용하는 경우, 가열에 의한 Al계 층의 힐록 방지나 이후의 공정에서 소스-드레인 전극과 접속되는 화소 전극(ITO, IZO)과의 전기적 접합성을 향상시키기 위해서, 도전성 산화물층과 Al계 층 사이에 X2층을 형성해도 된다.
또한, 소스-드레인 전극으로서, 도전성 산화물층과, X1층으로서 Cu계 층을 이용하는 경우, 상기 Cu계 층 표면의 산화를 억제하기 위해서, 이들 사이에 X2층을 형성해도 된다.
또한 후술하는 형태 (III)과 같이, X1층의 산화물 반도체층측과 반대측의 양쪽에 X2층을 형성할 수도 있다.
X2층(배리어 메탈층)의 두께는, 예컨대 50∼500nm로 할 수 있다.
상기 X층의 형태로서, X1층(단층 또는 적층)만으로 이루어지는 경우 외에, X1층(단층 또는 적층)과 X2층(단층 또는 적층)을 조합하는 경우를 들 수 있다.
X층이 X1층과 X2층의 조합인 경우, 소스-드레인 전극의 형태로서, 구체적으로 하기 (I)∼(III)의 형태를 들 수 있다.
(I) 도 2(c)에 나타내는 바와 같이, 산화물 반도체층(4)측으로부터 순서대로, 도전성 산화물층(11)과; X2층(부호 X2)과; X1층(부호 X1);의 적층 구조를 갖는 형태
(II) 도 2(d)에 나타내는 바와 같이, 산화물 반도체층(4)측으로부터 순서대로, 도전성 산화물층(11)과; X1층(부호 X1)과; X2층(부호 X2);의 적층 구조를 갖는 형태
(III) 도 2(e)에 나타내는 바와 같이, 산화물 반도체층(4)측으로부터 순서대로, 도전성 산화물층(11)과; X2층(부호 X2)과; X1층(부호 X1)과; X2층(부호 X2);의 적층 구조를 갖는 형태
또한 상기 소스-드레인 전극으로서, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소로 이루어지는 배리어 메탈층이 범용되고 있다. 그러나 소스-드레인 전극의 표면(기판과 반대측의 표면)이 상기 배리어 메탈층으로 구성되어 있는 경우, 상기 산화 처리를 행하는 것에 의해서, 전극의 표면이나 에칭 가공된 끝부가 산화되어 두꺼운 산화막이 형성되어, TFT 특성(특히 정특성)의 열화나, 상층(보호막 등)과의 밀착성 저하에 의한 막 벗겨짐이 발생하기 쉽다. 나아가서는, 다음과 같은 문제가 생기는 경우도 있다. 예컨대 상기 배리어 메탈층으로서, 일반적으로, 순Mo막 단층이나, 순Mo/순Al/순Mo의 3층 구조의 적층막이 사용되는데, 이들 막을 소스-드레인 전극에 사용한 경우, 소스-드레인 전극 가공 공정에 있어서의 수세 공정에서, 산화물(예컨대 Mo 산화물)이 물에 용해되어, 유리 기판 표면(게이트 절연막으로 덮여져 있지 않은 부분)이나 소스-드레인 전극 표면에 상기 산화물의 잔사가 존재하는 경우가 있다.
이 산화물(예컨대 Mo 산화물)의 잔사는, 누출 전류 증가의 원인이 됨과 더불어, 소스-드레인 전극보다도 상층으로서 성막되는 보호 절연막이나 포토레지스트 등과, 소스-드레인 전극의 밀착성의 저하를 초래하여, 상기 보호 절연막 등이 벗겨지는 원인으로도 된다.
상기의 이유로부터, 본 발명자들은, 소스-드레인 전극으로서, 산화물 반도체층측으로부터 순서대로 배리어 메탈층(예컨대 순Mo층)과 Al 합금층의 적층막으로 하면 된다는 것을 발견했다. 상기 적층막으로 하면, 상기 소스-드레인 전극 가공 공정에 있어서의 수세 공정에서의, 순Mo층의 노출량을 최대한 감소시킬 수 있고, 그 결과, 수세 처리에 의한 Mo 산화물의 용해를 억제할 수 있다. 또한, 소스-드레인 전극을 구성하는 배리어 메탈층(예컨대 순Mo층)의 막 두께를, 해당 배리어 메탈층 단층의 경우보다도 상대적으로 얇게 할 수 있다. 그 결과, 산화물 반도체와 직접 접촉 부분에 있어서의 상기 산화물의 성장을 억제할 수 있어, TFT의 정특성을 열화시키는 일 없이(특히 S값을 증가시키는 일 없이), 광 스트레스 내성을 향상시킬 수 있다.
상기 소스-드레인 전극에 있어서의 Al 합금층으로서는,
A군 원소: Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.1∼4원자% 포함하는 것;
상기 A군 원소 대신에, 또는 상기 A군 원소와 함께,
B군 원소: Cu 및 Ge로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.05∼2원자% 포함하는 것이 바람직하다. 이하, 이 Al 합금층에 대하여 설명한다.
소스-드레인 전극의 표면(기판과 반대측의 면)의 일부는, 화소 전극으로서 사용되는 ITO막이나 IZO막 등의 투명 도전성 산화물막과 직접 접합된다. 상기 소스-드레인 전극의 표면이 순Al이면, 이 순Al과 상기 투명 도전성 산화물막 사이에 산화알루미늄의 절연막이 형성되어, 옴 접촉(ohmic contact)이 취해지지 않게 되어 콘택트 저항이 상승할 우려가 있다.
본 발명에서는, 소스-드레인 전극의 표면(기판과 반대측의 면)을 구성하는 Al 합금층으로서, 바람직하게는 상기 A군 원소: Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 것으로 한다. 이에 의해, Al 합금층과 상기 화소 전극(투명 도전성 산화물막)의 계면에, Ni나 Co의 화합물을 석출시켜, 상기 투명 도전성 산화물막과 직접 접합된 경우의 접촉 전기 저항을 저감할 수 있다. 그리고 그 결과, 상기 순Mo/순Al/순Mo의 3층 구조의 적층막으로 이루어지는 소스-드레인 전극의 상부 배리어 메탈층(순Mo층)을 생략할 수 있다. 이 효과를 발휘시키기 위해서는, 상기 A군 원소의 총 함유량을 0.1원자% 이상으로 하는 것이 바람직하다. 보다 바람직하게는 0.2원자% 이상, 더 바람직하게는 0.4원자% 이상이다. 한편, 상기 A군 원소의 총 함유량이 지나치게 많으면, Al 합금층의 전기 저항률이 높아지기 때문에, 4원자% 이하로 하는 것이 바람직하다. 보다 바람직하게는 3.0원자% 이하, 더 바람직하게는 2.0원자% 이하이다.
상기 B군 원소인 Cu, Ge는 Al기 합금막의 내식성을 향상시키는 데 유효한 원소이다. 이 효과를 발휘시키기 위해서는, 상기 B군 원소의 총 함유량을 0.05원자% 이상으로 하는 것이 바람직하다. 보다 바람직하게는 0.1원자% 이상, 더 바람직하게는 0.2원자% 이상이다. 한편, 상기 B군 원소의 총 함유량이 지나치게 많으면, Al 합금층의 전기 저항률이 높아지기 때문에, 2원자% 이하로 하는 것이 바람직하다. 보다 바람직하게는 1원자% 이하, 더 바람직하게는 0.8원자% 이하이다.
상기 Al 합금층은 추가로, Nd, Y, Fe, Ti, V, Zr, Nb, Mo, Hf, Ta, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sr, Sm, Ge 및 Bi로 이루어지는 군(C군)으로부터 선택되는 적어도 1종의 원소(C군 원소)를 포함하고 있어도 된다.
상기 C군 원소는, Al 합금층의 내열성을 향상시켜, 해당 Al 합금층의 표면에 형성되는 힐록을 방지하는 데 유효한 원소이다. 이 효과를 발휘시키기 위해서는, C군 원소의 총 함유량을 0.1원자% 이상으로 하는 것이 바람직하다. 보다 바람직하게는 0.2원자% 이상, 더 바람직하게는 0.3원자% 이상이다. 한편, C군 원소의 총 함유량이 지나치게 많으면, Al 합금층의 전기 저항률이 높아지기 때문에, 바람직하게는 1원자% 이하로 한다. 보다 바람직하게는 0.8원자% 이하, 더 바람직하게는 0.6원자% 이하이다.
상기 C군 원소 중, 바람직하게는 Nd, La 및 Gd로 이루어지는 군으로부터 선택되는 적어도 1종의 원소이다.
상기 Al 합금층으로서, 상기 A군 원소, 상기 A군 원소+상기 B군 원소, 상기 A군 원소+상기 C군 원소, 상기 A군 원소+상기 B군 원소+상기 C군 원소, 상기 B군 원소, 또는 상기 B군 원소+상기 C군 원소를 포함하고, 잔부가 Al 및 불가피적 불순물로 이루어지는 것을 들 수 있다.
상기 배리어 메탈층의 막 두께는, 막 두께의 균일성의 관점에서 3nm 이상인 것이 바람직하다. 보다 바람직하게는 5nm 이상, 더 바람직하게는 10nm 이상이다. 그러나 지나치게 두꺼우면, 전체 막 두께에 대한 배리어 메탈의 비율이 많아져 배선 저항이 증가한다. 따라서 상기 막 두께는, 100nm 이하인 것이 바람직하고, 보다 바람직하게는 80nm 이하, 더 바람직하게는 60nm 이하이다.
상기 Al 합금층의 막 두께는, 배선의 저(低)저항화의 관점에서 100nm 이상인 것이 바람직하다. 보다 바람직하게는 150nm 이상, 더 바람직하게는 200nm 이상이다. 그러나 지나치게 두꺼우면, 성막이나 에칭 가공에 드는 시간을 필요로 하여 제조 비용이 증가하는 것과 같은 문제가 생긴다. 따라서 상기 막 두께는, 1000nm 이하인 것이 바람직하고, 보다 바람직하게는 800nm 이하, 더 바람직하게는 600nm 이하이다.
전체 막 두께에 대한 배리어 메탈층의 막 두께비는, 배리어 메탈의 배리어성의 관점에서 0.02 이상인 것이 바람직하고, 보다 바람직하게는 0.04 이상, 더 바람직하게는 0.05 이상이다. 그러나 상기 막 두께비가 지나치게 크면, 배선 저항이 증가하기 때문에, 상기 막 두께비는 0.5 이하인 것이 바람직하고, 보다 바람직하게는 0.4 이하, 더 바람직하게는 0.3 이하이다.
이하, 상기 산화 처리를 포함하는 본 발명의 TFT의 제조 방법을, 도 3을 참조하면서 설명한다. 도 3 및 이하의 설명은, 본 발명의 바람직한 실시형태의 일례를 나타내는 것이며, 이것에 한정하는 취지는 아니다.
도 3에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 또 그 위에는 소스-드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되며, 콘택트 홀(7)을 통해서 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예컨대 게이트 전극(2)으로서, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 이용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3나 Y2O3 등의 산화물이나, 이들을 적층한 것을 이용할 수도 있다.
이어서 산화물 반도체층(4)을 형성한다. 산화물 반도체층(4)은, 스퍼터링법(DC 스퍼터링법 또는 RF 스퍼터링법)으로, 스퍼터링 타겟(이하 「타겟」이라고 하는 경우가 있다)을 이용하여 성막하는 것이 바람직하다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해서 산화물 반도체층(4)을 형성해도 된다.
스퍼터링법에 이용되는 타겟으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일 조성인 스퍼터링 타겟을 이용하는 것이 바람직하다. 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다.
구체적으로는, 상기 산화물 반도체층의 성막에 이용하는 타겟으로서, 금속 원소(Sn과, In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소)의 산화물로 구성되고, 원하는 산화물과 동일 조성인 산화물 타겟을 이용하면 된다. 또는, 조성이 상이한 두 개의 타겟을 동시 방전하는 콤비나토리얼(Combinatorial) 스퍼터링법으로 성막해도 된다. 상기 타겟은, 예컨대 분말 소결법에 의해서 제조할 수 있다.
상기 스퍼터링은 다음의 조건에서 행하는 것을 들 수 있다. 기판 온도는 대략 실온∼200℃로 하는 것을 들 수 있다. 산소 첨가량은, 반도체로서 동작을 나타내도록, 스퍼터링 장치의 구성이나 타겟 조성 등에 따라서 적절히 제어하면 된다. 산소 첨가량은 반도체 캐리어 농도가 대략 1015∼1016cm-3가 되도록 제어하는 것이 바람직하다.
또한, 스퍼터링 성막 시의 가스압은 대략 1∼3mTorr의 범위 내인 것이 바람직하다. 스퍼터링 타겟으로의 투입 파워는 대략 200W 이상으로 설정하는 것이 추천된다.
상기와 같이, 산화물 반도체층(4)을 성막한 후, 해당 산화물 반도체층(4)에 대하여 습식 에칭을 행하고, 패터닝한다. 상기 패터닝 후에는, 산화물 반도체층(4)의 막질 개선을 위해서 열처리(프리어닐링)를 행하는 것이 바람직하다. 이 열처리에 의해, 트랜지스터 특성의 온(on) 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상된다. 프리어닐링의 조건으로서, 예컨대 대기 분위기 하 또는 수증기 분위기 하에서, 예컨대 가열 온도: 약 250∼400℃, 가열 시간: 약 10분∼1시간으로 하는 것 등을 들 수 있다.
상기 프리어닐링 후, 소스-드레인 전극(5)을 형성한다. 소스-드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 소스-드레인 전극은 스퍼터링법을 이용하여 성막한 후, 포토리소그래피 및 습식 에칭법 또는 건식 에칭법을 이용하여 형성할 수 있다. 본 발명에서는, 소스-드레인 전극(5) 형성을 위한 패터닝에 산계 에칭액을 이용하고 있기 때문에, 소스-드레인 전극(5)을 구성하는 재료는 Al 합금, 순Mo, Mo 합금 등을 이용하는 것이 좋다. 또한 전술한 바와 같이, 보다 우수한 TFT 특성을 확보하는 관점에서는, 소스-드레인 전극(5)을, 도전성 산화물층(11)을 포함하고 또한 해당 도전성 산화물층(11)이 상기 산화물 반도체층(4)과 직접 접합된 구조로 하는 것이 바람직하다. 이 경우, 소스-드레인 전극(5)은, 상기 도전성 산화물층(11)만, 또는 상기 도전성 산화물층(11)과 X층(X1층, X1층 및 X2층)을 적층시킨 구조로 할 수 있다.
소스-드레인 전극(5)은, 금속 박막만으로 이루어지는 경우에는, 예컨대 마그네트론 스퍼터링법에 의해서 금속 박막을 성막한 후, 포토리소그래피 및 산계 에칭액을 이용한 습식 에칭(산 에칭)에 의해 패터닝하여 형성할 수 있다. 소스-드레인 전극(5)이, 상기 도전성 산화물층(11)의 단층막으로 이루어지는 경우에는, 해당 도전성 산화물층(11)을, 전술한 산화물 반도체층(4)의 형성과 마찬가지로 스퍼터링법으로 성막한 후 포토리소그래피 및 산계 에칭액을 이용한 습식 에칭(산 에칭)에 의해 패터닝할 수 있다. 또한 소스-드레인 전극(5)이, 도전성 산화물층(11)과 X층(금속막)의 적층인 경우에는, 상기 도전성 산화물층(11)의 단층 및 X층(X1층, X1층 및 X2층)을 적층시킨 후, 포토리소그래피 및 산계 에칭액을 이용한 습식 에칭(산 에칭)에 의해 패터닝하여 형성할 수 있다. 소스-드레인 전극의 상기 에칭법으로서, 건식 에칭법을 이용해도 된다.
또한 소스-드레인 전극(5)으로서, 배리어 메탈층과 Al 합금층의 적층막을 형성하는 경우에는, 각각의 층(금속 박막)을, 예컨대 마그네트론 스퍼터링법에 의해서 성막한 후, 포토리소그래피 및 산계 에칭액을 이용한 습식 에칭(산 에칭)에 의해 패터닝하여 형성할 수 있다.
이어서, 상기에 상술한 바와 같이 산화 처리를 행한다. 추가로 보호막(6)을, 산화물 반도체층(4), 소스-드레인 전극(5) 상에 CVD(Chemical Vapor Deposition)법에 의해서 성막한다. 보호막(6)으로서, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 또는 이들을 적층한 것을 이용할 수 있다. 상기 보호막(6)은 스퍼터링법으로 형성해도 된다.
다음으로, 통상적 방법에 기초하여, 콘택트 홀(7)을 통해서 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속시킨다. 상기 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.
본 발명의 TFT의 제조 방법은, 에치 스토퍼층을 포함하지 않기 때문에, TFT 제조 공정에서 형성되는 마스크수가 감소한다. 그 때문에, 비용을 충분히 삭감할 수 있다.
본원은 2012년 12월 28일에 출원된 일본 특허출원 제2012-288944호 및 2013년 3월 5일에 출원된 일본 특허출원 제2013-043058호에 기초하는 우선권의 이익을 주장하는 것이다. 2012년 12월 28일에 출원된 일본 특허출원 제2012-288944호의 명세서의 전체 내용 및 2013년 3월 5일에 출원된 일본 특허출원 제2013-043058호의 명세서의 전체 내용이 본원의 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 물론 하기 실시예에 의해서 제한을 받는 것은 아니며, 전·후기의 취지에 적합할 수 있는 범위에서 적당히 변경을 가하여 실시하는 것도 물론 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
[실시예 1]
[본 발명예의 TFT의 제작]
전술한 방법에 기초해서, 도 3에 나타내는 박막 트랜지스터(TFT)를 제작하여, TFT 특성(스트레스 내성)을 평가했다.
우선, 유리 기판(1)(코닝사제 이글 XG, 직경 100mm×두께 0.7mm) 상에, 게이트 전극(2)으로서 순Mo막을 100nm, 및 게이트 절연막(3)으로서 SiO2막(막 두께 250nm)을 순차적으로 성막했다. 상기 게이트 전극(2)은, 순Mo의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr의 조건에서 성막했다. 또한, 상기 게이트 절연막(3)은, 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 300W, 성막 온도: 350℃의 조건에서 성막했다.
다음으로, 산화물 반도체층(4)을 다음과 같이 성막했다. 즉, 상기 게이트 절연막(3) 상에 산화물 반도체층(4)(Ga-In-Zn-Sn-O, 원자비는 Ga:In:Zn:Sn=16.8:16.6:47.2:19.4)을 성막했다.
상기 산화물 반도체층(4)의 성막에는, 금속 원소가 상기 비율인 Ga-In-Zn-Sn-O 스퍼터링 타겟을 이용했다.
상기 산화물 반도체층(4)은 DC 스퍼터링법을 이용하여 성막했다. 스퍼터링에 사용한 장치는 (주)알박사제 「CS-200」이고, 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
기판 온도: 실온
성막 파워: DC200W
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4%
상기와 같이 하여 산화물 반도체층(4)을 성막한 후, 포토리소그래피 및 습식 에칭(산 에칭)에 의해 패터닝을 행했다. 산계 에칭액(습식 에칭액)으로서는, 간토화학사제 「ITO-07N」(옥살산과 물의 혼합액)을 사용하고, 액온을 실온으로 했다. 본 실시예에서는, 실험을 행한 모든 산화물 박막에 대하여, 습식 에칭에 의한 잔사는 없어, 적절히 에칭할 수 있었던 것을 확인했다.
상기와 같이 산화물 반도체층(4)을 패터닝한 후, 산화물 반도체층(4)의 막질을 향상시키기 위해, 프리어닐링 처리를 행했다. 프리어닐링 처리는 대기 분위기로 350℃에서 60분간 행했다.
다음으로 소스-드레인 전극(5)을 형성했다. 구체적으로는, 우선 순Mo막을, 전술한 게이트 전극과 마찬가지로 DC 스퍼터링법에 의해 성막(막 두께는 100nm)하고, 그 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행했다. 산계 에칭액으로서, 인산:질산:아세트산:물=70:1.9:10:12(체적비)의 혼합산(PAN계)이고, 액온이 실온인 것을 이용했다. 패터닝에 의해 TFT의 채널 길이를 10μm, 채널 폭을 25μm로 했다. 소스-드레인 전극(5)의 단락을 막기 위해 패터닝을 확실히 행하도록, 소스-드레인 전극(5)의 막 두께에 대하여 50% 상당의 시간분 더, 상기 산계 에칭액에 침지(오버 에칭)시켰다.
이어서 산화 처리로서, 대기 분위기로 350℃에서 60분간의 열처리를 실시했다. 또한 별도의 실시태양으로서, 해당 열처리 후에 또는 해당 열처리 대신에, 파워: 100W, 가스압: 133Pa, 처리 온도: 200℃, 처리 시간: 1분의 조건에서 N2O 플라즈마 처리를 실시했다.
그 후, 보호막(6)을 형성했다. 보호막(6)으로서, SiO2(막 두께 100nm)와 SiN(막 두께 150nm)의 적층막(합계 막 두께 250nm)을 이용했다. 상기 SiO2 및 SiN의 형성은 삼코제 「PD-220NL」을 이용하여, 플라즈마 CVD법을 이용해서 행했다. 본 실시예에서는, 전처리로서 N2O 가스에 의해서 플라즈마 처리를 60초 행한 후, SiO2막 및 SiN막을 순차적으로 형성했다. 이때의 N2O 가스에 의한 플라즈마 조건은 파워 100W, 가스압 133Pa, 처리 온도 200℃로 했다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 이용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 이용했다. 어느 경우도 성막 파워를 100W, 성막 온도를 200℃로 했다.
다음으로 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙(probing)을 위한 콘택트 홀(7)을 형성하여, 본 발명예에 상당하는 TFT를 얻었다.
[산계 에칭액에 대한 내성의 평가]
산화물 반도체층의, 소스-드레인 전극 형성 시에 사용하는 산계 에칭액에 대한 내성을, 다음과 같이 평가했다. 한편, 평가에 제공한 TFT는, 상기 내성에 대한 성분 조성(Sn의 유무)의 영향만을 확인하기 위해, 전술한 산화 처리는 행해져 있지 않다.
우선, 산화 처리를 행하지 않은 것을 제외하고, 상기 본 발명예와 마찬가지로 해서 TFT를 제작했다. 한편, 후술하는 도 4 및 도 5에 나타내는 바와 같이, 본 평가에서 이용한 TFT는, Si 기판(12) 상에, 산화물 반도체층(4), 소스-드레인 전극(5), 카본 증착막(13), 보호막(6)의 순으로 적층된 구조를 갖고 있다. 상기 카본 증착막(13)은 샘플 관찰(전자 현미경 관찰)을 위해서 설치한 보호막으로서, 본 발명의 TFT를 구성하는 것은 아니다. 또한 비교예로서, IGZO(In-Ga-Zn-O, 원자비는 In:Ga:Zn=1:1:1, Sn을 포함하지 않음) 단층을 산화물 반도체층으로서 형성한 것, 및 산화 처리를 행하지 않은 것을 제외하고, 상기 본 발명예와 마찬가지로 해서 TFT를 제작했다.
그리고, 얻어진 각 TFT의 적층 방향 단면을 FE-SEM으로 관찰했다. 그 관찰 사진을 도 4(Sn을 포함하는 산화물 반도체층을 형성), 도 5(Sn을 포함하지 않는 산화물 반도체층을 형성)의 각각에 나타낸다.
도 4로부터, 산계 에칭액에 노출되는 산화물 반도체층(4)이 Sn을 포함하는 것인 경우, 상기 오버 에칭에 의한 해당 산화물 반도체층(4)의 막 두께의 감소(막 닳음)가 발생해 있지 않다는 것을 알 수 있다. 즉, 소스-드레인 전극(5) 끝 직하의 산화물 반도체층(4)의 막 두께와, 산화물 반도체층(4) 중앙부의 막 두께의 차((100×[소스-드레인 전극(5) 끝 직하의 산화물 반도체층(4)의 막 두께-산화물 반도체층(4) 중앙부의 막 두께]/소스-드레인 전극(5) 끝 직하의 산화물 반도체층(4)의 막 두께)로부터 구한 값. 이하 동일)가 0%였다. 그 때문에, 산화물 반도체층(4)의 면내가 균일한 TFT를 제작할 수 있었다.
이에 비하여 도 5로부터, 산계 에칭액에 노출되는 산화물 반도체층(4)이 Sn을 포함하지 않는 것인 경우, 상기 오버 에칭에 의한 막 닳음이 발생해 있다는 것을 알 수 있다. 즉, 소스-드레인 전극(5) 끝 직하의 산화물 반도체층(4)의 막 두께와, 상기 산화물 반도체층(4) 중앙부의 막 두께의 차는 50% 초과였다.
[스트레스 내성의 평가]
상기 TFT(상기 산화 처리를 행한 본 발명예의 TFT)를 이용하여, 이하와 같이 해서, 스트레스 내성의 평가를 행했다.
한편, 비교예로서, 상기 소스-드레인 전극(5)의 형성 후에, 산화 처리를 행하지 않은 것을 제외하고, 상기 본 발명예와 마찬가지로 제작한 TFT의 스트레스 내성의 평가도 행했다.
스트레스 내성은, 게이트 전극에 음 바이어스를 걸면서 광을 조사하는 스트레스 인가 시험을 행하여 평가했다. 스트레스 인가 조건은 이하와 같다.
·게이트 전압: -20V
·소스/드레인 전압: 10V
·기판 온도: 60℃
·광 스트레스 조건
스트레스 인가 시간: 2시간
광 강도: 25000NIT
광원: 백색 LED
그 결과를 도 6(비교예, 산화 처리 없음), 도 7(본 발명예, 산화 처리는 열처리), 도 8(본 발명예, 산화 처리는 N2O 플라즈마 처리) 및 도 9(본 발명예, 산화 처리는 열처리 및 N2O 플라즈마 처리)에 나타낸다. 도 6으로부터, 비교예는 스트레스 인가 시간의 경과와 함께 문턱 전압이 음측으로 시프트되어 있고, 2시간에서의 문턱 전압 변화량 ΔVth는 7.50V이다. 이는, 광 조사에 의해 생성된 정공이 바이어스 인가에 의해 게이트 절연막과 반도체 계면이나 반도체 백 채널과 패시베이션 계면에 축적되었기 때문에, 문턱 전압이 시프트된 것으로 생각된다.
이에 비하여 산화 처리로서 열처리를 실시한 경우에는, 도 7에 나타내는 바와 같이, TFT의 문턱 전압 변화량 ΔVth는 2시간에 3.50V로, 상기 비교예에 비하여 Vth의 변화가 충분히 작아, 스트레스 내성이 우수하다는 것을 알 수 있다. 또한 산화 처리로서 N2O 가스에 의한 플라즈마 처리만 실시한 경우에는, 도 8에 나타내는 바와 같이, TFT의 문턱 전압 변화량 ΔVth는 2.50V로, 상기 비교예에 비하여 Vth의 변화가 충분히 작아, 스트레스 내성이 우수하다는 것을 알 수 있다. 또, 산화 처리로서 상기 열처리와 상기 N2O 가스에 의한 플라즈마 처리 모두를 실시한 경우에는, 도 9에 나타내는 바와 같이, TFT의 문턱 전압 변화량 ΔVth는 1.25V로, 상기 비교예에 비하여 Vth의 변화가 더 작아, 스트레스 내성이 충분히 우수하다는 것을 알 수 있다.
이와 같이, 상기 산화 처리를 행하는 것에 의해서 우수한 스트레스 내성이 얻어진 이유를 확인하기 위해, XPS에 의한 산화물 반도체층의 표면 분석을 하기와 같이 행했다.
[XPS에 의한 산화물 반도체층의 표면 분석]
하기 표면 분석에서는, 상기 산계 에칭액에 노출되는 산화물 반도체층의 표면 분석을 행했다. 해당 표면 분석에는, 산화 처리(350℃에서 60분간, 대기 분위기의 조건에서 열처리)를 행한 TFT를 이용했다.
그리고, 이 TFT 제작 도중의,
(1) 산화물 반도체층 형성 직후(as-deposited 상태)의 산화물 반도체층 표면,
(2) 산화물 반도체층의 표면을 습식 에칭(산 에칭, PAN계 에칭액을 사용)한 직후의 산화물 반도체층의 표면, 및
(3) 상기 (2)의 습식 에칭 후(산 에칭 후)에, 상기 산화 처리(열처리)를 실시한 후의 산화물 반도체층의 표면
의 각각의 상태를 확인하기 위해, XPS로 O1s 스펙트럼 피크의 관찰을 행했다.
이들의 관찰 결과를 아울러 도 10에 나타낸다. 한편, 도 10에 있어서 각각 세로 파선으로 나타내는, 530.8eV는 산소 결손 없음인 경우의 O1s 스펙트럼 피크값, 532.3eV는 산소 결손 있음인 경우의 O1s 스펙트럼 피크값, 533.2eV는 OH기의 스펙트럼 피크값을 나타낸다(후술하는 도 19 및 도 20에 대해서도 동일).
이 도 10으로부터 다음의 것을 알 수 있다. 즉, 산화물 반도체층 표면의 (1) as-deposited 상태, (2) 습식 에칭 후(산 에칭 후) 및 (3) 산화 처리 후(열처리 후)의 각 O1s 스펙트럼 피크의 위치를 비교하면, (1) as-deposited 상태의 O1s 스펙트럼 피크는 거의 530.8eV에 있는 데 비하여, (2) 습식 에칭 후(산 에칭 후)의 O1s 스펙트럼 피크는 상기 (1) as-deposited 상태보다도 좌측으로 시프트되어 있다. 그러나, (3) 상기 습식 에칭 후(산 에칭 후)에 산화 처리(열처리)를 실시한 경우, O1s 스펙트럼 피크는 (1) as-deposited 상태의 피크와 동일 위치에 있다.
이 도 10의 결과로부터, 상기 산화 처리의 유무가 표면 상태에 미치는 영향에 대하여, 이하의 것을 알 수 있다. 습식 에칭(산 에칭)에 의해 O1s 스펙트럼 피크는 as-deposited 상태보다도 왼쪽으로 시프트되어 있다. 이는, 습식 에칭(산 에칭)에 의해 산화물 반도체층의 표면에 OH나 C와 같은 오염이 부착되고, 산화물 반도체층을 구성하는 금속 산화물의 산소가 이들 오염과 결합하여, 산화물 반도체층을 구성하는 산소가 결손되어 있는 상태를 의미하고 있다. 그러나, 상기 습식 에칭(산 에칭) 후에 열처리를 실시하는 것에 의해, 상기 OH나 C와 같은 오염이 산소와 치환되어, 전자 트랩이 될 수 있는 OH나 C가 제거되었기 때문에, O1s 스펙트럼 피크는 as-deposited 상태로 되돌아갔다고 생각된다. 이와 같은 현상은, 산화 처리로서 N2O 플라즈마 처리를 행한 경우에도 확인할 수 있다.
[실시예 2]
[TFT의 제작]
소스-드레인 전극(5)을 하기와 같이 형성한 것; 및 소스-드레인 전극 형성 후에 행하는 산화 처리를 행하는 경우에는, 표 1에 나타내는 바와 같이, 대기 분위기로 350℃에서 60분간의 열처리를 행하거나, 또는 파워: 100W, 가스압: 133Pa, 처리 온도: 200℃, 처리 시간: 1분의 조건에서 N2O 플라즈마 처리를 실시한 것;을 제외하고, 실시예 1과 마찬가지로 해서 TFT를 제작했다. 한편, 표 1의 산화물 반도체층(IGZTO)은 실시예 1의 산화물 반도체층(4)(Ga-In-Zn-Sn-O, 원자비는 Ga:In:Zn:Sn=16.8:16.6:47.2:19.4)과 동일하다. 어느 예도, 박막 트랜지스터의 적층 방향 단면에 있어서의, 소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께와, 상기 산화물 반도체층 중앙부의 막 두께의 차는, 5% 이하인 것을 확인했다.
소스-드레인 전극(5)은 다음과 같이 형성했다. 표 1에 나타내는 바와 같이, 소스-드레인 전극으로서, 도전성 산화물층(IZO, GZO 또는 ITO)의 단층, 또는 해당 도전성 산화물층과 X1층(Al계 층, Cu계 층), 나아가서는 X2층(배리어 메탈층)으로서 순Mo층을 형성했다.
상기 도전성 산화물층으로서, IZO(In:Zn(질량비)=70:30), GZO(Ga:Zn(질량비)=10:90) 또는 ITO(In:Sn(질량비)=90:10)를 형성했다. 상기 도전성 산화물층의 막 두께는 모두 20nm이다. 상기 도전성 산화물층은 DC 스퍼터링법을 이용하여, 타겟 사이즈: φ101.6mm, 투입 파워: DC200W, 가스압: 2mTorr, 가스 유량: Ar/O2=24/1sccm의 조건에서 성막했다. 또한, 상기 X1층이나 X2층은, 피막을 구성하는 금속 원소의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr의 조건에서 성막했다. 상기 X1층이나 X2층의 막 두께는 각각 80nm로 했다.
한편, 소스-드레인 전극이 적층인 경우는, 산화물 반도체층 직상에, 표 1에 있어서의 「소스-드레인 전극」란의 왼쪽으로부터 순서대로 각 층을 형성했다.
얻어진 TFT를 이용하여, 하기와 같이 특성의 평가와 스트레스 내성의 평가를 행했다.
[정특성(전계 효과 이동도(이동도, FE), 문턱 전압 Vth, S값)의 평가]
상기 TFT를 이용하여 Id-Vg 특성을 측정했다. Id-Vg 특성은, 게이트 전압, 소스-드레인 전극의 전압을 이하와 같이 설정하고, 프로버 및 반도체 파라미터 애널라이저(Keithley4200SCS)를 이용하여 측정을 행했다.
게이트 전압: -30∼30V(스텝 0.25V)
소스 전압: 0V
드레인 전압: 10V
측정 온도: 실온
측정한 Id-Vg 특성으로부터, 전계 효과 이동도(FE), 문턱 전압 Vth, S값을 산출했다. 그 결과를 표 1에 나타낸다. 또한 도 11∼14에 TFT의 Id-Vg 특성을 나타낸다. 도 11은 표 1의 No. 1, 도 12는 표 1의 No. 2, 도 13은 표 1의 No. 4, 또한 도 14는 표 1의 No. 5의 측정 결과를 나타낸다.
[스트레스 특성의 평가]
스트레스 내성의 평가는 실시예 1과 마찬가지로 해서 행했다. 그 결과를 표 1에 나타낸다. 또한 도 15 및 도 16에 스트레스 내성의 결과를 나타낸다. 도 15는 표 1의 No. 4, 도 16은 표 1의 No. 5의 측정 결과를 나타낸다.
표 1에서는, S값이 1.0 이하인 경우를 S값의 판정 「○」(양호), S값이 1.0 초과인 경우를 S값의 판정 「△」(약간 양호)로 했다. 또한, ΔVth가 6V 이하인 경우를 스트레스 내성(광 스트레스 내성)의 판정 「○」(양호), ΔVth가 6V 초과인 경우를 스트레스 내성(광 스트레스 내성)의 판정 「×」(불량)로 했다. 그리고 종합 판정으로서, S값과 스트레스 내성 모두가 ○인 경우를 「◎」(매우 양호), S값이 △이고 스트레스 내성이 ○인 경우를 「○」(양호), S값이 ○이고 스트레스 내성이 ×인 경우를 「×」(불량)로 평가했다.
[XPS에 의한 산화물 반도체층의 표면 분석]
상기 실시예 1과 마찬가지로 해서, as-deposited 상태, 습식 에칭 후(산 에칭 후) 및 산화 처리 후(No. 1과 No. 4는 산화 처리 없음의 상태)의 산화물 반도체층의 XPS에 의한 표면 분석을 행하여, O(산소)1s 스펙트럼에 있어서의 가장 강도가 높은 피크(O1s 스펙트럼 피크)의 에너지의 값을 구했다. 그리고, 상기 산화 처리 후의 O1s 스펙트럼 피크의 에너지값이 상기 산 에칭 후의 O1s 스펙트럼 피크보다도 작아진 경우를 「피크 시프트 있음」, 그렇지 않은 경우를 「피크 시프트 없음」으로 평가했다. 또한 상기 산화 처리 후의 가장 강도가 높은 피크가 529.0∼531.3eV의 범위 내에 확인된 경우를 「있음」, 상기 피크가 해당 범위 내에 확인되지 않은 경우를 「없음」으로 평가했다. 그 결과를 표 1에 병기한다.
Figure pct00001
표 1 및 도 11∼16으로부터 다음의 것을 알 수 있다. 우선 정특성에 대하여 기술한다.
표 1로부터 소스-드레인 전극으로서 순Mo층을 형성한 경우(No. 1∼3) 중, 산화 처리를 행하지 않은 경우(No. 1), S값은 낮지만, 산화물 반도체층 표면의 O1s 스펙트럼 피크는, 산 에칭 후의 산화물 반도체층 표면의 O1s 스펙트럼 피크보다도 에너지가 작은 방향으로 시프트되어 있지 않아, 산소 결손의 회복이 불충분하고, 우수한 스트레스 내성이 얻어지지 않았다. 또한, 산화 처리를 행한 경우(No. 2 및 3)는 S값이 높아졌다.
상기 No. 1의 Id-Vg 특성을 나타낸 도 11과, 상기 No. 2의 Id-Vg 특성을 나타낸 도 12를 대비하면, 소스-드레인 전극이 순Mo층만인 경우, 대기 열처리를 행하면 S값이 증가하여, Id-Vg 특성의 상승이 둔화되어 있다는 것을 알 수 있다. S값이 증가하면, 드레인 전류를 변화시키는 데 필요한 전압을 크게 하지 않으면 안되기 때문에, 상기 S값의 증가는 정특성의 저하를 의미하고 있다.
이에 비하여, 표 1의 No. 4 및 No. 5와 같이, 소스-드레인 전극에 도전성 산화물층(IZO층)을 이용한 경우(또한 해당 도전성 산화물층은 상기 산화물 반도체층과 직접 접합되어 있음), 이들 Id-Vg 특성을 나타낸 도 13과 도 14의 대비로부터 다음의 것이 분명하다. 즉, 대기 열처리의 유무에 따른 S값의 변화는 없고, 대기 열처리를 행한 경우도 Id-Vg 특성의 상승은 급준하여, 낮은 S값이 얻어져 있다는 것을 알 수 있다. 한편, No. 4는 산화 처리를 행하지 않고 있기 때문에, 산화물 반도체층 표면의 O1s 스펙트럼 피크는, 산 에칭 후의 산화물 반도체층 표면의 O1s 스펙트럼 피크보다도 에너지가 작은 방향으로 시프트되어 있지 않아, 산소 결손의 회복이 불충분하고, 스트레스 내성이 뒤떨어지는 결과가 되었다.
상기 도 12에 나타난 S값의 증가는, 소스-드레인 전극을 구성하는 Mo가 대기 중의 열처리에 의해 산화되어, 소스-드레인 전극 끝부에 있어서의 전도 특성이 저하되었기 때문이라고 생각된다. 이에 비하여, 소스-드레인 전극에 IZO와 같은 도전성 산화물을 이용한 경우에는, 산화(열처리)에 의한 도전성의 변화가 작아 정특성의 저하를 억제할 수 있었던 것으로 생각된다.
상기 No. 5 이외에 No. 6∼19의 결과로부터도, 소스-드레인 전극에 도전성 산화물층을 이용한 경우에는, 산화 처리를 행하더라도 S값은 낮다는 것을 알 수 있다. 또한 No. 8∼19와 같이, 소스-드레인 전극으로서, 도전성 산화물층 상에 추가로 금속막(즉, 순Mo층이나 Al계 층, Cu계 층)을 적층시킨 경우도, 소스-드레인 전극으로서 순Mo층만을 형성한 경우와 같은 S값의 증가는 보이지 않아, 양호한 정특성이 얻어져 있다는 것을 알 수 있다.
다음으로 스트레스 내성에 대하여 기술한다. 표 1의 No. 4와 No. 5∼19의 결과의 대비로부터, 소스-드레인 전극의 산화물 반도체와 접하는 부분에 도전성 산화물을 사용하고, 또한 소스-드레인 전극 형성 후에 대기 열처리를 행한 경우(No. 5∼19)는, 모두 문턱 전압 시프트량(ΔVth)이, 대기 열처리를 행하지 않는 경우(No. 4)와 비교하여 개선된다는 것을 알 수 있었다.
특히, No. 4(열처리 없음)와 No. 5(열처리 있음)의 스트레스 내성의 평가 결과를 도 15, 도 16의 각각에 나타낸다. 도 15와 도 16의 대비로부터, 소스-드레인 전극으로서 IZO층을 형성하고, 또한 대기 열처리를 행하지 않고 있는 경우(도 15)는, 문턱 전압의 시프트량이 11.5V로 상당히 커졌다. 이에 비하여, 소스-드레인 전극으로서 IZO층을 형성하고, 또한 대기 열처리를 행한 경우(도 16)는, 문턱 전압 시프트량은 4.7V로, 대기 열처리를 행함으로써 스트레스 내성이 대폭으로 향상된다는 것을 알 수 있었다.
이상의 결과로부터, 소스-드레인 전극에 도전성 산화물을 이용하는 것에 의해서, 산화 처리(대기 열처리)에 의한 소스-드레인 전극 끝부의 전기적 특성 변화를 억제할 수 있다는 것을 알 수 있다. 즉, 도전성 산화물을 소스-드레인 전극의 산화물 반도체와 접하는 부분에 사용하고, 또한 소스-드레인 전극 형성 후에 대기 열처리를 행하는 것에 의해서, TFT의 우수한 정특성과 우수한 스트레스 내성의 양립을 확실히 실현할 수 있다는 것을 알 수 있다.
[실시예 3]
[TFT의 제작]
소스-드레인 전극(5)을 하기와 같이 형성한 것; 및 소스-드레인 전극 형성 후에 행하는 산화 처리를 행하는 경우는, 표 2에 나타내는 바와 같이, 대기 분위기로 350℃에서 60분간의 열처리를 실시한 것;을 제외하고, 실시예 1과 마찬가지로 해서 TFT를 제작했다. 어느 예도, 박막 트랜지스터의 적층 방향 단면에 있어서의, 소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께와, 상기 산화물 반도체층 중앙부의 막 두께의 차는, 5% 이하인 것을 확인했다.
소스-드레인 전극(5)은 다음과 같이 형성했다. 표 2에 나타내는 바와 같이, 소스-드레인 전극으로서, 산화물 반도체층측으로부터 순서대로 금속층(배리어 메탈층), Al 합금층의 순으로 형성했다. 상기 금속층(배리어 메탈층)과 Al 합금층은, 피막을 구성하는 금속 원소의 스퍼터링 타겟을 사용하여, DC 스퍼터링법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr의 조건에서 성막했다. 상기 금속층(배리어 메탈층)과 Al 합금층의 막 두께는 각각 표 2에 나타내는 바와 같다.
얻어진 TFT를 이용하여, 실시예 2와 마찬가지로 해서 정특성의 평가(실시예 3에서는, 전계 효과 이동도(이동도, FE), S값)와 스트레스 내성의 평가를 행했다. 한편, 본 실시예에서는, 전계 효과 이동도에 대해서는 6cm2/Vs 이상을 합격으로 했다. 이들 결과를 표 2에 나타낸다.
Figure pct00002
표 2로부터 다음의 것을 알 수 있다. 즉, No. 1, 3, 5 및 7에 나타내는 바와 같이, 규정의 산화 처리를 행하지 않은 경우, 전계 효과 이동도가 6cm2/Vs 이상, 또한 S값이 0.3V/decade 정도인 양호한 스위칭 특성을 나타내고 있지만, ΔVth가 커서 광 스트레스 내성이 뒤떨어지는 것이 되었다.
이에 비하여, 상기 No. 이외의 예에서는, 산화 처리를 행하고 있어, 광 스트레스 내성(ΔVth)은 2∼4V 정도로 양호하다는 것을 알 수 있다.
No. 2는 소스-드레인 전극이 순Mo막인 단층인데, 이 경우, 광 스트레스 내성은 상기와 같이 양호하지만, 정특성 중 S값이 증가하여, No. 1과 비교해 스위칭 특성은 산화 처리에 의해 약간 뒤떨어진다는 것을 알 수 있다.
No. 4, 6, 8∼11은 소스-드레인 전극이 배리어 메탈층(순Mo막, 순Ti막)과 Al 합금층의 적층체인 예이다. 이들 예와 No. 2(S값은 0.95V/decade)를 비교하면, 이들 예에서는 산화 처리를 행한 후에도 S값은 약 0.6∼0.8V/decade로 억제되어 있고, 소스-드레인 전극을 상기 적층체로 하는 것에 의해서, 산화 처리에 의한 S값의 증가가 억제되어 있다는 것을 알 수 있다. 이 S값 증가의 억제는, 소스-드레인 전극을 상기 적층체로 하고, 또한 적층체에서 차지하는 순Mo막의 막 두께를 얇게 하는 것에 의해서, 배리어 메탈층이 Al 합금층에 의해 충분히 보호되고, 그 결과, 산화 처리에 의한 순Mo막 끝부의 산화가 억제되었기 때문이라고 추찰된다.
이상의 결과로부터, 소스-드레인 전극을 배리어 메탈층(순Mo)과 Al 합금층의 적층 구조로 하는 것에 의해서, 소스-드레인 전극 형성 시의 수세 공정에서의 산화물 잔사의 발생을 억제할 수 있고, 또한 상기 산화 처리에 의한 소스-드레인 전극 끝부의 전기적 특성 변화를 억제할 수 있으며, 결과로서, TFT의 정특성과 스트레스 내성의 양 특성을 보다 확실히 향상시킬 수 있다는 것을 알 수 있다.
[실시예 4]
[TFT의 제작]
소스-드레인 전극(5)을 구성하는 박막을 하기와 같이 형성한 것; 소스-드레인 전극 형성 후에 행하는 산화 처리를 하기와 같이 실시한 것; 및 보호막(6)의 형성을 하기와 같이 한 것;을 제외하고, 실시예 1과 마찬가지로 해서 TFT를 제작했다.
상기 소스-드레인 전극(5)으로서, 순Mo막(순Mo 전극) 또는 IZO(In-Zn-O) 박막(IZO 전극)을 사용했다. 상기 IZO 박막의 조성은 질량비로 In:Zn=90:10이다. 상기 순Mo막 또는 IZO 박막은, 순Mo의 스퍼터링 타겟 또는 IZO 스퍼터링 타겟을 이용하여, DC 스퍼터링법에 의해, 성막(막 두께는 100nm)했다. 각 전극의 성막 조건은 이하와 같이 했다.
(순Mo막(순Mo 전극)의 형성)
투입 파워(성막 파워): DC200W, 가스압: 2mTorr, 가스 유량: Ar 20sccm, 기판 온도(성막 온도): 실온
(IZO막(IZO 전극)의 형성)
투입 파워(성막 파워): DC200W, 가스압: 1mTorr, 가스 유량: Ar 24sccm, O21sccm, 기판 온도(성막 온도): 실온
소스-드레인 전극 형성 후에 행하는 산화 처리로서, 대기 분위기로 300∼600℃에서 60분간의 열처리를 실시했다. 또한 비교로서 상기 열처리를 행하지 않는 샘플도 제작했다.
보호막(6)으로서는, SiO2(막 두께 100nm)와 SiN(막 두께 150nm)의 적층막(합계 막 두께 250nm)을 이용했다. 상기 SiO2 및 SiN의 형성은 삼코제 「PD-220NL」을 이용하여, 플라즈마 CVD법을 이용해서 행했다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 이용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 이용했다. 성막 온도는 각각 230℃, 150℃로 하고, 성막 파워는 모두 RF100W로 했다.
얻어진 TFT를 이용하여, 하기와 같이 정특성과 스트레스 내성의 평가를 행했다. 또한, 하기와 같이 분석 시료를 제작하여, 산화물 반도체층 표면의 산소 결합 상태의 평가와 산화물 반도체층 표층의 평가를 행했다.
[정특성과 스트레스 내성의 평가]
정특성(전계 효과 이동도(이동도, μFE), 문턱 전압 Vth)의 평가를 상기 실시예 2와 마찬가지로 해서 행했다. 또한 스트레스 내성의 평가를 행하기 위해, 실시예 1과 마찬가지로 해서 스트레스 인가 시험을 행하여, ΔVth를 구했다. 그 결과를 도 17 및 도 18에 나타낸다.
도 17과 도 18은 소스-드레인 전극의 패터닝 후의 열처리(산화 처리) 온도가 이동도와 ΔVth에 미치는 영향을 소스-드레인 전극의 종류별(순Mo 전극, IZO 전극)로 정리한 도면이다.
도 17(소스-드레인 전극으로서 Mo 전극을 사용)로부터, 이동도는, 열처리 온도의 영향을 그다지 받지 않아 7cm2/Vs 정도인 것을 알 수 있다. 한편, ΔVth는, 열처리 온도 100℃(열처리 없음에 해당함. 열처리가 없는 경우의 TFT 제조 공정에 드는 열이력의 최고 온도임)에서는, ΔVth=8.0V이지만, 130℃ 이상, 나아가서는 250℃ 이상에서 열처리를 행하는 것에 의해서 ΔVth는 약 4.0V 이하까지 감소하여, 광 스트레스에 대한 신뢰성이 향상되었다. 또한, 350℃ 이상에서 열처리하는 것에 의해서 ΔVth는 약 3.0V 이하까지 감소하여, 광 스트레스에 대한 신뢰성이 충분히 향상된다는 것을 알 수 있다.
또한, 도 18은 소스-드레인 전극(5)으로서 IZO 전극을 이용한 경우이지만, Mo 전극의 경우와 마찬가지로 이동도는 열처리 온도에 의존하지 않는다. 한편, 도 18에 있어서의 ΔVth는, 상기 도 17과 마찬가지로 130℃ 이상, 나아가서는 250℃ 이상, 특히 300℃ 이상에서 감소 경향을 나타내고 있다. 열처리 온도가 600℃인 경우에는 2.0V 정도까지 감소한다는 것을 알 수 있다. 이 도 18로부터도, 소스-드레인 전극 형성 후의 열처리는 고온인 편이 바람직하고, 열처리 온도는 300℃ 이상으로 하는 것이 좋다는 것을 알 수 있다.
이상의 도 17과 도 18의 결과로부터, 소스-드레인 전극으로서 순Mo막, IZO 박막 중 어느 것을 이용한 경우에도, 소스-드레인 전극의 형성 후에 바람직하게는 130℃ 이상, 보다 바람직하게는 250℃ 이상, 더 바람직하게는 300℃ 이상의 온도에서 대기 중 열처리를 행하는 것에 의해서, 신뢰성이 회복된다는 것을 알 수 있다. 이는, 전술한 바와 같이 열처리에 의해서, 소스-드레인 전극 형성 공정에서 생긴 산화물 반도체층 표면의 산소 결손이 수복(修復)되었기 때문이라고 추측된다. 즉, 대기 중의 열처리는 효과적이라는 것을 알 수 있다. 또한, 열처리 온도(가열 온도)는, 고온일수록 신뢰성 회복의 효과는 커서, 600℃까지 고온화함으로써 보다 높은 신뢰성이 얻어진다는 것을 알 수 있다.
[XPS에 의한 산화물 반도체층의 표면 분석]
TFT 제작 공정에 있어서의 산화물 반도체층 표면의 산소 결합 상태를 조사하기 위해, XPS(X선 광전자 분광법)를 이용하여, 산화물 반도체층의 표면 분석(산소 1s 스펙트럼의 조사)을 하기와 같이 분석 시료 1 및 2를 준비해서 행했다. 한편, 전술한 바와 같이, 산화물 반도체층의 산소 결손은, 산화물 반도체층을 산계 에칭액에 침지시키는 것에 의해서 생기기 때문에, 상기 산소 1s 스펙트럼의 조사는, 하기와 같이, 산계 에칭액 침지 전(1A), 산계 에칭액 침지 후(2A) 및 산계 에칭액 침지 후에 추가로 열처리 후(3A)의 상태를 조사했다.
분석 시료 1(소스-드레인 전극으로서 순Mo 전극을 사용)
실리콘 기판 상에 Ga-In-Zn-Sn-O계 산화물 반도체층을 100nm 성막한 후, 대기 분위기로 350℃에서 1시간의 열처리(프리어닐링)를 행했다(1A). 이어서, 상기 산화물 반도체층의 표면에 순Mo막(소스-드레인 전극)을 막 두께 100nm 성막하고, 그 후, PAN 에칭액을 이용하여, 상기 순Mo막을 모두 제거했다(2A). 추가로 그 후, 대기 분위기로 350℃에서 1시간 가열하는 열처리(산화 처리)를 행했다(3A). 상기 공정 (1A), (2A), (3A)까지 각각 처리를 진행시킨 샘플을 제작하여, 각 샘플의 XPS 측정을 실시했다.
분석 시료 2(소스-드레인 전극으로서 IZO 전극을 사용)
실리콘 기판 상에 Ga-In-Zn-Sn-O계 산화물 반도체층을 100nm 성막한 후, 대기 분위기로 350℃에서 1시간의 열처리(프리어닐링)를 행했다(1A). 이어서, 상기 산화물 반도체층의 표면에 IZO 박막(소스-드레인 전극)을 막 두께 100nm 성막하고, 그 후, PAN 에칭액을 이용하여, 상기 IZO 박막을 모두 제거했다(2A). 추가로 그 후, 대기 분위기로 350℃, 500℃, 600℃의 각 온도에서 1시간 가열하는 열처리를 행했다(3A). 상기 공정 (1A), (2A), (3A)까지 각각 처리를 진행시킨 샘플을 제작하여, 각 샘플의 XPS 측정을 실시했다.
분석 시료 1, 2에 대하여 행한 상기 각 샘플의 XPS 측정 결과를 각각 도 19, 도 20에 나타낸다.
도 19로부터 다음의 것을 알 수 있다. 즉, 에칭 처리 전(1A)의 O(산소)1s 스펙트럼 피크는 530.0eV에 있어, 산화물 반도체층 표면에서의 산소 결손이 적은 상태를 나타내고 있다. 한편, 에칭 처리를 행하면(2A), 동 피크는 531.5eV로 고에너지측으로 시프트된다. 이는 습식 에칭(산 에칭)을 행하는 것에 의해 산화물 반도체층 표면의 산소 결손이 증가했기 때문이라고 생각된다. 상기 에칭 처리 후에 350℃에서 열처리를 행하면(3A), 피크 위치는 다시 530.8eV 부근의 저에너지측으로 시프트된다. 이들 결과로부터, 상기 에칭 처리 후에 상기 열처리를 행함으로써, 상기 에칭 처리로 생긴 산소 결손이 일부 수복되었다고 추측할 수 있다.
또한 도 20으로부터 다음의 것을 알 수 있다. 소스-드레인 전극으로서 IZO 전극을 이용한 경우도, 상기 도 19와 마찬가지로, 에칭 처리 전(1A)의 O1s 스펙트럼 피크는 530.0eV에 있지만, 에칭 처리 후(2A)에 O1s 스펙트럼 피크는 531.4eV로 고에너지측으로 시프트되어 산소 결손이 증가해 있다는 것을 알 수 있다. 에칭 처리 후에 350℃ 또는 500℃에서 열처리를 행한 경우(3A), 피크의 정점은 거의 변화되지 않지만 피크 형상이 530.8eV 부근으로 치우치듯이 변화되어 있다는 것을 알 수 있다. 이것으로부터, 에칭 처리 후에 350℃ 또는 500℃에서 열처리를 행하면, 산소 결손이 적은 상태를 나타내는 530.8eV 부근에 피크를 갖는 성분의 비율이 증가하여, 산소 결손의 일부가 상기 열처리에 의해서 수복된 것으로 생각된다. 한편, 에칭 처리 후에 600℃에서 열처리를 행한 경우(3A), 피크의 정점(피크의 주요 성분)은 530.8eV여서, 열처리 온도가 500℃로부터 600℃로 고온화되는 것에 의해서 산소 결손양은 더 저감된다는 것을 알 수 있다. 전술한 TFT 특성 평가 결과(상기 도 18)와 대조하더라도, 소스-드레인 전극으로서 IZO 전극을 이용한 경우, 500℃로부터 600℃로 열처리 온도를 높임으로써 ΔVth 양이 크게 저감되어 있기 때문에, 600℃까지 고온화하는 것이 신뢰성 개선에 유효하다고 생각된다.
[산화물 반도체층의 표층의 조성 분포 측정(Zn 농화층의 유무의 측정)]
산화물 반도체층의 표층의 조성 분포를, XPS를 이용하여 조사했다. 분석 샘플은 전술한 산소 결합 상태 평가에 이용한 분석 시료 2의 (2A), (3A)(열처리 온도는 600℃)까지 각각 처리한 샘플을 사용했다. 상세하게는, 전체 금속 원소에 대한 Zn, Sn, In, Ga의 각 금속 원소의 함유량을 산화물 반도체층의 표면으로부터 막 두께 방향으로 측정했다. 그 결과를 산 에칭 후(2A), 산 에칭 후에 추가로 열처리 후(3A)의 각각에 대하여 도 21(a), 도 21(b)에 나타낸다.
도 21(a)로부터, 산 에칭 후(2A)의 산화물 반도체층은, Zn, Ga 및 Sn의 농도가 깊이에 따라서 크게 상이하고, 산화물 반도체층의 특히 표층의 Zn과 Ga의 농도가 산화물 반도체층의 내부(산화물 반도체층의 표면으로부터 깊이 10∼20nm 정도를 말한다. 이하 동일)보다도 크게 감소해 있다는 것을 알 수 있다. 이에 비하여, 산 에칭 후 추가로 600℃에서 열처리를 행하면(3A), 산화물 반도체층의 표층의 Zn 농도는, 상기 도 21(a)와 달리, 산화물 반도체층의 내부보다도 증가해 있다는 것을 알 수 있다. 한편, 도 21(b)의 표층 Zn 농도비는 1.39배였다.
다음으로, 산 에칭 후의 열처리의 온도(열처리 온도)를 100℃, 500℃, 350℃ 또는 600℃로 한 경우의, 상기 표층 Zn 농도비와 열처리 온도의 관계를 정리한 도면을 도 22에 나타낸다.
이 도 22로부터, 열처리 온도를 높이는 것에 의해서 산화물 반도체층 표면의 Zn 농도는 증가한다는 것을 알 수 있다. 열처리 온도를 보다 높이는 것에 의해서, 표면에 Zn이 확산되기 쉬워, 상기 도 20에 나타나는 바와 같이 산화물 반도체층 표면의 산화가 촉진되어서(산소 결손이 회복되어서), 상기 도 18에 나타나는 바와 같이 TFT 특성이 향상되었다고 생각된다.
1: 기판
2: 게이트 전극
3: 게이트 절연막
4: 산화물 반도체층
5: 소스-드레인 전극(S/D)
6: 보호막(절연막)
7: 콘택트 홀
8: 투명 도전막
9: 에치 스토퍼층
11: 도전성 산화물층
X: X층
X1: X1층
X2: X2층
12: Si 기판
13: 카본 증착막

Claims (22)

  1. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터로서,
    상기 산화물 반도체층은, Sn과; In, Ga 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와; O로 구성되며,
    박막 트랜지스터의 적층 방향 단면에 있어서, [100×(소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께-산화물 반도체층 중앙부의 막 두께)/소스-드레인 전극 끝 직하의 산화물 반도체층의 막 두께]에 의해 구해지는 값이, 5% 이하인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층의 표면을 X선 광전자 분광법으로 관찰한 경우에, 산소 1s 스펙트럼에 있어서의 가장 강도가 높은 피크의 에너지가 529.0∼531.3eV의 범위 내에 있는 박막 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은, 전체 금속 원소에 대한 Sn의 함유량이 5원자% 이상 50원자% 이하를 만족시키는 박막 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은, In, Ga, Zn 및 Sn과 O로 구성되고, 또한 In, Ga, Zn 및 Sn의 합계량을 100원자%로 한 경우에,
    In의 함유량은 15원자% 이상 25원자% 이하,
    Ga의 함유량은 5원자% 이상 20원자% 이하,
    Zn의 함유량은 40원자% 이상 60원자% 이하, 및
    Sn의 함유량은 5원자% 이상 25원자% 이하
    를 만족시키는 박막 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은, Zn을 포함하고, 또한 그 표층의 Zn 농도(단위: 원자%)가 해당 산화물 반도체층의 Zn의 함유량(단위: 원자%)의 1.0∼1.6배인 박막 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 소스-드레인 전극은, 도전성 산화물층을 포함하고, 또한 해당 도전성 산화물층이 상기 산화물 반도체층과 직접 접합되어 있는 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 소스-드레인 전극은, 상기 산화물 반도체층측으로부터 순서대로,
    상기 도전성 산화물층과;
    Al, Cu, Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 1 이상의 금속층인 X층;
    의 적층 구조를 갖는 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 X층은, 상기 산화물 반도체층측으로부터 순서대로,
    Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층인 X2층과;
    순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층인 X1층;
    의 적층 구조를 갖는 박막 트랜지스터.
  9. 제 7 항에 있어서,
    상기 X층은, 상기 산화물 반도체층측으로부터 순서대로,
    순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층인 X1층과;
    Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층인 X2층;
    의 적층 구조를 갖는 박막 트랜지스터.
  10. 제 7 항에 있어서,
    상기 X층은, 상기 산화물 반도체층측으로부터 순서대로,
    Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층인 X2층과;
    순Al층, Al 합금층, 순Cu층 및 Cu 합금층으로 이루어지는 군으로부터 선택되는 1 이상의 금속층인 X1층과;
    Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속층인 X2층;
    의 적층 구조를 갖는 박막 트랜지스터.
  11. 제 7 항에 있어서,
    상기 X층은 Al 합금층을 포함하고, 해당 Al 합금층은, Ni, Co, Cu, Ge, Ta, Mo, Hf, Zr, Ti, Nb, W 및 희토류 원소로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 0.1원자% 이상 포함하는 박막 트랜지스터.
  12. 제 6 항에 있어서,
    상기 도전성 산화물층은, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소와, O로 구성되는 박막 트랜지스터.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 소스-드레인 전극은, 상기 산화물 반도체층측으로부터 순서대로,
    Mo, Cr, Ti, Ta 및 W로 이루어지는 군으로부터 선택되는 1종 이상의 원소로 이루어지는 배리어 메탈층과;
    Al 합금층;
    의 적층 구조를 갖는 박막 트랜지스터.
  14. 제 13 항에 있어서,
    상기 소스-드레인 전극에 있어서의 상기 배리어 메탈층은, 순Mo 또는 Mo 합금으로 이루어지는 박막 트랜지스터.
  15. 제 13 항에 있어서,
    상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.1∼4원자% 포함하는 박막 트랜지스터.
  16. 제 13 항에 있어서,
    상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, Cu 및 Ge로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 합계로 0.05∼2원자% 포함하는 박막 트랜지스터.
  17. 제 15 항에 있어서,
    상기 소스-드레인 전극에 있어서의 상기 Al 합금층은, 추가로 Nd, Y, Fe, Ti, V, Zr, Nb, Mo, Hf, Ta, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sr, Sm, Ge 및 Bi로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 박막 트랜지스터.
  18. 제 1 항 또는 제 2 항에 기재된 박막 트랜지스터의 제조 방법으로서,
    상기 산화물 반도체층 상에 형성된 상기 소스-드레인 전극의 패터닝을, 산계 에칭액을 이용하여 행하고, 그 후, 상기 산화물 반도체층의 적어도 상기 산계 에칭액에 노출된 부분에 대하여, 산화 처리를 행하고 나서, 상기 보호막을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제 18 항에 있어서,
    상기 산화 처리는 열처리 및 N2O 플라즈마 처리 중 적어도 하나인 박막 트랜지스터의 제조 방법.
  20. 제 19 항에 있어서,
    상기 열처리 및 상기 N2O 플라즈마 처리를 행하는 박막 트랜지스터의 제조 방법.
  21. 제 18 항에 있어서,
    상기 열처리는 130℃ 이상 700℃ 이하의 가열 온도에서 행하는 박막 트랜지스터의 제조 방법.
  22. 제 21 항에 있어서,
    상기 가열 온도를 250℃ 이상으로 하는 박막 트랜지스터의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10608117B2 (en) 2017-06-27 2020-03-31 Lg Display Co., Ltd. Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same
US11417774B2 (en) 2017-05-31 2022-08-16 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the gate driver

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140125181A (ko) * 2013-04-18 2014-10-28 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조방법
KR102180511B1 (ko) * 2014-02-10 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
US10121898B2 (en) * 2014-05-09 2018-11-06 Joled Inc. Thin-film transistor substrate and method of manufacturing the same
KR102230619B1 (ko) * 2014-07-25 2021-03-24 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
WO2017043242A1 (ja) 2015-09-10 2017-03-16 シャープ株式会社 有機エレクトロルミネッセンス装置、照明装置および表示装置
CN105321827A (zh) * 2015-10-26 2016-02-10 华南理工大学 湿法刻蚀型氧化物薄膜晶体管的制备方法及所制备的薄膜晶体管
JP6907512B2 (ja) * 2015-12-15 2021-07-21 株式会社リコー 電界効果型トランジスタの製造方法
CN105655354A (zh) * 2016-01-22 2016-06-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法以及显示装置
CN108206137A (zh) * 2016-12-16 2018-06-26 中华映管股份有限公司 薄膜晶体管及其制造方法
JP2019114751A (ja) * 2017-12-26 2019-07-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
KR20200034889A (ko) 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN112242406A (zh) * 2020-10-09 2021-01-19 Tcl华星光电技术有限公司 阵列基板及其制作方法、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072011A (ja) * 2006-09-15 2008-03-27 Toppan Printing Co Ltd 薄膜トランジスタの製造方法
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
KR101610606B1 (ko) * 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102473730B (zh) * 2009-07-27 2015-09-16 株式会社神户制钢所 布线构造及其制造方法、以及具备布线构造的显示装置
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120064665A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
JP2012191008A (ja) * 2011-03-10 2012-10-04 Sony Corp 表示装置および電子機器
JP5645737B2 (ja) * 2011-04-01 2014-12-24 株式会社神戸製鋼所 薄膜トランジスタ構造および表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417774B2 (en) 2017-05-31 2022-08-16 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the gate driver
US11791418B2 (en) 2017-05-31 2023-10-17 Lg Display Co., Ltd. Method for manufacturing thin film transistor, and electronic device
US10608117B2 (en) 2017-06-27 2020-03-31 Lg Display Co., Ltd. Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same
US11201248B2 (en) 2017-06-27 2021-12-14 Lg Display Co., Ltd. Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same

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Publication number Publication date
US20150318400A1 (en) 2015-11-05
CN104904017B (zh) 2017-09-29
TW201436204A (zh) 2014-09-16
WO2014104229A1 (ja) 2014-07-03
JP2014197662A (ja) 2014-10-16
TWI552342B (zh) 2016-10-01
CN104904017A (zh) 2015-09-09
JP6077978B2 (ja) 2017-02-08

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