TW201937744A - 裝置及方法 - Google Patents

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宋愛民
張嘉煒
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Abstract

本發明描述一種肖特基障壁薄膜電晶體(SBTFT) 100。該SBTFT 100包含位於氧化物半導體通道140上之肖特基源極觸點150。該SBTFT 100具有至少500之本質增益。亦描述一種在SBTFT之氧化物半導體通道140上形成肖特基源極觸點150之方法。

Description

裝置及方法
本發明係關於肖特基障壁薄膜電晶體(Schottky barrier thin-film transistor)。詳言之，本發明係關於肖特基障壁薄膜電晶體，其包含位於氧化物半導體通道上之肖特基源極觸點，及關於在該等肖特基障壁薄膜電晶體之氧化物半導體通道上形成肖特基源極觸點之方法。
一般而言，肖特基障壁薄膜電晶體(SBTFT) (亦稱為源極閘化電晶體SGT或肖特基源極電晶體SST)包含堆疊，該堆疊包括閘極絕緣層、覆蓋該閘極絕緣層之半導體通道、覆蓋該半導體通道之至少一部分之源極觸點、汲極觸點及閘極觸點。源極觸點、閘極觸點及汲極觸點彼此間隔開。源極觸點在半導體通道之源極區中延伸，從而界定半導體通道之源極觸點與源極區之間的肖特基位能障壁。當源極區耗盡時，閘極觸點控制載流子跨過障壁自半導體通道之源極觸點傳輸至源極區。
氧化物半導體，尤其氧化銦-鎵-鋅(IGZO)現在達到薄膜電子應用所需之成熟度。然而，標準氧化物半導體TFT例如在顯示器中之應用受到其相對較低的本質增益、短通道效應及負偏壓光照溫度應力(negative bias illumination temperature stress；NBITS)限制。
因此，需要改善氧化物半導體TFT。
除其他以外，本發明之一個目標係提供肖特基障壁薄膜電晶體，其包含位於氧化物半導體通道上之肖特基源極觸點，該肖特基障壁薄膜電晶體至少部分地避免或緩解至少一些本文中或其他地方鑑別之先前技術之缺點。舉例而言，本發明之實施例之一目標係提供包含位於氧化物半導體通道上之肖特基源極觸點的肖特基障壁薄膜電晶體，其具有經改善之本質增益、經改善之短通道效應及/或經改善之負偏壓光照溫度壓力。舉例而言，本發明之實施例之一目標係提供在氧化物半導體通道上形成肖特基源極觸點之方法，該方法改善本質增益、短通道效應及/或負偏壓光照溫度應力。
根據第一態樣，提供一種肖特基障壁薄膜電晶體SBTFT，其包含位於氧化物半導體通道上之肖特基源極觸點，該SBTFT具有至少500之本質增益。
根據第二態樣，提供包含根據第一態樣之肖特基障壁薄膜電晶體的反相器、邏輯閘、積體電路、類比電路或顯示器。
根據第三態樣，提供一種在肖特基障壁薄膜電晶體SBTFT之氧化物半導體通道上形成肖特基源極觸點之方法，該方法包含：
在包含氧氣之氛圍中在該氧化物半導體通道上沈積該源極觸點。
根據本發明，提供一種如所附申請專利範圍中所闡述之肖特基障壁薄膜電晶體。亦提供一種在肖特基障壁薄膜電晶體之氧化物半導體通道上形成肖特基源極觸點之方法。本發明之其他特徵自附屬申請專利範圍，及以下描述將係顯而易見的。
包含位於氧化物半導體通道上之肖特基源極觸點的 SBTFT
根據第一態樣，提供一種肖特基障壁薄膜電晶體SBTFT，其包含位於氧化物半導體通道上之肖特基源極觸點，該SBTFT具有至少500之本質增益。
以此方式，因為SBTFT具有為至少500之相對較高的本質增益，SBTFT適用於例如反相器，及用於例如大面積顯示器、邏輯閘及類比電路。此外，SBTFT可具有經改善之短通道效應及/或經改善之負偏壓光照溫度應力，如以下更詳細地描述。
電晶體係目前塑造現代世界之技術改革之基石。為了驅動進一步進展，必須設計新型電晶體以滿足行業需求。一種非習知電晶體設計結合薄膜電晶體(TFT)與另一種電子裝置之基本組件肖特基二極體。所得肖特基障壁薄膜電晶體(SBTFT)之優勢包括高本質增益、低電壓飽和度、對通道長度之不靈敏性及半導體質量以及經改善之穩定性。
在文獻內，具有常見設計及特徵之SBTFT經給定各種名稱，諸如肖特基障壁薄膜電晶體、源極閘化電晶體及隧道接觸電晶體。在此等不同名稱下，繼續提出裝置操作之衝突理論。舉例而言，電流之閘依賴性已不同地歸因於源極障壁高度之降低、穿隧效應電流增加及有效源極時長之調節。關於使用肖特基汲極觸點之效果亦存在不同要求。類似地，二極體反向電流飽和、由源極引起之半導體之穿隧及耗盡皆已表明為電流飽和之原因。
與肖特基障壁薄膜電晶體之開發相似，氧化物半導體裝置之突破已打開微電子之新紀元，尤其對於大面積、可撓性及透射應用而言。氧化物半導體之寬帶隙(通常＞3 eV)允許高光學透明度，而室溫可加工性提供與可撓性基板之相容性。儘管氧化物半導體，尤其銦-鎵-鋅-氧化物(IGZO)接近成熟，但大規模應有仍存在障礙。此等中最重要的係負偏壓光照溫度應力(NBITS)。當IGZO TFT保持在負閘極偏壓下，高溫下及用近帶隙能量光子照射時，接通電壓存在負移。迄今，對NBITS之敏感性係延遲IGZO作為多晶矽及非晶矽之替代在顯示器行業中大範圍採用之主要因素。
具有相似重要性的係裝置規模化問題。為維持電子電路之改進，必須提高電晶體之密度；因此必須減小電晶體尺寸。減少源極與汲極觸點之間的通道低於某一值之時長將劣化電晶體特徵。詳言之，降低開/關比率及增益排除短通道電晶體在顯示器中用作驅動器。
在此研究中，藉由調適吾等對反向偏壓薄膜肖特基二極體之新的理解設計展現極高增益之TFT。基於此等設計及導出之分析理論，展現本質增益始終高於10,000，峰值為約29,000之氧化物半導體TFT。此外，本發明人首次製得本質上不受NBITS影響之氧化物半導體TFT。另外，此等相同裝置不展示短通道效應降至360 nm之指示。最後，吾等設計不再限制通道層係半導體，如藉由使用半金屬樣氧化物氧化銦錫(ITO)所表明。
在處於零偏壓下之包含位於半導體通道上之肖特基源極觸點之SBTFT的典型模型中，半導體中之導電帶能量在肖特基源極觸點與半導體通道之間的界面處係最大值(亦即源極障壁高度)。導電帶能量隨著遠離半導體通道中之界面而降低。一般而言，SBTFT需要為約0.3 eV − 0.5 eV之源極障壁高度以便耗盡半導體通道，同時仍實現對於應用足夠高之電流。
典型模型假設肖特基源極觸點及半導體係均質的。本發明人已確定此典型模型由於其中的異質性(亦稱為不均質性)而可能不適用於氧化物半導體通道上之肖特基源極觸點。異質性可係奈米級的且可例如由以下引起：氧化物半導體及/或源極觸點中之組成不均質性、氧化物半導體之區域(諸如界面近端)中之氧氣耗盡、(多)結晶及/或非晶形偏差及/或源極觸點之結晶功函數依賴性。
相比於典型模型，對於具有位於氧化物半導體通道上之源極觸點的SBTFT而言，氧化物半導體中之導電帶能量可實際上隨著遠離源極觸點與氧化物半導體通道之間的界面而提高。以此方式，在高於界面處源極障壁高度之高度下可在氧化物半導體通道中展現有效的源極障壁高度。在與肖特基源極觸點與半導體通道之間的界面垂直的方向中，當較低障壁高度之源極區由較高障壁高度之源極區包圍時，氧化物半導體通道之導電帶最小值可提高。因此，可形成導電帶最小值之鞍點。鞍點提供最有利的電流路徑且有效源極障壁高度由最有利的電流路徑界定。由於複數個不均質性(例如在奈米級下)，可能存在對應的複數個該等鞍點，從而提供及/或促進有效的源極障壁高度。詳言之，本發明人已確定鞍點之問題係其強烈的電壓依賴性，從而導致壓敏障壁高度。隨著汲極電壓升高，鞍點變得較低且更多電流可穿過障壁，如以下更詳細地描述。此電流隨著汲極電壓之增加會降低本質增益。亦即，異質性藉由提供具有較高，以及較低的源極障壁高度可至少部分地支配SBTFT之行為。詳言之，如下文更詳細地所論述，至少部分地由此等障壁異質性所提供之較低障壁區域在控制SBTFT之行為方面可係決定性的。
本發明人已確定，為了使源極觸點視需要表現地如同氧化物半導體通道上之肖特基源極觸點，有效的源極障壁高度應向界面處之源極障壁高度降低且較佳地低於源極障壁高度。本發明人已確定此可至少部分地藉由控制氧化物半導體通道之厚度(亦即氧化物半導體通道厚度H )及/或異質性來實現，以便控制SBTFT之行為及/或異質性對行為之支配。
較佳地，目標為移除鞍點SP ，使得有效的障壁高度及因此電流不再強烈依賴於施加電壓。降低氧化物半導體通道厚度H 可使鞍點SP 更接近地向氧化物半導體通道與源極觸點之間的界面移動直至鞍點SP 最終完全消失。
詳言之，本發明人已確定，如以下更詳細地描述，有效的源極障壁高度可藉由控制氧化物半導體通道中之鞍點SP 來降低。控制鞍點SP 可例如藉由降低鞍點SP 之高度及因此有效源極障壁高度，藉由降低鞍點SP 與界面之距離或甚至藉由徹底消除鞍點SP 。亦即，降低有效的源極障壁高度可能不僅藉由降低鞍點SP 之高度且亦可藉由移動其在氧化物半導體通道內之位置。
本發明人已確定，如以下更詳細地描述，若氧化物半導體通道厚度H 過大，則鞍點SP 之高度及/或鞍點與界面之距離可過大且因此有效的源極障壁高度對於肖特基源極觸點過高以無法視需要表現，亦即在無鞍點SP 引起之障壁高度之偏壓依賴性下。相反地，本發明人已確定，如以下更詳細地描述，若氧化物半導體通道厚度H 過小，則使用中之電場變得過大，使得穿隧及其他障壁降低機制另外影響SBTFT之輸出曲線之飽和電流。
在例如藉由退火或藉由氬氣電漿處理將源極觸點沈積在氧化物半導體通道上之前，可通常對氧化物半導體通道進行處理以提高其導電性。然而，氧化物半導體通道之表面區域或甚至全厚度可在處理期間(例如在退火期間)相對於氧耗盡。本發明人已確定，如以下更詳細地描述，此氧化物半導體通道相對於氧氣之耗盡可導致不利地影響肖特基源極觸點行為之異質性。本發明人已確定，如以下更詳細地描述，在氧氣存在下在氧化物半導體通道上沈積源極觸點可導致有益的對氧化物半導體之氧耗盡表面區域之處理及/或有益界面層(包括氧氣)的形成，如以下更詳細地描述。
經由對障壁高度不均質性之建設性使用及所得在源極觸點處障壁高度之厚度依賴性，本發明人已克服與氧化物半導體(例如IGZO、SBTFT)製造相關之習知問題。詳言之，本發明人已成功製造氧化物半導體例如IGZO、SBTFT，其具有極高的本質增益、對減少之通道長度前所未有的穩固性及在NBITS下極佳的穩定性。
此等SBTFT適用於例如顯示器(諸如大面積顯示器)、邏輯閘及類比電路。此外，此等SBTFT之低電壓飽和顯著降低功率消耗，使其適用於例如電池供電之穿戴式器件。
一般而言，習知的肖特基障壁薄膜電晶體(SBTFT)採用在源極處之肖特基觸點(亦即肖特基源極觸點)以調節汲極電流，從而使汲極電流與半導體通道無關。
為了以習知SBTFT操作，存在三個基本設計規則：
(a) 閘極觸點必須與肖特基源極觸點重疊；
(b) 半導體通道必須充分導電以不限制汲極電流；及
(c) 半導體通道係足夠薄以由反向偏壓源極完全耗盡。
已向習知SBTFT結構塗覆各種半導體通道層，包括非晶形Si:H、多晶Si、ZnO、ZnO奈米薄片及ZnO奈米線。迄今，使用氧化物半導體製造之習知SBTFT展示極差的特性，此可歸因於較差的肖特基源極觸點及/或低通道傳導率。
一般而言，SBTFT需要為約0.3 eV − 0.5 eV之源極障壁高度以便耗盡半導體，同時仍實現對於應用足夠高之電流。對於氧化物半導體，實現均質的肖特基觸點以及該等低障壁高度可係困難的。此外，障壁高度不均質性在用氧化物半導體製造之薄膜肖特基二極體中通常係普遍的且已展示顯著劣化此等二極體之反向偏壓J -V 特徵。迄今，操作SBTFT之機構之文獻中的所有論述均假設在源極觸點處之均質障壁。因為SBTFT之操作機構嚴重依賴於源極處反向偏壓肖特基障壁之行為，所以重要的係獲得對障壁高度偏差之影響的深刻理解。
在本文中，描述氧化物半導體，詳言之IGZO、SBTFT，其展現極高增益、對NBITS前所未有的穩定性及短通道效應。首先，本發明人已藉由在惰性氛圍中熱退火製得導電IGZO通道。然而，在IGZO上形成之肖特基結或任何其他無序半導體可具有非均質障壁高度。障壁不均質性導致導電帶最小值中鞍點之形成，使得鞍點充當具有強偏壓依賴性之有效障壁高度。為使本質增益最大化，應移除鞍點及/或減輕其效果。本發明人已經由兩種機制將其實現：
1. 根據SBTFT模擬，已確定鞍點可藉由降低半導體之厚度移除；
2. 藉由使用濺鍍功率控制障壁不均質性及在源極觸點沈積期間氧氣之存在。
經由此等兩種機制，展現始終高於1,000之本質增益。最後，本發明人已證明此等SBTFT不受短通道效應降至800 nm影響且在NBITS下極其穩定。
對於氧化物半導體，預期氧氣缺陷導致肖特基源極觸點之不均質性。然而，本文所描述之製造方法適用於所有氧化物半導體。另外，模擬具有非均質肖特基源極觸點之SBTFT提供對SBTFT行為之更深理解，該SBTFT行為在其他無序半導體系統(例如有機物)中將具有用途。本文所述之方法亦與互補金屬氧化物電路相容。實際上，使用例如Pt作為n型氧化物半導體上之肖特基源極觸點允許將單步驟觸點沈積用於n型及p型電晶體兩者。儘管SBTFT中之電流相比標準TFT可相對較低，但模擬表明氧化物半導體(例如IGZO、SBTFT)所產生之電流可與例如AMOLED顯示器相容。
本發明人已針對此等氧化物半導體通道SBTFT確定新的設計規則：為了使源極觸點在氧化物半導體通道上表現為不受汲極偏壓電壓很大程度影響的肖特基源極觸點(亦即視需要)，有效的源極障壁高度應朝向界面處源極障壁高度降低且較佳低於源極障壁高度。本發明人已確定此可至少部分地藉由控制氧化物半導體通道之厚度(亦即氧化物半導體通道厚度H )及/或異質性來實現，以便控制SBTFT之行為及/或異質性對行為之支配。換言之，對於非均質障壁，應降低氧化物半導體通道之厚度(亦即氧化物半導體通道厚度H )使得鞍點SP 經移除或足夠接近肖特基源極觸點與氧化物半導體通道之間的界面，不過薄以誘導足夠高的電場以降低增益或耗盡電子之氧化物半導體通道從而使工作電壓不實際地較大。使用此新的設計規則，本發明人已成功製造具有超高本質增益之氧化物半導體，例如IGZO、SBTFT。此結果很大程度上歸因於對肖特基源極觸點與氧化物半導體之間的界面處之無序的詳細理解，其對其他無序材料而言係有用的理解。此外，此等SBTFT亦展示對短通道效應及NBTIS之極佳不靈敏性。單獨而言，此等係對目前先進技術之極佳改進，但結合而言，其表示SBTFT技術之重大進展。
本質增益
如下文更詳細地描述，SBTFT之本質增益可視為其優值。該SBTFT具有至少500之本質增益。在一個實例中，本質增益較佳係至少1,000，更佳地係至少2,000，最佳地係至少3,000、至少5,000、至少8,000或至少10,000。在一個實例中，本質增益係至多50,000、至多45,000、至多40,000、至多35,000、至多30,000、至多25,000、至多20,000、至多10,000。
NBITS
負偏壓光照溫度應力(NBITS)可使習知SBTFT之臨限電壓在使用期間不利地偏移。在一個實例中，在藉由白LED以大約2000 lx，以距SBTFT 3 cm之間距，在-20 V之偏壓電壓，20 V之閘電壓及80℃下光照30分鐘，較佳45分鐘，SBTFT之接通電壓的變化係至多10%、較佳至多5%、更佳地至多1%。
短通道效應
短通道效果由於源極觸點受汲極觸點防護可造成裝置規模化問題。在一個實例中，SBTFT在降至2 µm，較佳1 µm，更佳地0.8 µm之通道長度下展現直至20 V汲極電壓的平坦飽和。
有效障壁高度
在一個實例中，肖特基源極觸點之有效障壁高度在使用中基本上與SBTFT之汲極電壓無關。以此方式，減少及/或移除鞍點SP 。藉由基本上無關，應理解諸如像力降低之其他因素在使用中仍可提供汲極電壓之依賴性但並不顯著。
在一個實例中，在零偏壓下氧化物半導體通道之導電帶最小值(亦即鞍點)之最大電勢係在肖特基源極觸點與氧化物半導體通道之間的界面之10 nm內，較佳5 nm內，更佳3 nm內。以此方式，減少及/或移除鞍點SP。
在一個實例中，氧化物半導體通道具有足夠小之厚度H ，使得在零偏壓下氧化物半導體通道之導電帶最小值(亦即鞍點)之最大電勢係在肖特基源極觸點與氧化物半導體通道之間的界面之10 nm內，較佳5 nm內，更佳地3 nm內。當氧化物半導體通道包含IGZO及/或由IGZO形成時尤其如此。
在一個實例中，在零偏壓下氧化物半導體通道之導電帶隨著遠離肖特基源極觸點與氧化物半導體通道之間的界面而(例如單調)減少。以此方式，減少及/或移除鞍點SP。
氧化物半導體
應理解，氧化物半導體通道包含氧化物半導體及/或由氧化物半導體形成且當電晶體打開時具有足夠高的導電性，使得電晶體之源極觸點區域很大程度上決定電晶體電流。
在一個實例中，氧化物半導體包含及/或係非晶形氧化物半導體。在一個實例中，氧化物半導體包含及/或係結晶氧化物半導體。在一個實例中，氧化物半導體包含及/或係n型氧化物半導體。在一個實例中，氧化物半導體包含及/或係p型氧化物半導體。
在一個實例中，氧化物半導體包含及/或係基於ZnO之氧化物半導體，較佳係基於ZnO之非晶形氧化物半導體。在一個實例中，基於ZnO之氧化物半導體包括選自由以下組成之群的至少一種：鉿(Hf)、釔(Y)、鉭(Ta)、鋯(Zr)、鈦(Ti)、銅(Cu)、鎳(Ni)、鉻(Cr)、銦(In)、鎵(Ga)、鋁(Al)、錫(Sn)及鎂(Mg)。
在一個實例中，氧化物半導體包含及/或係ZnO、ZnGaO、ZnSnO、In2 O3 、InSnO、InZnO、InGaO、InGaZnO、InHfZnO、InSiZnO、InZrZnO、InSnZnO、InGaSnO、SnO2 、AlZnO、AlZnSnO及/或ZrZnSnO。在一個實例中， 氧化物半導體包含及/或係結晶(例如多晶) ZnO、結晶(例如多晶) ZnGaO、結晶(例如多晶) ZnSnO、結晶(例如多晶) In2 O3 、結晶(例如多晶) InSnO、結晶(例如多晶) InZnO、結晶(例如多晶) InGaO、結晶(例如多晶) InGaZnO、結晶(例如多晶) InHfZnO、結晶(例如多晶) InSiZnO、結晶(例如多晶) InZrZnO、結晶(例如多晶) InSnZnO、結晶(例如多晶) InGaSnO、結晶(例如多晶) SnO2 、結晶(例如多晶) AlZnO、結晶(例如多晶) AlZnSnO及/或結晶(例如多晶) ZrZnSnO。在一個實例中，氧化物半導體包含及/或係非晶形ZnO、非晶形ZnGaO、非晶形ZnSnO、非晶形In2 O3 、非晶形InSnO、非晶形InZnO、非晶形InGaO、非晶形InGaZnO、非晶形InHfZnO、非晶形InSiZnO、非晶形InZrZnO、非晶形InSnZnO、非晶形InGaSnO、非晶形SnO2 、非晶形AlZnO、非晶形AlZnSnO及/或非晶形ZrZnSnO。
在一個較佳實例中，氧化物半導體係InGaZnO (IGZO)。氧化物半導體可係a(In2 O3 ).b(Ga2 O3 ).c(ZnO)。更佳地，氧化物半導體係非晶形InGaZnO (IGZO)。氧化物半導體可係非晶形a(In2 O3 ).b(Ga2 O3 ).c(ZnO)。在一個實例中，a、b及c係實數，其中a ≥ 0，b ≥ 0及/或c ＞ 0。在一個實例中，a、b及c係實數，其中a ≥ 1，b ≥ 1及/或0 ＜ c ≤ 1。在一個實例中，a = 1，b = 1且c = 2。
在一個實例中，在氧化物半導體通道上沈積肖特基源極觸點之前，例如藉由退火及/或藉由電漿處理處理氧化物半導體通道，如以下更詳細地描述。
在一個實例中，氧化物半導體包含氧耗盡區域。在一個實例中，氧化物半導體包含靠近及/或處於氧化物半導體通道與肖特基源極觸點之間的界面處之氧耗盡區域。在一個實例中，氧耗盡區域係在界面之5 nm內，較佳3 nm內。在一個實例中，在沈積肖特基源極觸點之前在退火期間形成氧耗盡區域。較佳地，氧化物半導體係IGZO，更佳地非晶形IGZO。
氧化物半導體通道厚度 H
若氧化物半導體通道厚度H 過大，則鞍點SP 高度及/或鞍點距界面之距離亦可較大且因此有效的源極障壁高度對於所需肖特基源極觸點行為(亦即電壓獨立性)而言過高。相反地，本發明人已確定，如以下更詳細地描述，若氧化物半導體通道厚度H 過小，則使用中之電場變得過大，使得穿隧及其他障壁降低機制另外影響SBTFT之輸出曲線之飽和電流。
在一個實例中，氧化物半導體通道具有在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如為20 nm或25 nm之厚度H 。應理解，沿與氧化物半導體通道與肖特基源極觸點之間的界面之平面正交的方向量測氧化物半導體通道之厚度H 。
肖特基源極觸點
在一個實例中，肖特基源極觸點包含以下材料且/或係由以下材料形成：例如金屬、合金、非金屬，功函數為至少4.5 eV，較佳至少5 eV (表1)。在一個實例中，肖特基源極觸點包含及/或係由Pt、Pd、Ni、Au及/或ITO形成。
在一個實例中，肖特基源極觸點係藉由蒸發及/或藉由濺鍍在氧氣存在下，例如在包含氧氣之氛圍中沈積於氧化物半導體通道上。
在一個實例中，肖特基源極觸點具有在10 nm至250 nm範圍內，較佳在25 nm至150 nm範圍內，更佳地在50 nm至100 nm範圍內，例如為70 nm之厚度H 。
表1：各種元素之功函數(eV)
在一個實例中，肖特基源極觸點包含多層肖特基源極觸點及/或具有分級組成之肖特基源極觸點。舉例而言，多層肖特基源極觸點可包含沈積於氧化物半導體通道上之厚度為5 nm之Pt層及覆蓋Pt層之Au層。
界面層
在一個實例中，SBTFT包含佈置於肖特基源極觸點與氧化物半導體通道之間的界面層。舉例而言，界面層可包含氧化物(例如AgOx )、二維材料(例如石墨烯)或有機自組裝單層(例如十八基三氯矽烷)。在一個實例中，界面層之厚度在0.1 nm至5 nm範圍內，較佳在0.5 nm至2 nm範圍內。
汲極觸點
在一個實例中，汲極觸點包含及/或係由以下材料形成：例如金屬、合金、非金屬、導電氧化物。在一個實例中，汲極觸點包含及/或係由以下形成：金屬，諸如鉬(Mo)、銅(Cu)、鈦(Ti)、鋁(Al)、鎳(Ni)、鎢(W)、鉑(Pt)、鉻(Cr)、金(Au)或其合金及/或導電氧化物，諸如氧化銦鋅(IZO)、氧化銦錫(ITO)或其混合物。
閘極觸點
在一個實例中，閘極觸點包含及/或係由以下材料形成：例如金屬、合金、非金屬、導電氧化物。在一個實例中，汲極觸點包含及/或係由以下形成：金屬，諸如鉬(Mo)、銅(Cu)、鈦(Ti)、鋁(Al)、鎳(Ni)、鎢(W)、鉑(Pt)、鉻(Cr)、金(Au)或其合金及/或諸如摻雜矽(Si)之摻雜半導體，及/或導電氧化物，諸如氧化銦鋅(IZO)、氧化銦錫(ITO)或其混合物。
SBTFT 堆疊
在一個實例中，SBTFT包含堆疊，該堆疊由以下各者形成：閘極絕緣層、覆蓋閘極絕緣層之氧化物半導體通道、覆蓋氧化物半導體通道之至少第一部分的肖特基源極觸點、覆蓋氧化物半導體通道之至少第二部分的閘極觸點及汲極觸點，其中源極觸點、閘極觸點及汲極觸點彼此間隔開。
較佳實例
在一個實例中，SBTFT包含：
由閘極絕緣層形成之堆疊，其中該閘極絕緣層係SiO2 ；
覆蓋閘極絕緣層之氧化物半導體通道，其中氧化物半導體通道係退火之非晶形a(In2 O3 ).b(Ga2 O3 ).c(ZnO)，其中a = 1，b = 1且c = 2，其中氧化物半導體包含在沈積源極觸點之前在退火期間形成的氧耗盡區域，且其中氧化物半導體通道之厚度H 在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如為20 nm或25 nm；
覆蓋氧化物半導體通道之至少第一部分的肖特基源極觸點，其中源極觸點係藉由在退火之氧化物半導體上在包含氧氣之氛圍中濺鍍鉑來形成之鉑；
覆蓋氧化物半導體通道之至少第二部分的汲極觸點，其中該汲極觸點係鉑；及
覆蓋閘極絕緣層之至少第三部分的閘極觸點，其中該閘極觸點係摻雜矽；
其中源極觸點、閘極觸點及汲極觸點彼此間隔開。
一較佳實例提供肖特基障壁薄膜電晶體SBTFT，其包含位於氧化物半導體通道上之肖特基源極觸點，該SBTFT具有至少500，較佳至少1,000，更佳地至少2,000，最佳地至少3,000之本質增益，其中該氧化物半導體通道係非晶形IGZO，具體而言a(In2O3).b(Ga2O3).c(ZnO)，其中a = 1，b = 1且c = 2，且其中氧化物半導體通道之厚度H 在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如為16 nm至28 nm，諸如20 nm至25 nm，例如20 nm或25 nm；
且其中源極觸點係由功函數為至少4.5之材料形成之肖特基源極觸點，該材料例如金屬、合金、非金屬，較佳為鉑。SBTFT適當地具有在零偏壓下在肖特基源極觸點與氧化物半導體通道之間的界面之10 nm內，較佳5 nm內，更佳地3 nm內的氧化物半導體通道之導電帶最小值之最大電勢。
根據第二態樣，提供包含根據第一態樣之肖特基障壁薄膜電晶體的反相器、邏輯閘、積體電路、類比電路或顯示器。
在氧化物半導體通道上形成肖特基源極觸點之方法
根據第三態樣，提供一種在肖特基障壁薄膜電晶體(SBTFT)之氧化物半導體通道上形成肖特基源觸點之方法，該方法包含：
在包含氧氣之氛圍中在該氧化物半導體通道上沈積該源極觸點。
肖特基源極觸點、氧化物半導體通道及SBTFT可根據第一態樣。
沈積
在一個實例中，在氧化物半導體通道上沈積源極觸點包含在氧化物半導體通道上蒸發源極觸點。
在一個實例中，在氧化物半導體通道上沈積源極觸點包含以在0.4 W/cm2 至3 W/cm2 範圍內，較佳在0.6 W/cm2 至1.7 W/cm2 範圍內，例如0.88 W/cm2 或1.32 W/cm2 之濺鍍功率在氧化物半導體通道上濺鍍源極觸點。此等濺鍍功率分別對應於對於如本文所用之3吋直徑濺鍍靶材，在20 W至150 W範圍內，較佳在30 W至80 W範圍內，例如40 W或60 W之濺鍍功率。
在一個實例中，在氧化物半導體通道上沈積源極觸點包含以在0.4 W/cm2 至3 W/cm2 範圍內，較佳在0.6 W/cm2 至1.7 W/cm2 範圍內，例如0.88 W/cm2 或1.32 W/cm2 之濺鍍功率在氧化物半導體通道上濺鍍源極觸點直至在10 nm至250 nm範圍內，較佳在25 nm至150 nm範圍內，更佳地在50 nm至100 nm範圍內，例如70 nm之厚度。
因為較高之濺鍍功率會引起較快之源極觸點沈積速率，所以可在濺鍍期間在形成於氧化物半導體通道與源極觸點之間的界面處結合較少氧氣。舉例而言，對於IGZO氧化物半導體，使用較高濺鍍功率時可減少更多的In3+ ，導致下部障壁區域之密度更大(亦即障壁高度之較大異質性)及反向電流更高。因為減少氧含量差異，所以可在較高功率下使效應飽和。
氛圍
在一個實例中，包含氧氣之氛圍係惰性氣體，較佳氬氣，其包含按分壓計在0.1%至10%範圍內，較佳在1%至5%範圍內，例如3%之氧氣。
在一個實例中，氛圍之壓力係在1 × 10−5 毫巴至1 × 10−1 毫巴範圍內，較佳在1 × 10−4 毫巴至1 × 10−2 毫巴範圍內，例如5 × 10−3 毫巴。
在一個實例中，氛圍基本上由氧氣組成，處於在1 × 10−8 毫巴至1 × 10−2 毫巴範圍內，較佳在1 × 10−7 毫巴至1 × 10−2 毫巴範圍內，更佳地在1 × 10−6 毫巴至1 × 10−3 毫巴範圍內，例如1 × 10−5 毫巴或1 × 10−4 毫巴之壓力。
退火
在一個實例中，該方法包含在氧化物半導體通道上沈積源極觸點之前處理氧化物半導體通道，以提高氧化物半導體通道之導電性，提高操作電壓及/或提高載流子移動率。處理氧化物半導體通道可藉由退火(亦稱為熱退火)及/或藉由電漿處理，例如氬氣電漿處理。
在一個實例中，該方法包含在氧化物半導體通道上沈積源極觸點之前使氧化物半導體通道退火。
在一個實例中，退火係在惰性氛圍，較佳氮氣中，處於在200℃至400℃範圍內，較佳在250℃至350℃範圍內，例如300℃之溫度下歷時至少15分鐘，較佳至少30分鐘，更佳至少60分鐘。儘管退火可提高氧化物半導體通道之導電性，提高操作電壓及/或提高載流子移動率，但退火亦可導致氧化物半導體通道之表面區域及/或全厚度變得相對於氧氣耗盡。
氧化物半導體通道
在一個實例中，氧化物半導體通道係藉由濺鍍、脈衝雷射沈積、溶液處理、燃燒合成及/或旋塗提供。在一個實例中，氧化物半導體通道係藉由濺鍍提供。
較佳實例
在一個實例中，該方法包含：
在氧化物半導體上沈積源極觸點之前使氧化物半導體退火；及
在包含氧氣之氛圍中在該氧化物半導體通道上沈積該源極觸點；
其中退火係在惰性氛圍，較佳氮氣中，處於在200℃至400℃範圍內，較佳在250℃至350℃範圍內，例如300℃之溫度下歷時至少30分鐘，較佳約60分鐘；
其中包含氧氣之氛圍係惰性氣體，較佳氬氣，其包含按分壓計在0.1%至10%範圍內，較佳在1%至5%範圍內，例如3%之氧氣；
其中氛圍之壓力係在1 × 10−5 毫巴至1 × 10−1 毫巴範圍內，較佳在1 × 10−4 毫巴至1 × 10−2 毫巴範圍內，例如5 × 10−3 毫巴；
其中氧化物半導體通道係非晶形IGZO，較佳a(In2 O3 ).b(Ga2 O3 ).c(ZnO)，其中a = 1，b = 1且c = 2，且其中氧化物半導體通道之厚度H 在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如16 nm至28 nm，諸如20 nm至25 nm，例如20 nm或25 nm；
且其中源極觸點係鉑。
定義
貫穿本說明書，術語「包含(comprising/comprises)」意謂包括所指定之組分，但不應排除其他組分之存在。術語「基本上由……組成(consisting essentially of/consists essentially of)」意謂包括所指定之組分但排除除了以下之其他組分：以雜質形式存在之材料，由於用於提供組分之製程而存在之不可避免材料，以及出於除實現本發明之技術效果以外之目的而添加之組分，諸如著色劑及類似者。
術語「基本上由……組成(consisting essentially of/consists essentially of)」意謂包括所指定之組分但排除其他組分。
在適當情況下，視情形而定，使用術語「包含(comprises/comprising)」亦可視為包括含義「基本上由……組成(consisting essentially of/consists essentially of)」，且亦可視為包括含義「由……組成(consists of/consisting of)」。
本文所闡述之視情況選用之特徵可在適當時單獨或彼此組合使用且尤其呈附屬申請專利範圍中所闡述之組合使用。如本文所闡述之本發明之各態樣或例示性實施例的視情況選用之特徵在適當時亦適用於本發明之所有其他態樣或例示性實施例。換言之，閱讀本說明書之熟練人員應將本發明之各態樣或例示性實施例之視情況選用的特徵視為在不同態樣與例示性實施例之間為可互換及可組合的。
控制源極障壁
圖1A示意性地描繪根據一例示性實施例之二極體10。詳言之，圖1A展示在Si/SiO2 基板上IGZO-Pt肖特基二極體10之結構之橫截面圖。二極體10包含由以下各者形成之堆疊：由Si形成之閘極觸點11；位於閘極觸點上由SiO2 形成之介電層12；由Ti形成之歐姆接觸層13，其覆蓋介電層12；由IGZO形成之氧化物半導體14，其覆蓋歐姆接觸層13；以及由Pt形成之肖特基源極觸點15，其覆蓋氧化物半導體14之至少一部分。
更詳細地，二極體10具有150 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。二極體10具有70 nm之肖特基源極觸點厚度h 且肖特基源極觸點係Pt (亦即金屬)。二極體10具有厚度為70 nm之Ti歐姆接觸。所有金屬層皆經由射頻濺鍍沈積，如下所述。已知閘極觸點11、介電層12、歐姆接觸層13及/或肖特基源極觸點15之其他材料。本文中描述氧化物半導體14之材料。
圖1B示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體100。詳言之，圖1B展示在Si/SiO2 基板上IGZO-Pt SBTFT 100之結構之橫截面圖。SBTFT 100包含由以下各者形成之堆疊：由Si形成之閘極觸點110；在閘極觸點上由SiO2 形成之閘極絕緣層120 (亦稱為介電層)；由IGZO形成之氧化物半導體通道140，其覆蓋基板之閘極絕緣層120；由Pt形成之肖特基源極觸點150，其覆蓋氧化物半導體通道140之第一部分；及由Pt形成之汲極觸點160，其覆蓋氧化物半導體通道140之第二部分。肖特基源極觸點150與汲極觸點160由長度L 彼此間隔開。氧化物半導體通道140具有厚度H ，亦即氧化物半導體通道厚度H 。肖特基源極觸點150具有厚度h ，亦即肖特基源極觸點厚度h 。在此實例中，Si/SiO2 基板形成閘極觸點110 (亦稱為閘極電極)及閘極絕緣層120。然而，亦有可能在諸如玻璃或塑膠之絕緣基板上形成SBTFT 100。在此情況下，將閘極觸點110 (例如金屬或諸如ITO之導電氧化物)沈積於絕緣基板上，之後在其上由例如SiO2 或HfO2 沈積閘極絕緣層。已知閘極觸點110、閘極絕緣層120、肖特基源極觸點150及/或汲極觸點160之其他材料。本文中描述氧化物半導體通道140之材料。
更詳細地，SBTFT 100具有20 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。更一般而言，SBTFT 100具有在5 nm至100 nm範圍內之氧化物半導體通道厚度H 。SBTFT 100具有600 µm之源極長度S 及60 µm之通道長度L 。SBTFT 100具有2 mm之寬度W 。SBTFT 100具有70 nm之肖特基源極觸點厚度h 且肖特基源極觸點係Pt (亦即金屬)。所有金屬層皆經由射頻濺鍍沈積，如下所述。
對於SBTFT操作，IGZO應具有高度導電性，使得源極區控制電流。此可經由在N2 氛圍中在300℃下使氧化物半導體退火(亦即熱退火)實現。然而，在氧化物半導體上形成肖特基觸點可高度依賴於界面(亦即肖特基源極觸點與氧化物半導體通道之間的界面)處之氧含量。對於Pt - IGZO界面，此可歸因於In3+ 還原為In0 。因此，在N2 氛圍中使氧化物半導體退火會因自氧化物半導體通道移除O2 而導致不良的肖特基障壁。
圖1C示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體100A。詳言之，圖1C展示在Si/SiO2 基板上IGZO-Pt SBTFT 100之結構之橫截面圖。SBTFT 100A一般如上文關於SBTFT 100所描述。
相比於SBTFT 100，SBTFT 100A進一步包含由Pt形成之場板170，其自肖特基源極觸點150延伸且覆蓋由SiO2 形成之另一介電層180。介電層180覆蓋肖特基源極觸點150與汲極觸點160之間的氧化物半導體通道140之第三部分，藉此部分填充其間的間隙。場板170提供肖特基源極觸點150與氧化物半導體通道140之間的電容耦合，藉此防止肖特基源極觸點150之近端及/或邊緣的高電場。
圖2A至2M展示根據例示性實施例，經由調節源極觸點沈積條件及半導體厚度設計及優化肖特基障壁薄膜電晶體。圖2A示意性地描繪具有歐姆接觸之TFT (先前技術)中的結構及導電路徑。圖2B示意性地描繪根據一例示性實施例之具有肖特基觸點之TFT中的結構及導電路徑，其展示電流如何在源極下由於耗盡而飽和。圖2C展示TFT (先前技術)之典型輸出曲線且圖2D展示根據一例示性實施例之SBTFT之典型輸出曲線：因為SBTFT在源極下方如此易於耗盡而出現飽和電壓之顯著差異(相比於圖2C)。圖2E展示在Ar中60 W下(頂部)、在3% O2 /Ar中60 W下(中間)、在3% O2 /Ar中40 W下(底部)濺鍍之Pt膜之XPS結果。圖2F展示在Pt沈積期間具有不同功率及氧含量之Pt-IGZO肖特基二極體(插圖中之裝置結構)之曲線。圖2G展示在Pt沈積期間具有不同功率及氧含量之Pt-IGZO肖特基障壁薄膜電晶體(插圖中之裝置結構)之轉移曲線。圖2H至2J展示轉移特徵，其顯示IGZO TFT (圖2H)在VD = 1 V (插圖中之裝置結構)下、SBTFT在(圖2I)下及SBTFT在(圖2J)下之厚度依賴性。圖2K至2M展示分別具有50 nm (圖2K)、30 nm (圖2L)及20 nm (圖2M) IGZO厚度之肖特基障壁薄膜電晶體之輸出特徵。
在源極處之障壁係肖特基障壁薄膜電晶體之最重要特徵。在氧化物半導體上形成肖特基源極具有高度挑戰性且依賴於在界面處具有足夠氧含量。因為氧空位在氧化物半導體中係供體狀態，所以對導電通道之需求進一步使製造複雜化。另外，用以提高導電性之後退火可損傷障壁，因此必須在沈積肖特基觸點之前進行產生導電通道所需要之退火。因此，為保證在界面處有足夠氧氣，在肖特基觸點沈積期間包括氧氣。在3% O2 /Ar中濺鍍Pt及控制沈積功率使本發明人得以控制Pt膜中之氧含量。圖2E中之X射線光電子光譜(XPS)結果展示在純Ar中沈積之Pt膜中可忽略的氧含量。當引入氧氣時，O 1s與Pt 4p3/2 峰值面積之比率上升且Pt 4f5/2 及4f7/2 波峰向左移位，表明Pt膜氧化。藉由使濺鍍功率自60降低至40 W進一步增加氧含量。
肖特基障壁薄膜電晶體
習知TFT包含藉由半導體通道連接之源極及汲電極。為了使TFT起作用，觸點應係歐姆，亦即具有低電阻。通道經由絕緣介電質電容耦合式閘極電極，且因此閘電壓控制通道之導電性(圖2A)。在肖特基障壁薄膜電晶體(圖2B)中，源極觸點經二極體樣肖特基障壁置換。因此，係源極而非通道決定電流。
用肖特基源極置換歐姆源極之效應係藉由圖2C及圖2D中IGZO TFT及SBTFT之輸出曲線證實。TFT電流僅在高汲極電壓下飽和，而藉由肖特基源極使半導體層全部耗盡使得有可能實現SBTFT中顯著較低電壓下之飽和(見圖2B)。更重要地，SBTFT中之更佳飽和意謂本質增益(其係電晶體之關鍵優值)遠超過TFT之本質增益。
肖特基觸點與不同氧含量之適合性係藉由製造Pt-IGZO肖特基二極體及肖特基障壁薄膜電晶體來測試。圖2F展示肖特基二極體之曲線且圖2G展示SBTFT轉移曲線。在無氧處理下，Pt-IGZO二極體由於在肖特基觸點中形成下部障壁區域而係有效歐姆的。下部障壁區域係由在界面處由於氧氣不充分導致In3+ 還原為In0 引起。使用富氧Pt作為觸點藉由使障壁更加均質而降低二極體中之反向電流及SBTFT中之導通電流。保留一些障壁高度不均質性之事實係藉由二極體反向電流之強偏壓依賴性及低溫量測證明(圖9A及圖9B)。改變濺鍍功率亦影響障壁不均質性，因為自二極體I-V曲線提取之障壁高度隨著提高濺鍍功率而下降(圖9C)。較高之濺鍍功率導致較快之Pt沈積速率，且因此在Pt-IGZO界面處結合較少氧氣。因此，提高功率導致導通電流提高及肖特基障壁薄膜電晶體之接通電壓降低。儘管使用100 W之沈積功率提供在SBTFT中略微較高之導通電流，但60 W之功率提供更加一致之障壁高度，因此將該功率選為Pt沈積之最佳條件。關於沈積條件對障壁之影響的進一步資訊可見於圖9C。
圖2F示意性地描繪根據例示性實施例之二極體10之-曲線。詳言之，圖2F展示在Pt沈積期間功率之函數及O2 含量下肖特基二極體10的-曲線。二極體10具有150 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。二極體10具有70 nm之肖特基源極觸點厚度h 且肖特基源極觸點係Pt (亦即金屬)。二極體10具有厚度h 為70 nm之Ti歐姆接觸。SBTFT至少部分地係藉由在O2 缺失下在60 W之功率下以及在3% O2 /Ar氛圍中在40 W、60 W及100 W之各別功率下濺鍍肖特基源極觸點Pt來形成。
如圖2F中所示，在氧氣缺失下使氧化物半導體退火產生係有效歐姆的IGZO-Pt觸點。為提高在界面(亦即肖特基源極觸點與氧化物半導體通道之間的界面)處之氧含量，在未不利地影響IGZO通道(亦即氧化物半導體通道)之導電性下，在熱退火之後在3% O2 /Ar氛圍中濺鍍Pt觸點。圖2F展示經氧氣處理之二極體之|J |-V特徵。二極體之反向電流隨著Pt之濺鍍功率增加。舉例而言，當V = −1 V時，100 W二極體中之電流比40 W二極體中之電流大超過兩個數量級。將功率提高至高於100 W對電流之影響有限。
如圖2G中所示，在SBTFT 100之SBTFT轉移曲線中觀測到二極體10之相似結果。相比於以60 W之功率在3% O2 /Ar氛圍中濺鍍各別Pt源極觸點之SBTFT，對於以40 W之功率在3% O2 /Ar氛圍中濺鍍各別Pt源極觸點之SBTFT，SBTFT 100之導通電流(其藉由反向偏壓之肖特基源極觸點測定)高6 V。亦即，在3% O2 /Ar氛圍中以60 W之功率濺鍍相比於在3% O2 /Ar氛圍中以60 W之功率濺鍍係較佳的，因為電流較高且接通電壓更接近零。在大於60 W之濺鍍功率下，電流及接通電壓之改善有限。
此類對反向電流之強依賴性可能與障壁高度不均質性之存在相關。因為較高之濺鍍功率導致較快之Pt沈積速率，所以可在濺鍍期間在Pt-IGZO界面處結合較少氧氣。因此，當使用較高濺鍍功率時可減少更多In3+ ，導致下部障壁區域之密度更大且反向電流更高。因為減少氧含量差異，所以在較高功率下使效應飽和。
SBTFT 行為之厚度依賴性
最近，本發明人已證實肖特基二極體之反向電流對半導體厚度之顯著依賴性。因此，藉由調節厚度，或許有可能最佳化SBTFT操作。為了測試此假設，同時製造具有20、30及50 nm厚IGZO層之TFT及SBTFT (20 nm SBTFT之轉移曲線之統計分析係在圖10中)。所有TFT皆具有大約7 cm2 V−1 s−1 之遷移率及大約2 V之。如所預期，TFT未展示可辨別之厚度依賴性(圖2H)。相比之下，圖2I及圖2J中之SBTFT轉移曲線展示兩種強烈的厚度相關性。
首先，當汲極電壓係10 V時，接通電壓自50 nm情況下之-18 V增加至20 nm情況下之0 V。之調節可歸因於通道易於由肖特基源極耗盡；較薄之半導體更易於耗盡，且因此需要更加正向的接通通道。其次，看起來與直覺相反，圖2I中之較薄裝置具有更大的導通電流，當前文獻尚未對此解釋。
另外兩個現有理解無法解釋之趨勢存在於圖2K、2L及2M中之輸出曲線。首先，較薄之半導體在低下提供更加直的曲線。其次及關鍵地，在裝置運作之飽和區中，較薄半導體提供更加平穩及因此更加期望的飽和。飽和電流之平度對實現高本質增益尤其重要。引人注目地且在某種程度上令人驚訝地，當IGZO厚度自50減少至20 nm時，觀測到增益近似兩個數量級之提高。為調查此敏感的厚度依賴性之起因，進行裝置模擬，如下所述。
全耗盡非均質二極體可具有厚度依賴性有效障壁高度。藉由調節(例如優化) SBTFT 100之氧化物半導體通道厚度H ，可優化SBTFT操作之有效障壁高度。
使用IGZO作為氧化物半導體製造氧化物半導體通道厚度H 為10 nm、20 nm、30 nm及50 nm之TFT及SBTFT 100。TFT具有沈積在Ar中之Ti源極-汲極觸點。SBTFT 100具有藉由在60 W之功率下在3% O2 /Ar之氛圍中濺鍍來沈積之Pt肖特基源觸點150。
根據圖2K、2L及2M之SBTFT 100之-輸出曲線，飽和電壓隨著氧化物半導體通道厚度H 降低而降低。此與兩介電質模型一致，其中：

其中係在肖特基源極觸點150邊緣下完全耗盡氧化物半導體通道140所需之電壓(亦稱為源極飽和電壓)，係SBTFT之臨限電壓，且及分別係每單位面積氧化物半導體通道140及閘極絕緣體120之電容。通常，遠低於習知TFT之汲極飽和，其中：
亦展示兩種出人意料的趨勢。
首先，SBTFT 100之較平坦飽和具有較小的氧化物半導體通道厚度H ，例如30 nm及50 nm。
其次，SBTFT 100在飽和之前更具線性的的-輸出曲線具有較小的氧化物半導體通道厚度H ，例如30 nm及50 nm。飽和電流之依賴性對實現高本質增益尤其重要，如以下更詳細地描述。
障壁不均質性之影響
可使用二極體及電阻器在肖特基源極觸點150之空乏區或包絡中之分佈式網絡描述SBTFT之行為。
圖3A示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體100之模型。詳言之，圖3A展示SBTFT 100之分佈式二極體模型之橫截面圖。
如上文關於圖1B所描述，SBTFT 100包含由以下各者形成之堆疊：由Si形成之閘極觸點110；在閘極觸點上由SiO2 形成之閘極絕緣層120；由IGZO形成之氧化物半導體通道140，其覆蓋基板之閘極絕緣層120；肖特基源極觸點150，其覆蓋氧化物半導體通道140之第一部分；及汲極觸點160，其覆蓋氧化物半導體通道140之第二部分。SBTFT 100包含配置於基板之Si層110之反向側面上的閘極觸點170。肖特基源極觸點150與汲極觸點160由長度L 彼此間隔開。氧化物半導體通道140具有厚度H ，亦即氧化物半導體通道厚度H 。肖特基源極觸點150具有厚度h ，亦即肖特基源極觸點厚度h 。
氧化物半導體通道140可經模型化為在肖特基源極觸點150之空乏區或包絡中複數個二極體(在此實例中彼此並聯配置且與第五二極體串聯之四個二極體)及配置在其之間的複數個電阻器(在此實例中4個)及(在此實例中3個)的分佈式網絡，其中電阻器係至少部分地歸因於氧化物半導體之阻抗且電阻器至少部分地歸因於通道之阻抗。在使用中，汲極電流受反向偏壓源極障壁控制。在模式1中，電流藉由調節在最接近汲極觸點160之肖特基源極觸點150之邊緣處的障壁高度來控制。在模式2中，電流藉由在肖特基源極觸點150之邊緣下形成之JFET樣空乏區的限制性作用來控制。汲極電流。亦即，反向偏壓二極體控制汲極電流。
因為氧化物半導體通道140係高度導電的，所以垂直傳輸可能由肖特基源極觸點150處之反向偏壓二極體而非垂直阻抗來控制。反向偏壓二極體之指數電流升高可歸因於若干原因，包括穿隧、像力降低及/或障壁不均質性。然而，若穿隧或像力降低係指數電流升高之起因，則隨著氧化物半導體通道厚度H 降低，電場增加且因此對之指數依賴性將僅藉由降低氧化物半導體通道厚度H 來加劇。如圖2K至2M之實驗結果所展示，降低氧化物半導體通道厚度H 可去除指數行為且因此穿隧及/或像力降低可能減弱及/或為可忽略的及/或不占主導。反向電流對Pt-IGZO肖特基二極體10中之氧化物半導體通道厚度H 的依賴性可歸因於障壁高度不均質性。然而，迄今為止尚未研究SBTFT中之肖特基源觸點中不均質性的存在。
圖3B示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體之模型的結構。詳言之，圖3B展示SBTFT之模型之橫截面圖，該SBTFT在肖特基源極觸點150中之源極障壁高度中含有非均質區180 (亦稱為障壁非均質區或下部障壁區域)。
如上文關於圖1B及圖3A所描述，SBTFT 100包含由以下各者形成之堆疊：由Si形成之閘極觸點110；在閘極觸點上由SiO2 形成之閘極絕緣層120；由IGZO形成之氧化物半導體通道140，其覆蓋基板之閘極絕緣層120；肖特基源極觸點150，其覆蓋氧化物半導體通道140之至少一部分；及汲極觸點160，其覆蓋氧化物半導體通道140之至少一部分。SBTFT 100包含配置於基板之Si層110之反向側面上的閘極觸點170。肖特基源極觸點150與汲極觸點160由長度L 彼此間隔開。氧化物半導體通道140具有厚度H ，亦即氧化物半導體通道厚度H 。肖特基源極觸點150具有厚度h ， 亦即肖特基源極觸點厚度h 及長度S ，亦即肖特基源極觸點長度S 。障壁非均質區180具有10 nm之寬度，提供下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距距離P 。
更詳細地，使用可獲自Silvaco, Inc. (USA)之Silvaco Atlas (RTM)模擬SBTFT 100。將障壁非均質區180插入至肖特基源極觸點150中，如圖3B中所示。僅考慮障壁高度低於0.5 eV之平均障壁高度的非均質區，因為預期較高之障壁不顯著促進汲極電流。為幫助理解在所製造之肖特基源觸點150中出現之隨機分佈式非均質區的不同作用，改變非均質區180之位置及幅值。將肖特基源極觸點長度S 固定在5 µm。肖特基源極觸點150及汲極觸點160藉由2 µm之固定長度L (亦稱為通道長度)彼此間隔開。障壁非均質區180具有10 nm之寬度。通道寬度固定在1 µm。
在Silvaco Atlas中模擬肖特基障壁薄膜電晶體，其中障壁非均質區(IH)插入至肖特基源極觸點中，如圖3B中所示。圖3C示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體100的-輸出曲線。詳言之，圖3C展示在1 V步驟中對應於0 V至10 V之不同，具有均質源極障壁之SBTFT 100的-輸出曲線。
更詳細地，圖3C展示SBTFT 100之模擬的輸出曲線-，該SBTFT具有均質肖特基源極觸點150、100 nm之氧化物半導體通道厚度H 且其中氧化物半導體係IGZO。應注意，此類均質肖特基源極觸點150可能不在實踐中製造且出於比較用途。輸出曲線係標準SBTFT之典型特徵，當係10 V時，具有0.7 nA之低飽和電流，2.6 V之低飽和電壓及200 GΩ之高輸出阻抗。
圖3D示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體100的-輸出曲線。詳言之，圖3D展示在1 V步驟中對應於0 V至10 V之不同閘極觸點電壓，SBTFT 100的模擬-輸出曲線。SBTFT 100具有100 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。障壁非均質區具有10 nm之寬度及幅值。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。
與圖3C相比，圖3D展示其他方面與圖3C相同但具有非均質肖特基源極觸點150之SBTFT的-輸出曲線。在此實例中，在距肖特基源極觸點150之汲極觸點末端100 nm之距離P 處引入下部障壁區域(LBR)。此區域中之障壁降低。LBR之存在導致輸出阻抗之較大降低及大於一個數量級之電流升高。亦複製實驗中所見之非線性區域，表明非均質區可係在圖2D及圖2E中所見之次佳特徵之來源。在不同、距離P 及寬度值下亦可看見相似的行為。由於肖特基源極在裝置模擬中僅5mm長，所以在飽和之前不同閘極觸點電壓的-輸出曲線重疊。對用於裝置模擬之節點數目的限制同時防止具有顯著較長的源極及捕獲障壁非均質區之區域中的精細細節。
圖3E中之電流分佈展示電流受下部障壁非均質區之作用控制。
圖3E示意性地描繪圖3D之肖特基障壁薄膜電晶體100之電流密度。詳言之，圖3E展示在0.2 V步驟中，對應於0.2 V至2 V之不同閘極觸點電壓，在圖3D之SBTFT 100之肖特基源極觸點150中電流密度之特徵曲線。SBTFT 100具有20 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。障壁非均質區180具有10 nm之寬度及幅值。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。
更詳細地，為確立圖3D中所展示之非線性行為的起因，針對在飽和以下的汲極電壓獲取在肖特基源極觸點150中之電流密度的特徵曲線。圖3E展示電流密度由非均質區180之作用控制。不同於肖特基源極觸點150之其餘部分之電流密度作用，此電流密度隨著汲極電壓自0.2 V增加至2 V指數增加兩個數量級。
圖3F展示沿著肖特基界面針對100 nm之IGZO厚度H 獲取之電流密度的特徵曲線。不同於源極之其餘部分，經過非均質區之電流隨著VD 自0.2增加至2 V指數增加兩個數量級。在圖3G中闡明指數增長之起因，該圖3G展示鞍點之強烈電壓依賴性，即電壓依賴性有效障壁高度。當H = 20 nm時，如圖3M中，鞍點在零偏壓下顯著較低且更加重要地，其具有弱得多的偏壓依賴性；因此在低VD 下不存在指數ID -VD 關係。在飽和後，鞍點缺少允許大量較平坦電流飽和及因此顯著的2個數量級增益提高。
圖3G示意性地描繪圖3D之肖特基障壁薄膜電晶體之導電帶最小值的-z深度分佈。亦即，圖3G示意性地描繪作為深度z 的函數的導電帶最小值。詳言之，圖3G展示對於10 V之，在0.2 V步驟中對應於0 V至2 V之不同，在非均質區之中心下方導電帶最小值之-z 深度分佈。SBTFT具有100 nm之氧化物半導體通道厚度H 且氧化物半導體係IGZO。障壁非均質區具有10 nm之寬度及幅值。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。-z 深度分佈具有各別鞍點SP (-) (亦即最大值)。為了清晰起見，僅標記鞍點及。
更詳細地，可自圖3G理解上文相對於圖3F所述之電流密度之指數增長的起因。詳言之，圖3G展示自非均質區180之中心垂直降至半導體-介電質界面(亦即作為深度z 的函數)之導電帶最小值之特徵曲線。此等特徵曲線顯示，各別鞍點SP 由於被周圍的較高障壁區域夾止而在非均質區下方確立。此等各別鞍點SP 充當非均質區及因此整個肖特基源極觸點150之有效障壁高度。各別鞍點SP 之強烈的電壓依賴性導致在飽和之前電流之指數依賴性。
實驗中所見之厚度依賴性明顯地由如圖3H及3I中之輸出曲線及圖3J及3K中之轉移曲線中所描述的模擬複製。
圖3J示意性地描繪根據例示性實施例之肖特基障壁薄膜電晶體之模型的-轉移曲線。詳言之，圖3J展示對於10 nm、20 nm、30 nm、50 nm及100 nm之氧化物半導體通道厚度H ，在具有距各別肖特基源觸點150之汲極觸點末端1 µm之障壁非均質區之SBTFT的下，模擬之-轉移曲線。障壁非均質區具有10 nm之寬度及幅值。平均障壁高度係0.5 eV。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。此等模擬之結果與如圖2I中所示之實驗結果相當。針對不同及平均障壁高度，亦可展示相似結果。
圖3K展示對於10 nm、20 nm、30 nm、50 nm及100 nm之氧化物半導體通道厚度H ，在具有距各別肖特基源觸點150之汲極觸點末端1 µm之障壁非均質區之SBTFT的下，模擬之-轉移曲線。障壁非均質區具有10 nm之寬度及幅值。平均障壁高度係0.5 eV。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。此等模擬之結果與如圖2J中所示之實驗結果相當。針對不同及平均障壁高度，亦可展示相似結果。
圖3L比較針對不同半導體厚度，在零偏壓下自非均質區之中心，沿著圖3E中之垂直虛線的導電帶最小值之特徵曲線。對於較厚半導體層，鞍點由於被周圍的較高障壁區域耗盡而確立在非均質區下方。隨著使IGZO變薄，電場增加且降低鞍點高度直至在某一厚度處其被完全移除。
圖3L示意性地描繪根據例示性實施例之肖特基障壁薄膜電晶體之導電帶最小值的-z深度分佈。詳言之，圖3L展示對於10 nm、20 nm、30 nm、50 nm及100 nm之氧化物半導體通道厚度H ，作為氧化物半導體通道厚度H 的函數，在零偏壓(亦即)下在非均質區中心下方導電帶最小值之-z 深度分佈。氧化物半導體係IGZO。障壁非均質區具有10 nm之寬度及幅值。下部障壁區域(LBR)與肖特基源極觸點150之汲極觸點末端相距100 nm之距離P 。平均障壁高度係0.5 eV。展示有效障壁高度對氧化物半導體通道厚度H 之依賴性。
對於10 nm、20 nm、30 nm、50 nm及100 nm之所有氧化物半導體通道厚度H ，肖特基源極觸點150-氧化物半導體140之界面處的導電帶最小值相同。
20 nm、30 nm、50 nm及100 nm之氧化物半導體通道厚度H 之-z 深度分佈具有各別鞍點SP (、、、)(亦即最大值)。對於20 nm、30 nm、50 nm及100 nm之氧化物半導體通道厚度H 之此等-z 深度分佈，導電帶最小值隨著遠離穿過氧化物半導體140之肖特基源極觸點150-氧化物半導體140的界面而提高，在隨著遠離穿過氧化物半導體140之界面而單調減少之前，在各別鞍點SP (、、、)處具有各別最大值。各別鞍點、、、係在大約4 nm、6 nm、9 nm及14 nm之各別深度處。
10 nm之氧化物半導體通道厚度H 之-z 深度分佈不具有鞍點。相反地，10 nm之氧化物半導體通道厚度H 之導電帶最小值的最大值係在肖特基源極觸點150-氧化物半導體140之界面處且導電帶最小值隨著遠離穿過氧化物半導體140之界面而單調降低。
根據實驗結果，如上文關於圖3H及3I所描述，在飽和之前電流之指數依賴性隨著氧化物半導體通道厚度H 降低而消失。圖3L比較在零偏壓下不同氧化物半導體通道厚度H 之導電帶最小值Ec 的特徵曲線。存在鞍點SP 之氧化物半導體通道厚度H 依賴性，與在肖特基二極體中觀測到的類似。隨著氧化物半導體通道厚度H 降低，電場增加且降低鞍點SP 之高度。當氧化物半導體通道厚度H 足夠小時，鞍點SP 最終完全移除，諸如對於此實例在氧化物半導體通道厚度H 為10 nm時。在無鞍點SP 存在下，非均質區180之有效障壁高度喪失其電壓依賴性且汲極電流將不再隨著指數增加。因此，再現實驗趨勢。所有非均質區均出現此效應，肖特基源極觸點150之邊緣處之彼等除外，該等非均質區無法被夾止且因此不具有鞍點。若肖特基源極觸點150足夠長，則自肖特基源極觸點150之邊緣的注入可僅視為其他作用支配。一旦鞍點SP 降低，則對飽和之前電壓之電流依賴性變為線性，因為擴散電流僅依賴於電場，該電場應隨著汲極電壓線性出現。
一旦汲極電壓大到足以在肖特基源極觸點150之邊緣下耗盡氧化物半導體140，則SBTFT 100無論輸出係線性或指數的均飽和。然而，恰如在上文所述之實驗中，仍存在氧化物半導體通道厚度H 對輸出阻抗之依賴性。不同於在源極飽和之前的情況，輸出阻抗無法受肖特基源極觸點150中各處之非均質區影響。此係因為汲極觸點160之電勢在飽和之後無法穿透至源極。電勢可穿透肖特基源極觸點150之前端處的區域且在此處障壁高度之小變化可引起限制輸出阻抗之電流之變化。甚至通過之電勢之小變化係由鞍點SP 處之電流之指數依賴性擴增。另外，藉由降低氧化物半導體通道厚度H ，此等鞍點SP 經移除，引起與電壓無關之障壁高度(忽略像力降低及穿隧影響)及較高的輸出阻抗，如圖3H及3I中所示。彼障壁非均質區180造成此行為，其進一步由關於圖3I及3J所描述之模擬轉移曲線支撐。
本質增益
如裝置模擬中所揭露，吾等肖特基障壁薄膜電晶體中之本質增益由於移除或幾乎移除導電帶最小值中之鞍點而極高。本質增益係TFT之最大電壓增益且因此係TFT擴增信號之能力之重要量度。詳言之，TFT之本質增益可視為其優值。在顯示器應用中，具有高本質增益之TFT可表現為優異的恆定電流源。此外，較高之本質增益亦可提供邏輯電路中之較大雜訊容限，從而引起對雜訊之更大抗擾性。本質增益可經計算為跨導與輸出電導之比率或跨導與輸出阻抗之乘積：

或

其中

且
目前，Si MOSFET之本質增益限於20至40，而對於具有長通道之聚-Si TFT，本質增益已示出為超過100。鑒於鞍點之行為，有可能試圖藉由降低吾等裝置中之IGZO厚度使本質增益最大化。
然而，直接自吾等SBTFT之特徵提取本質增益由於輸出曲線之前所未有的平度而極具挑戰性。該等平度需要對降至吾等量測設定分辨率之極限限值之的分鐘變化之高度精密量測。
圖5A中之輸出曲線(對於具有20 nm厚IGZO之SBTFT)顯示在15至60 V之VD 的廣泛範圍內低至若干pA之電流的變化。紅色實線係15與60 V之間的結果之線性擬合且虛線係對波動程度之指導。
使用圖5A中之線性擬合，對於VG = 10、20及30 V分別獲得19,000、29,000及11,000之本質增益。使用輸出曲線之15點平滑(Savitzky-Golay)，所獲得之增益值具有與線性擬合結果良好的一致性，一些增益值在某些偏壓處甚至高於100,000 (圖5B)。為進一步證實極高增益，使用電流源作為負載裝置將肖特基障壁薄膜電晶體連接至反相器裝備(圖5C，插圖)。突然反相提供6,200之增益，僅受60 V之汲極符合性限制。
圖5D示意性地描繪根據例示性實施例之肖特基障壁薄膜電晶體100之作為汲極電壓函數的本質增益。詳言之，圖5D展示對於氧化物半導體通道厚度H 為10 nm、20 nm、30 nm及50 nm且其中氧化物半導體係IGZO之SBTFT 100，針對40 V之閘極觸點電壓，對汲極電壓作圖之本質增益。
如圖5D中所示，氧化物半導體通道厚度H 為20 nm，其中氧化物半導體係IGZO之SBTFT 100相比於10 nm、20 nm、30 nm及50 nm之其他氧化物半導體通道厚度H 在大範圍汲極電壓內實現大約3,000之最高的本質增益。氧化物半導體通道厚度H 為50 nm之SBTFT 100在15 V之汲極電壓下具有至多約20之本質增益。氧化物半導體通道厚度H 分別為20 nm及30 nm之SBTFT 100在15 V之汲極電壓下具有至多約100之相似的本質增益。詳言之，對於氧化物半導體通道厚度H 為20 nm之SBTFT 100，大約3,000之本質增益相比於標準TFT表示較大改善。相比於其他材料之SBTFT，SBTFT 100在極大電壓範圍內維持高於1,000之本質增益。在一些多晶矽SBTFT在汲極電壓之極窄範圍內具有高達10,000之本質增益時，氧化物半導體SBTFT迄今一直限於僅約400之本質增益。僅經由理解SBTFT之習知操作機制，SBTFT 100之本質增益的此種巨大改善將係不可能的。相反地，在氧化物半導體肖特基結中尤其普遍的對障壁非均質區之詳細瞭解係同等重要的。作為第一效應，源極飽和保護源極區免於發生電勢之巨大變化。作為第二效應，藉由降低氧化物半導體通道厚度H ，在至少部分地由障壁非均質區提供之下部障壁區域下方，導電帶最小值中之鞍點SP 經減少或移除。結合而言，此等兩種效應用以防止汲極電壓發生微小變化從而另外造成汲極電流之巨大變化，因此維持接近恆定的電流。
在此實例中，將氧化物半導體通道厚度H 降低至10 nm不會進一步提高本質增益，如圖5D中所示。相反地，在具有該較小氧化物半導體通道厚度H 之SBTFT 100中，電場變得過大使得穿隧及其他障壁降低機制另外影響輸出曲線之飽和電流。在此等實例中實現之最大本質增益可依賴於限制閘極觸點滲漏及/或導致磁滯之陷阱。此等因素可使增益量測有雜訊，尤其在該等高增益SBTFT 100中。
短通道效應
為獲得高積體密度，電晶體尺寸必須按比例縮小，但短通道效應已成為此類規模化之主要障礙。就IGZO TFT而言，將通道長度降低至5 µm以下產生足以使飽和電流強烈依賴於之高電場。相比而言，SBTFT對短通道效應更具彈性，因為源極區決定電流而非通道及其尺寸。
使用電子束微影術，本發明人製造通道長度為360、602及1640 nm之IGZO SBTFT。三個通道之掃描電子顯微鏡(SEM)影像展示於圖6A中。圖6B、6C及6D展示降至360 nm之通道長度維持高達= 20 V之平坦飽和。據吾等所知，利用氧化物半導體從未展現此類對短通道效應之抗擾性。另外，無論通道長度如何，電流高度一致，意謂SBTFT容許對準變異，此對大面積電子裝置極其重要。
負偏壓光照溫度應力
在習知TFT中，氧化物半導體(例如IGZO)通道對光及負閘極偏壓應力(已知為負偏壓光照溫度應力(NBITS))之組合極其敏感。此造成習知TFT之臨限電壓在使用期間不利地偏移且對於具有背燈之顯示器應用而言係重大問題。SBTFT 100藉由使該行為僅依賴於源極區而幾乎完全去除此問題，因此去除對額外屏蔽層之需求，如以下更詳細地描述。
當習知IGZO TFT保持在近帶隙能量光子之光照下處於負偏壓下時，氧化物半導體通道之臨限電壓存在巨大負偏移。此不穩定性已歸因於由氧空位形成之深陷阱之存在，但仍未完全理解此不穩定性之機制。近帶隙光將激發電子(電洞)進入導電(價)帶。電洞將藉由電場拉向閘極觸點且可被捕獲在界面處或閘極介電質中。在去除偏壓之後，此等電洞可保持被捕獲，導致在界面之IGZO側上的電子積累。儘管臨限電壓偏移可藉由各種措施(包括高壓退火及不對稱源極-汲極接觸)減少，但迄今為止在不實施光屏蔽措施下將IGZO SBTFT併入顯示器中仍係不切實際的。該等光屏蔽措施抵消可由IGZO SBTFT以及藉由引入額外製造步驟提供之透光度之任何優勢。
相比之下，SBTFT 100不展現由習知IGZO TFT展現之臨限電壓的負偏移。對吾等20 nm厚IGZO SBTFT 100進行負偏壓光照應力測試。將裝置保持在2,000 lx白LED之光照下，在= -20 V及60℃下。儘管經受二十小時之應力，裝置仍未展現可辨別之偏移，如圖7中所示。此高穩定性可歸因於電流與通道導電性之獨立性。源極區之高阻抗將遮蔽任何通道不穩定性。對NBITS之抗擾性去除對氧化物半導體在顯示器行業中廣泛使用之持續阻礙。
對其他氧化物材料之應用
在此研究中對工作原理及設計方法之理解甚至去除通道層僅可係半導體之常見限制。本文中測試半金屬樣氧化物ITO。在一般TFT中使用此類材料係困難的，如ITO TFT中藉由缺少閘極調節所展示(圖8A)。然而，使如圖8B中所示之ITO SBTFT之輸出特徵與圖2M中之IGZO SBTFT相比較。ITO SBTFT展現吾等肖特基源極觸點設計可使用於通道層之材料範圍變寬。
模擬
使用Silvaco Atlas進行裝置模擬。Atlas解決泊松方程式、電荷載流子連續性方程式及電荷傳輸方程式。模擬SBTFT結構，其中障壁非均質區180插入至肖特基源極觸點150中。將肖特基觸點源極150之障壁高度固定在0.5 eV處，非均質區180處除外，其中障壁高度係。僅考慮障壁高度低於之非均質區，因為較高之障壁將不顯著促進電流。因此，之值在模擬均質源極之0至0.3 eV間變化。相對於肖特基觸點源極150邊緣之汲極觸點160末端的非均質區距離P 改變，其中P 係0、10、100、1000及4000 nm。非均質區寬度亦改變，其中係3、10及30 nm。除非指定，否則源極長度S 及通道長度分別固定在5 µm及2 µm。氧化物半導體通道厚度H 為10 nm、20 nm、30 nm、50 nm及100 nm。氧化物半導體係IGZO且使用IGZO之默認Atlas模型。介電質係SiO2 且介電質厚度固定在100 nm。汲極觸點160之長度固定在1 µm且閘極觸點與整個裝置重疊。通道寬度固定在1 µm。
製造肖特基二極體
使用Ti作為歐姆接觸製造IGZO-Pt肖特基二極體10。在超音波浴中分別使用DECON 90、去離子水、丙酮及異丙醇藉由音波攪動清洗提供基板11、12之SiO2 -Si晶圓。使用Ti靶材之射頻(RF)濺鍍，將70 nm厚Ti層沈積於晶圓上，以提供歐姆接觸層13。對於Ti濺鍍，工作氣體係Ar，壓力係5 × 10−3 毫巴且濺鍍功率係150 W。使用可獲自Kurt J Lesker Company Ltd (UK)之莫耳比為1:1:2 (In2 O3 :Ga2 O3 :ZnO)之IGZO靶材經由RF濺鍍沈積150 nm厚IGZO層。對於IGZO濺鍍，工作氣體係Ar，壓力係5 × 10−3 毫巴且濺鍍功率係100 W。在Pt沈積之前，在N2 氛圍中在300℃下將結構退火1小時。除非另外說明，否則用以形成肖特基源極觸點15之70 nm Pt層亦藉由以下沈積：在純Ar或3% O2 /Ar混合物中在5 × 10−3 毫巴之壓力下以60 W之濺鍍功率且針對3吋直徑靶材(亦即60 W之濺鍍功率對應於1.32 W/cm2 )，RF濺鍍可獲自Leybold Materials GmbH (Germany)之Pt靶材。肖特基二極體係使用遮蔽罩圖案化。
製造肖特基障壁薄膜電晶體
SBTFT 100及TFT係使用具有100 nm厚SiO2之SiO2 -Si晶圓製造。晶圓係在超音波浴中分別使用DECON 90、去離子水、丙酮及異丙醇藉由音波攪動來清洗。氧化物半導體通道140係IGZO，使用可獲自Kurt J Lesker Company Ltd (UK)之莫耳比為1:1:2 (In2 O3 :Ga2 O3 :ZnO)的IGZO靶材經由RF濺鍍沈積。工作氣體係Ar，壓力係5×10−3 毫巴且濺鍍功率係100 W。在Pt沈積之前，在N2 氛圍中在300℃下將結構退火1小時。除非另外說明，否則用以形成肖特基源極觸點150及汲極觸點160之70 nm Pt層亦藉由以下沈積：在純Ar或3% O2 /Ar混合物中在5 × 10−3 毫巴之壓力下且以60 W之濺鍍功率，RF濺鍍可獲自Leybold Materials GmbH (Germany)之Pt靶材。IGZO TFT係以類似於SBTFT之方式製造，但使用Ti源極及汲極觸點代替Pt且以與肖特基二極體相同之方式對其濺鍍。除了通道層，ITO SBTFT係以類似於IGZO SBTFT之方式製造；ITO靶材係在Ar中，在5×10−3 毫巴之壓力及100 W之濺鍍功率下濺鍍。使用遮蔽罩及光微影將SBTFT 100及TFT圖案化，使用標準電子束微影術圖案化之短通道SBTFT 100除外。
量測裝置特徵
所有裝置之標準特徵皆使用Keysight E5270B半導體分析儀在室溫下量測。為了計算本質增益，IGZO SBTFT之輸出曲線係使用Keysight E5270B以脈衝模式利用600 ms之時段量測且對30次取平均值。IGZO肖特基二極體之低溫量測係使用Lakeshore cryogenic CRX-4K探針台進行。使用Zeiss Sigma場發射掃描電子顯微鏡獲取SEM影像。在Advanced Research Systems DE-204溫度控制台上進行偏壓應力量測。
方法
圖12示意性地描繪根據一例示性實施例在氧化物-半導體通道上形成肖特基源極觸點之方法。
在S801處，在包含氧氣之氛圍中在氧化物半導體通道上沈積源極觸點。
該方法可包括本文中描述之步驟中之任一者。
圖13示意性地描繪根據一例示性實施例在氧化物-半導體通道上形成肖特基源極觸點之方法。
氧化物半導體通道係非晶形a(In2 O3 ).b(Ga2 O3 ).c(ZnO)，其中a = 1，b = 1且c = 2，且其中氧化物半導體通道之厚度H 在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如係20 nm或25 nm。
源極觸點例如係鉑。
在S901處，在氧化物半導體上沈積源極觸點之前將氧化物半導體退火。退火係在惰性氛圍，較佳氮氣中，處於在200℃至400℃範圍內，較佳在250℃至350℃範圍內，例如300℃之溫度下歷時至少30分鐘，較佳約60分鐘。
在S902處，在包含氧氣之氛圍中在氧化物半導體通道上沈積源極觸點。包含氧氣之氛圍可係惰性氣體，較佳氬氣，其包含按分壓計在0.1%至10%範圍內，較佳在1%至5%範圍內，例如係3%。氛圍之壓力可在1 × 10−5 毫巴至1 × 10−1 毫巴範圍內，較佳在1 × 10−4 毫巴至1 × 10−2 毫巴範圍內，例如5 × 10−3 毫巴。在氧化物半導體通道上沈積源極觸點可包含以在0.4 W/cm2 至3 W/cm2 範圍內，較佳在0.6 W/cm2 至1.7 W/cm2 範圍內，例如0.88 W/cm2 或1.32 W/cm2 之濺鍍功率在氧化物半導體通道上濺鍍源極觸點。此等濺鍍功率分別對應於對於如本文所用之3吋直徑濺鍍靶材，在20 W至150 W範圍內，較佳在30 W至80 W範圍內，例如40 W或60 W之濺鍍功率。
該方法可包括本文中描述之步驟中之任一者。
量測
在探針台上進行室溫量測且使二極體10及SBTFT 100與使用微操作器控制之探針尖端接觸。對於負偏壓光照溫度應力量測，將SBTFT黏合至晶片載體且與金線黏結，之後連接到Advanced Research Systems, Inc. 4K低溫恆溫器內之溫度控制台。光照源係白LED (約2000-lx )，遠離SBTFT 3-cm之距離。將自產Labview程式控制之Agilent E5260B半導體分析儀用於所有電量測。
XPS 量測
使用在10 mA發射以及15 kV偏壓下運作之Axis Ultra Hybrid (Kratos, Manchester UK)進行XPS量測。使用電荷中和器消除任何差異的充電效應。儀器之基礎壓力係10−8 毫巴 。全譜掃描及高解析度掃描係分別在80 eV及20 eV通能下運作。高解析度掃描係在兩個相關範圍，約O 1s及Pt 4p3/2 波峰以及Pt 4f5/2 及4f7/2 波峰，以及C 1s波峰進行。用CasaXPS軟體進行分析。針對在284.8 eV處之偶生碳峰值校準結合能。在校準之後，藉由背景減除校正光譜。用Gaussian-Lorentzian積式擬合光譜，Pt 4f5/2 and 4f7/2 波峰除外，其以不對稱LA函數擬合。
XPS
當在Ar中沈積Pt時，不存在對應於O 1s波峰之金屬氧化物組分。在3% O2 /Ar中濺鍍Pt導致形成在530 eV附近之金屬氧化物波峰。在60 W下，O 1s與Pt 4p3/2 波峰面積之比率係約1:4。在40 W下，比率增加至大約4:5，表明氧化增加。當濺鍍氣體中包括氧氣時且另外當功率自60降低至40 W時，Pt 4f5/2 及4f7/2 波峰向左偏移。左移位表明氧化增加，其中歸因於PtO、PtO2 及高氧含量Pt之波峰比重隨著濺鍍功率降低而日益增大。在較低濺鍍功率下之增加的氧化可歸因於較長沈積時間，從而允許在膜中包括更多氧氣。
非均質區位置
下部障壁區域對電流之作用很大程度上依賴於其與最接近汲極之源極之邊緣的距離P 。如圖11A、11B及11C中之輸出曲線所示，非均質區距源極之汲極末端愈近，愈大。在圖11C中，電流在所有情況下在飽和之前皆指數增長，非均質區處於源極邊緣處，亦即時除外。在邊緣處，非均質區無法夾止且在導電帶中不可形成鞍點。在此等情況下，不存在有效障壁高度之電壓依賴性及電流之指數增長。電流如此強烈依賴於位置之原因係由於源極下方的外側阻抗。距源極邊緣愈遠，界面處之電勢愈低。因此，距源極邊緣之愈遠之區域反向偏壓程度愈小且因此提供較小電流。因為非均質區主導電流，所以其距源極邊緣愈遠，來自源極之總電流愈低。
出於相似原因，輸出阻抗亦很大程度上依賴於非均質區之位置。當裝置在源極處飽和時，在源極下方之半導體介電質界面處的電勢固定且與無關，源極前部200 nm左右處除外(圖11D)。因此，源極邊緣之200 nm內的非均質區僅係受飽和狀態之影響的一者，使其成為輸出阻抗及因此本質增益之限制因素。
SBTFT 理論
除模擬以外，可導出分析理論以允許進一步理解裝置行為。在高增益裝置中，鞍點不再具有顯著影響且如下詳述藉由公式1給出源極處的有效障壁高度：

其中及分別係歸因於像力影響及電場之障壁降低術語。在SBTFT中，大多數電流穿過源極之前端，且吾等詳細分析展示如下詳述藉由公式2給出線性區中之電流：
類似地，飽和區中之電流係由等式3給出：

其中W 係源極觸點寬度，q 係基本電荷，係半導體中之電子遷移率，NC 係導電帶中之有效能態密度，係SBTFT之臨限電壓，k 係波茲曼常數，T 係溫度且及分別係每單位面積半導體及閘極絕緣體的電容。在本發明實驗中，= 10.6 cm2 /Vs (獲自IGZO TFT)，W = 2 mm且相對電容率對於SiO2係3.9且對於IGZO係10。圖4C中之實驗轉移曲線(圓)展示與獲自公式3之值(實線)極好的一致性。擬合亦獲得= 0.73 nm，= 11.7 V且= 0.74 eV，其幾乎完全與圖9C中之障壁高度的結果一致。使用此等相同參數，輸出曲線亦與理論充分一致(圖4C)。以上結果表明，吾等分析化學式提供SBTFT之特徵之準確描述。
更詳細地，此理論僅適用於高增益條件，亦即鞍點之影響可視為可忽略的，此係由於半導體被製備地足夠薄或其他原因。在反向偏壓中，來自源極之電流有限擴散且由等式4給出：

其中係在位置處來自源極之垂直電流密度，q 係基本電荷，係半導體中之電子遷移率，NC 係導電帶中之有效能態密度，係肖特基界面處之電場，係障壁高度，係位置處之半導體-介電質界面位置處的電勢，係波茲曼常數且T 係溫度。能帶圖描述於圖4A中。在位置處：

其中係平均障壁高度電勢且H 係半導體之厚度。因此，在位置處來自源極之垂直電流密度係由等式5給出：
當時，吾等假設大多數電流注入在情況下出現。因此，在位置處之電阻係數可由等式6給出：
若吾等假設，其中係閘極電壓且係SBTFT之臨限電壓，則在源極下方沿著半導體-絕緣體界面之阻抗係由等式7給出：

其中係通道之導電率，係通道上之電子密度，係每單位面積閘極介電質之電容且係SBTFT之臨限電壓。
因此，有效源極長度係由等式8給出：
為計算SBTFT之臨限電壓，考慮平均障壁高度電勢係由等式9給出：

其中係每單位面積半導體之電容且係半導體通道之臨限電壓。因此，SBTFT之臨限電壓係由等式10給出：
在飽和之前，其中未造成源極邊緣下方半導體之全部耗盡(圖4B)，可在兩種不同情況下評估電流。若源極長度，則線性電流係由等式11 (與公式2相同)給出：
當時，則線性電流係由等式12給出：
類似地，在飽和區中，基於串聯電容模型，飽和汲極電壓係由等式13給出：
若源極長度，則飽和電流係由等式14給出：
若源極長度，則飽和電流係由等式15給出：
若考慮像力降低，則障壁高度係由等式16給出：
基於最近研究，Pt-IGZO界面並非陡峭的。存在過渡區，其中Pt簇係由In包封，此會導致界面狀態。該等界面狀態可導致幅值為之障壁降低效應。相似之趨勢亦可歸因於穿隧或穿透金屬之電場。組合此等效應，源極處之有效障壁係由等式17 (與公式1相同)給出：
藉由將及之等式中的取代為，吾等獲得用於擬合如圖4C及4D中所示之I-V特徵之公式。
修改
儘管已展示及描述一較佳實施例，但熟習此項技術者應瞭解可在不脫離本發明之範疇下進行各種變化及修改，如所附申請專利範圍所定義及如上文所述。
概述
綜上所述，本發明提供一種包含位於氧化物半導體通道上之肖特基源觸點的肖特基障壁薄膜電晶體，其具有經改善之本質增益、經改善之對短通道效應之抗性及/或經改善之對負偏壓光照溫度壓力之抗性。本發明亦提供一種在氧化物半導體通道上形成肖特基源觸點之方法，該方法改善本質增益、對短通道效應之抗性及/或對負偏壓光照溫度應力之抗性。
儘管已發明70多年，但仍有可能開發新的電晶體設計，包括添加肖特基-二極體樣源電極。藉由發現控制二極體障壁之形狀及位置之方式及導出分析理論，已實現高達29,000之極高電壓-擴增增益，此比習知Si電晶體高數個數量級。此等上述裝置顯示幾乎對負偏壓光照溫度應力之全部抗擾性，該負偏壓光照溫度應力係氧化物半導體用於主要應用(諸如顯示驅動器)之首要瓶頸。此外，用360 nm之通道長度製造之裝置未顯示明顯的短通道效應，此係高密度積體電路及顯示器應用之另一關鍵因素。
藉由獲得對SBTFT之裝置物理學，尤其對障壁控制之更深理解，據其所知，本發明人實現前所未有的薄膜電晶體之增益。此外，使上述裝置對行業中之氧化物電晶體所面對之兩個最關鍵問題-NBITS及短通道效應具有抗擾性。因此，此等裝置有極大潛力用於大面積顯示器、邏輯閘及類比電路。
應注意與本申請案有關之本說明書同時或在此之前申請且以本說明書對公眾檢閱開放之所有文本及文獻，且所有該等文本及文獻之內容均以引用方式併入本文中。
本說明書中所揭示之所有特徵(包括任何隨附申請專利範圍及圖示)及/或因此揭示之任何方法或製程之所有步驟可以任何組合組合，其中至多該等特徵及/或步驟中之一些彼此排斥之組合除外。
除非另外明確說明，否則本說明書（包括任何隨附申請專利範圍及圖式）中所揭示之各特徵可經達成相同、等效或類似目的之替代特徵置換。因此，除非另外明確說明，否則所揭示每一特徵僅為一系列通用等效或類似特徵之一個實例。
本發明不限於前述實施例之細節。本發明延伸至本說明書（包括任何隨附申請專利範圍及圖式）中所揭示之特徵之任何新穎特徵或任何新穎組合或延伸至如此揭示之任何方法或製程之步驟的任何新穎步驟或任何新穎組合。
10‧‧‧IGZO-Pt肖特基
11‧‧‧閘極觸點/基板
12‧‧‧介電層/基板
13‧‧‧歐姆接觸層
14‧‧‧氧化物半導體
15‧‧‧肖特基源極觸點
100‧‧‧肖特基障壁薄膜電晶體/SBTFT
100A‧‧‧肖特基障壁薄膜電晶體
110‧‧‧閘極觸點
120‧‧‧閘極絕緣層/閘極絕緣體
140‧‧‧氧化物半導體通道
150‧‧‧肖特基源觸點/肖特基觸點源極
160‧‧‧汲極觸點
170‧‧‧場板/閘極觸點
180‧‧‧介電層/障壁非均質區
H‧‧‧氧化物半導體通道厚度
h‧‧‧肖特基源極觸點厚度
L‧‧‧長度
S‧‧‧肖特基源極觸點長度
W‧‧‧寬度
為了較佳地理解本發明及展示可如何實施本發明之例示性實施例，將僅藉由實例參考圖解附圖，其中：
圖1A示意性地描繪根據一例示性實施例之二極體；圖1B示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體；且圖1C示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體；
圖2A至2M展示根據例示性實施例經由調節源極觸點沈積條件及半導體厚度設計及優化肖特基障壁薄膜電晶體；圖2A示意性地描繪具有歐姆接觸之TFT (先前技術)中的結構及導電路徑；圖2B示意性地描繪根據一例示性實施例之具有肖特基觸點之TFT中的結構及導電路徑，其展示電流如何在源極下由於耗盡而飽和；圖2C展示TFT (先前技術)之典型輸出曲線且圖2D展示根據一例示性實施例之SBTFT之典型輸出曲線：因為SBTFT在源極下方如此易於耗盡而出現飽和電壓之顯著差異(相比於圖2C)；圖2E展示在Ar中60 W下(頂部)、在3% O2 /Ar中60 W下(中間)、在3% O2 /Ar中40 W下(底部)濺鍍之Pt膜之XPS結果；圖2F展示在Pt沈積期間具有不同功率及氧含量之Pt-IGZO肖特基二極體(插圖中之裝置結構)之曲線；圖2G展示在Pt沈積期間具有不同功率及氧含量之Pt-IGZO肖特基障壁薄膜電晶體(插圖中之裝置結構)之轉移曲線；圖2H至2J展示轉移特徵，其顯示IGZO TFT (圖2H)在VD = 1 V (插圖中之裝置結構)下、SBTFT在(圖2I)下及SBTFT在(圖2J)下之厚度依賴性；圖2K至2M展示分別具有50 nm (圖2K)、30 nm (圖2L)及20 nm (圖2M) IGZO厚度之肖特基障壁薄膜電晶體之輸出特徵；
圖3A示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體之模型；圖3B示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體之模型；圖3C示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體的-輸出曲線；圖3D示意性地描繪根據一例示性實施例之肖特基障壁薄膜電晶體的-輸出曲線；圖3E展示當VG = 10 V且VD = 1 V時具有100 nm厚IGZO之圖3D之SBTFT中的電流密度分佈之圖；圖3F示意性地描繪經過圖3D中之肖特基障壁薄膜電晶體之源極的電流密度；圖3G示意性地描繪圖3D之肖特基障壁薄膜電晶體之導電帶最小值的-z 深度分佈；圖3H及3I展示輸出曲線，其顯示在裝置模擬(圖3H)及實驗(圖3I)中SBTFT之半導體厚度依賴性；在圖3H中，平均障壁高度ΦB 0 係0.5 eV且在非均質區處之障壁高度係ΦB = ΦB 0 − ∆ = 0.2 eV。非均質區寬度L0 係10 nm且距源極邊緣之距離P係100 nm；圖3J及3K示意性地描繪根據例示性實施例之肖特基障壁薄膜電晶體之模型的-轉移曲線；圖3J及圖3K展示對應於10、20、30、50及100 nm之IGZO厚度，在= 1 V (圖3J)及= 10 V (圖3K)之源極下具有障壁非均質區之SBTFT之模擬的轉移曲線，其中非均質區具有量值∆ = 0.3 eV且自源極之汲極端之非均質區係1 µm。結果反映在圖2I及2J中所展示之實驗結果；針對P及∆之不同值，可發現相似結果；圖3L示意性地描繪根據例示性實施例之肖特基障壁薄膜電晶體之導電帶最小值的-z深度分佈；且圖3M展示對於VD = 0 − 2 V，在具有20 nm厚IGZO之圖3H之SBTFT的非均質區之中心的下方，導電帶最小值之特徵曲線；
圖4A及4B示意性地解釋在無顯著障壁不均質性存在下的肖特基障壁薄膜電晶體理論；圖4A示意性地描繪在源極與半導體-介電質界面之間的導電帶，其展示電流注入之機制；且圖4B示意性地描繪肖特基障壁薄膜電晶體之結構，其展示在電流飽和之前及之後空乏區之形狀。圖4C及4D展示當VD = 10 V (圖4C)時所量測轉移曲線及當VG = 20、26及30 V時所量測輸出曲線(圖4D)之擬合；
圖5A至5D展示根據例示性實施例之肖特基障壁薄膜電晶體的本質增益量測；圖5A展示對於= 10、20及30 V，具有20 nm厚IGZO之肖特基障壁薄膜電晶體之放大輸出曲線。原始資料之線性擬合視為在量測設備之公差內電流之極小波動；圖5B展示對於= 10、20及30 V，具有20 nm厚IGZO之肖特基障壁薄膜電晶體之本質增益。顯示藉由輸出曲線之線性擬合及15點平滑獲得之本質增益值；圖5C展示使用具有電流源之反相器(Keysight E5270B)作為負載裝置來量測之本質增益；量測設定示於插圖中；且圖5D示意性地描繪對於具有不同IGZO厚度之肖特基障壁薄膜電晶體作為之函數之本質增益。
圖6A至6D展示氧化物材料之肖特基障壁薄膜電晶體之優勢；圖6A展示三短通道SBTFT之通道長度之掃描電子顯微鏡(SEM)影像；圖6B至6D展示通道長度為1640 nm (圖6B)、602 nm (圖6C)及360 nm (圖6D)之短通道肖特基觸點電晶體之輸出曲線。裝置中無一者受短通道效應影響；
圖7與根據一例示性實施例之肖特基障壁薄膜電晶體之負偏壓光照應力有關；圖7展示轉移曲線，該等轉移曲線展示在NBITS下二十小時之裝置行為。將裝置暴露於在60℃下之加熱，2000 lx白LED及在VG = −20 V下之偏壓；
圖8A示意性地描繪具有Ti-ITO通道之TFT之-曲線；且圖8B示意性地描繪根據一例示性實施例之具有Pt-ITO通道之SBTFT的-曲線；
圖9A展示對於220-300 K之不同溫度，Pt-IGZO二極體之|J |-V曲線，其中Pt在3% O2 /Ar中在60 W下沈積；圖9B展示對於圖9A之裝置，障壁高度及理想因子針對1/T之圖，其中障壁高度之溫度依賴性(與平均障壁高度之標準偏差係σ = 0.08 eV)表明障壁不均質性之存在；且圖9C展示障壁高度及理想因子作為Pt沈積功率之函數的圖，其中誤差條展示與平均值之標準偏差；
圖10展示IGZO厚度為20 nm且Pt在3% O2 /Ar中在60 W下沈積之16個SBTFT-轉移曲線之統計資料的圖(誤差條展示與平均值之標準偏差)；
圖11A至11D展示非均質區位置對具有100 nm厚半導體層之SBTFT之特徵的影響，其中非均質區係10 nm寬且= 10 V；圖11A：∆ = 0.1 eV之輸出曲線；圖11B：∆ = 0.2 eV之輸出曲線；圖11C：∆ = 0.3 eV之輸出曲線；圖11D：對於之不同值在半導體-介電質界面處之勢能，其中源極邊緣處於z = 5 µm；
圖12示意性地描繪根據一例示性實施例在氧化物-半導體通道上形成肖特基源極觸點之方法；且
圖13示意性地描繪根據一例示性實施例在氧化物-半導體通道上形成肖特基源極觸點之方法。

Claims (17)

  1. 一種肖特基障壁薄膜電晶體SBTFT，其包含位於氧化物半導體通道上之肖特基源極觸點，該SBTFT具有至少500、較佳地至少1,000、更佳地至少2,000、最佳地至少3,000之本質增益。
  2. 如請求項1之SBTFT，其中該肖特基源極觸點之有效障壁高度在使用中基本上與該SBTFT之汲極電壓無關。
  3. 如請求項1或2之SBTFT，其中該氧化物半導體通道在零偏壓下之導電帶最小值之最大電勢係在該肖特基源極觸點與該氧化物半導體通道之間的界面之10 nm內，較佳在5 nm內，更佳地在3 nm內。
  4. 如請求項3之SBTFT，其中該氧化物半導體通道具有厚度H ，該厚度H 足夠小，使得該氧化物半導體通道在零偏壓下之該導電帶最小值之最大電勢係在該肖特基源極觸點與該氧化物半導體通道之間的界面之10 nm內，較佳在5 nm內，更佳地在3 nm內。
  5. 如請求項1或2之SBTFT，其中該氧化物半導體包含及/或係基於ZnO之氧化物半導體，較佳基於ZnO之非晶形氧化物半導體。
  6. 如請求項5之SBTFT，其中該氧化物半導體係非晶形a(In2 O3 ).b(Ga2 O3 ).c(ZnO)，其中a、b及c係實數，其中a ≥ 0，b ≥ 0且/或c ＞ 0。
  7. 如請求項1或2之SBTFT，其中該氧化物半導體通道具有在5 nm至50 nm範圍內，較佳在10 nm至40 nm範圍內，更佳地在15 nm至30 nm範圍內，例如20 nm或25 nm之厚度H 。
  8. 如請求項1或2之SBTFT，其中該肖特基源極觸點包含以下材料及/或係由以下材料形成：例如金屬、合金、非金屬，其功函數為至少4.5 eV，較佳至少5 eV。
  9. 如請求項1或2之SBTFT，其中該氧化物半導體通道在該肖特基源極觸點沈積於其上之前經退火。
  10. 如請求項1或2之SBTFT，其中該肖特基源極觸點係藉由在包含氧氣之氛圍中濺鍍來沈積於該氧化物半導體通道上。
  11. 邏輯閘、積體電路、類比電路或顯示器，其包含如請求項1至10中任一項之肖特基障壁薄膜電晶體。
  12. 一種在肖特基障壁薄膜電晶體SBTFT之氧化物半導體通道上形成肖特基源極觸點之方法，該方法包含： 在包含氧氣之氛圍中在該氧化物半導體通道上沈積該源極觸點。
  13. 如請求項12之方法，其中在該氧化物半導體通道上沈積該源極觸點包含以在0.4 W/cm2 至3 W/cm2 範圍內，較佳在0.6 W/cm2 至1.7 W/cm2 範圍內之濺鍍功率在該氧化物半導體通道上濺鍍該源極觸點。
  14. 如請求項12至13中任一項之方法，其中該包含氧氣之氛圍係惰性氣體，較佳氬氣，該惰性氣體包含按分壓計在0.1%至10%範圍內，較佳在1%至5%範圍內之氧氣。
  15. 如請求項14之方法，其中該氛圍之壓力係在1 × 10−5 毫巴至1 × 10−1 毫巴範圍內，較佳在1 × 10−4 毫巴至1 × 10−2 毫巴範圍內，例如係5 × 10−3 毫巴。
  16. 如請求項12或13之方法，其包含在該氧化物半導體上沈積該源極觸點之前使該氧化物半導體退火。
  17. 如請求項16之方法，其中該退火係在惰性氛圍，較佳氮氣中，處於在200℃至400℃範圍內，較佳在250℃至350℃範圍內，例如300℃之溫度下。
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