KR102605252B1 - 쇼트키 배리어 박막트랜지스터 및 방법 - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 438
- 239000010409 thin film Substances 0.000 title claims abstract description 268
- 238000000034 method Methods 0.000 title claims description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 327
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 79
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 68
- 239000001301 oxygen Substances 0.000 claims description 67
- 238000000151 deposition Methods 0.000 claims description 51
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 49
- 238000004544 sputter deposition Methods 0.000 claims description 40
- 239000012298 atmosphere Substances 0.000 claims description 31
- 239000011787 zinc oxide Substances 0.000 claims description 25
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 24
- 239000007789 gas Substances 0.000 claims description 24
- 238000000137 annealing Methods 0.000 claims description 21
- 230000008859 change Effects 0.000 claims description 13
- 230000005684 electric field Effects 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052786 argon Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 7
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 6
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 230000036961 partial effect Effects 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 102
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 69
- 230000000694 effects Effects 0.000 description 51
- 230000008021 deposition Effects 0.000 description 34
- 239000000463 material Substances 0.000 description 32
- 230000007423 decrease Effects 0.000 description 20
- 230000002441 reversible effect Effects 0.000 description 19
- 230000002829 reductive effect Effects 0.000 description 16
- 238000013461 design Methods 0.000 description 14
- 238000009826 distribution Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 14
- 239000013078 crystal Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 239000010936 titanium Substances 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 12
- 238000012360 testing method Methods 0.000 description 12
- 230000005641 tunneling Effects 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 229910052738 indium Inorganic materials 0.000 description 10
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 10
- 230000007246 mechanism Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 8
- 238000005286 illumination Methods 0.000 description 8
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 8
- 230000009467 reduction Effects 0.000 description 8
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 4
- -1 aluminum zinc tin oxide Chemical compound 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 4
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052755 nonmetal Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005477 sputtering target Methods 0.000 description 4
- 229910001887 tin oxide Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 3
- OOTHXJAGYKOWEU-UHFFFAOYSA-N [Sn]=O.[Zr].[Zn] Chemical compound [Sn]=O.[Zr].[Zn] OOTHXJAGYKOWEU-UHFFFAOYSA-N 0.000 description 3
- ZFEADGRFDTTYIM-UHFFFAOYSA-N [Zn+2].[O-2].[In+3].[Si+4] Chemical compound [Zn+2].[O-2].[In+3].[Si+4] ZFEADGRFDTTYIM-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 3
- YZZNJYQZJKSEER-UHFFFAOYSA-N gallium tin Chemical compound [Ga].[Sn] YZZNJYQZJKSEER-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000004615 ingredient Substances 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 239000011701 zinc Substances 0.000 description 3
- YSRUGFMGLKANGO-UHFFFAOYSA-N zinc hafnium(4+) indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[In+3].[Hf+4] YSRUGFMGLKANGO-UHFFFAOYSA-N 0.000 description 3
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 235000015067 sauces Nutrition 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- QLGXEBOWSMPUMJ-UHFFFAOYSA-N [In].[Zn].[Zr] Chemical compound [In].[Zn].[Zr] QLGXEBOWSMPUMJ-UHFFFAOYSA-N 0.000 description 1
- AWTYVENYAIZTAE-UHFFFAOYSA-N [Zr].[Sn]=O.[In] Chemical compound [Zr].[Sn]=O.[In] AWTYVENYAIZTAE-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- FJMNNXLGOUYVHO-UHFFFAOYSA-N aluminum zinc Chemical compound [Al].[Zn] FJMNNXLGOUYVHO-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009529 body temperature measurement Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000005049 combustion synthesis Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001795 light effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002135 nanosheet Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000002843 nonmetals Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000717 platinum sputter deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000002094 self assembled monolayer Substances 0.000 description 1
- 239000013545 self-assembled monolayer Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000010129 solution processing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000009662 stress testing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- PYJJCSYBSYXGQQ-UHFFFAOYSA-N trichloro(octadecyl)silane Chemical compound CCCCCCCCCCCCCCCCCC[Si](Cl)(Cl)Cl PYJJCSYBSYXGQQ-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000005570 vertical transmission Effects 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- VGYZOYLDGKIWST-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) zirconium(4+) Chemical compound [O-2].[Zn+2].[Zr+4].[In+3] VGYZOYLDGKIWST-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
본 발명은 쇼트 키 배리어 박막 트랜지스터를 설명한다. 이 쇼트 키 배리어 박막 트랜지스터는 산화물 반도체 위에 쇼트 키 소스 콘택 전극을 포함한다. 이 쇼트 키 배리어 트랜지스터는 500 이상의 고유 게인을 가지고 있다. 본 발명은 또한 산화물 반도체 채널 위에 쇼트 키 소스 콘택 전극이 형성된 쇼트 키 배리어 박막 트랜지스터의 제작 방법을 설명한다.
Description
본 발명은 쇼트 키 배리어 박막 트랜지스터에 관한 것이다. 특히, 산화물 반도체 채널 상에 쇼트 키 소스 콘택 전극이 형성된 쇼트 키 배리어 트랜지스터 및 쇼트 키 배리어 트랜지스터에서 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 제작하는 방법에 관한 것이다.
일반적으로 쇼트 키 배리어 박막 트랜지스터(SBTFT)(소스 게이트 트랜지스터, SGT 또는 쇼트 키 소스 트랜지스터라고도 함SST)는 게이트 절연 층, 게이트 절연 층을 덮는 반도체 채널, 반도체 채널 층의 적어도 일부를 덮는 소스 콘택 전극, 드레인 콘택 전극 및 게이트 콘택 전극으로 구성된다. 소스 콘택 전극, 게이트 콘택 전극 및 드레인 콘택 전극은 서로 분리되어 있다. 소스 콘택 전극과 반도체 채널 층이 교차하는 부분은 반도체 층의 소스 영역이며, 이 영역은 소스 콘택 전극과 반도체 소스 영역 사이의 계면에서 쇼트 키 배리어를 형성한다. 반도체 층의 소스 영역이 고갈될 때, 게이트 콘택 전극은 소스 콘택 전극에서 쇼트 키 배리어를 가로 지르는 반도체 채널의 소스 영역으로의 캐리어 전송을 제어할 수 있다.
산화물 반도체, 특히 인듐-갈륨-아연 산화물(IGZO)은 박막 전자 응용 분야에서 이미 성숙되었다. 그러나 TFT(Thin-Film Transistor)의 상대적으로 낮은 고유 게인, 단 채널 효과 및 NBITS(네거티브 바이어스 광 온도 스트레스)는 디스플레이 분야에서의 발전에 제한적이다.
따라서 산화물 반도체 TFT는 더욱 개선이 필요하다.
본 발명의 목적 중 하나는 산화물 반도체 채널 층의 일부를 소스 콘택 전극으로 덮은 쇼트 키 배리어 박막 트랜지스터를 제공하여 이 자료 또는 다른 문헌에서 언급 된 단점을 제거하거나 완화할 수 있는 방법을 제공하는 것이다. 예컨대, 본 발명의 목적 중 하나는 산화물 반도체 채널 층의 일부를 소스 콘택 전극으로 덮은 쇼트 키 배리어 박막 트랜지스터를 사용하여 소자의 고유 게인을 더욱 높이고 단 채널 효과를 개선하는 것이다. 그리고/또는 네거티브 바이어스 조명 조명의 온도 및 압력 효과를 개선하기 위한 것이다. 예컨대, 본 발명의 목적 중 하나는 소자의 고유 게인을 증가시키고, 단 채널 효과를 개선하고, 네거티브 바이어스 광 온도 및 압력을 개선하기 위해 산화물 반도체 채널 층에 쇼트 키 소스 콘택 전극을 형성하는 방법을 제안하는 것이다.
첫번째 측면으로 봤을때, 본 발명은 고유 게인이 500 이상이고 산화물 반도체 채널 층 상에 쇼트 키 소스 콘택 전극에 의해 형성된 쇼트 키 배리어 박막 트랜지스터를 제공한다.
번째 측면으로 봤을때, 본 발명은 제 1 측면에 따른 쇼트 키 배리어 박막 트랜지스터로 구성된 인버터, 로직 게이트, 집적 회로, 아날로그 회로 및 디스플레이 회로를 제공한다.
세번째 측면으로 봤을때, 본 발명은 쇼트 키 배리어 박막 트랜지스터를 제작하기 위한 산화물 반도체 채널 위에 쇼트 키 콘택을 형성하는 방법을 제공하며, 그러한 방법에는 산소 함유 가스 환경에서 산화물 반도체 채널 위에 소스 콘택 전극을 증착하는 단계를 포함한다.
본 발명은 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 포함하는 쇼트 키 배리어 박막 트랜지스터를 제공한다. 쇼트 키 소스 콘택은 소자의 고유 게인을 개선하고, 단 채널 효과를 개선하고, 네거티브 바이어스 광 온도 스트레스에 대한 저항을 개선할 수 있다. 본 발명은 또한 소자의 고유 게인, 단 채널 효과에 대한 저항 및/또는 네거티브 바이어스 조명에 대한 온도 스트레스를 개선하는 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 제공한다.
트랜지스터는 70 년 전에 발명되었지만 쇼트 키 다이오드와 유사한 소스 콘택 전극을 추가하는 것을 포함하여 새로운 트랜지스터 설계를 개발하는 것이 여전히 가능한다. 다이오드 배리어의 모양과 위치를 제어하는 방법을 찾고 이론적 분석을 통해 본 발명은 기존 실리콘 트랜지스터보다 몇 배 더 높은 최대 29,000의 매우 높은 전압 증폭 게인을 달성한다. 네거티브 바이어스 조명 온도 스트레스는 디스플레이 드라이버와 같은 주요 응용 분야에서 산화물 반도체가 직면하는 가장 중요한 병목 현상이며, 본 발명에서 제안 된 소자는 네거티브 바이어스 조명 온도 스트레스에 거의 완전히 영향을 받지 않는다. 또한, 채널 길이가 360nm 인 소자는 명백한 단 채널 효과를 생성하지 않아 고밀도 집적 회로 및 디스플레이 적용에서 또 다른 중요한 문제를 해결한다.
본 발명을 더 잘 이해하고 본 발명의 예시적인 실시 예를 구현하는 방법을 보여주기 위해, 첨부 된 차트를 단지 예로서 참조한다.
도 1a는 다이어그램에 의거하여 실시 예에 따른 다이오드를 예시하고,도 1b는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터를 예시하고, 도 1c는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터를 예시한다.
도 2a 내지 도 2m은 실시 예에 따라 소스 콘택 증착 조건과 반도체 두께를 조정하여 쇼트 키 배리어 박막 트랜지스터의 설계 및 최적화를 설명하고, 도 2a는 도에 따른 콘택이 있는 TFT의 구조 및 전류 전송 경로를 보여준다. 도 2b는 예에 따른 쇼트 키 콘택을 갖는 TFT의 구조 및 전류 전송 경로를 설명하고, 도 2c는 실시 예에 따른 TFT의 출력 특성 곡선을 설명하고, 도 2d는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선을 나타낸다. 쇼트 키 배리어 박막 트랜지스터는 소스 아래에서 쉽게 고갈되기 때문에 포화 전압(도 2c와 비교)에 상당한 차이가 있다. 도 2e는 60W 아르곤(상), 60W 3% O2/Ar(중), 40W, 3% O2/Ar(하) XPS분석 결과를 나타낸다. 도 2f는 Pt 증착 중 전력과 산소 함량이 다른 쇼트 키 다이오드 |I |-V곡선(소자 구조에 대한 도를 참조. 도 2g는 Pt 증착 공정 동안 전력 및 산소 함량이 다른 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선을 보여준다(소자 구조에 대한 도 참조). 도 2h 내지 2j는 IGZO TFT를 보여준다(도 2h )VD= 1V에서의 두께 의존성(삽입된 도는 소자 구조를 나타냄), VD= 1V에서의 쇼트 키 배리어 박막 트랜지스터(도 2i)및 VD= 10V에서의 쇼트 키 배리어 박막 트랜지스터( 도 2j)출력 특성 곡선; 도 2k 내지 도 2m은 IGZO의 두께가 각각 50nm(도 2k), 30nm(도 2l)및 20nm(도 2m)일 때 쇼트 키 배리어 박막 트랜지스터의 출력 특성이다.
도 3a는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델을 설명하고, 도 3b는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델을 설명하고, 도 3c는 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 ID-VD출력 곡선을 설명한다; 도 3d는 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 ID-VD 출력 곡선을 설명하고, 도 3e는 쇼트 키 배리어 박막 트랜지스터를 설명하고, 도 3d는 예제에 따른 쇼트 키 배리어 박막 트랜지스터를 설명한다. 도에서 VG = 10V, VD = 1V이고 IGZO 두께가 100nm 일 때 쇼트 키 배리어 박막 트랜지스터 소스의 전류 밀도 분포; 도 3f는 도 3d의 쇼트 키 배리어 박막 트랜지스터 소스 극에서의 전류 밀도를 나타낸다; 도 3g는 도 3D에서 쇼트 키 배리어 트랜지스터의 최소 전도대 깊이 z에 따른 Ec 분포를 보여준다. 도 3h 및 도 3i는 소자 시뮬레이션(도 3h)및 실험(도 3i)반도체 두께가 다른 쇼트 키 배리어 박막 트랜지스터의 출력 곡선을 보여준다; 도 3h에서 평균 배리어 높이 는 0.5eV이고 배리어 높이 불균일성은 = 0-Δ= 0.2 eV이다. 비 균일 성 폭 L0은 10nm이고 소스 에지 P로부터의 거리는 100nm이다. 도 3j 및 3k는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델의 -VG전이 곡선을 보여준다. VD = 1V(도 3j)및 VD= 10V(도 3k), 여기서 IGZO의 두께는 10, 20, 30, 50 및 100nm, Δ= 0.3eV 및 P = 1μm이다. 실험 결과는 도 2i 및 2j에 나와있다. 다른 P 값과 Δ 값으로 유사한 결과를 볼 수 있다. 도 3l은 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 최소 EC-z 깊이 분포를 보여준다. 도 3m은 VD= 0-2V 일 때, 도 3h에서 IGZO 두께가 20nm 일 때, 쇼트 키 배리어 박막 트랜지스터 불균질성 중앙 아래의 최소 전도대 프로파일을 보여준다.
도 4a 및 도 4b는 이론상 쇼트 키 배리어 박막 트랜지스터에 명백한 배리어 비균질성이 없음을 설명하고, 도 4a는 전류 주입 메커니즘을 보여주는 소스와 반도체 인터페이스 사이의 전도대를 설명한다. 도 4b는 전류 포화 전후의 공핍 영역의 형태를 보여주는 쇼트 키 배리어 박막 트랜지스터의 구조를 도시하는 개략도이다. 도 4c 및 도 4d는 VD= 10V일 때 측정 된 전송 곡선(도 4c)과 VG= 20, 26 및 30V 일 때 측정 된 출력 곡선(도 4d)의 피팅을 보여준다.
도 5a 내지 도 5d는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터의 고유 게인 측정을 보여준다. 도 5a는 VG= 10V, 20V 및 30V 일 때 IGZO 두께가 20nm 인 쇼트 키 배리어 박막 트랜지스터의 증폭 된 출력 곡선을 보여준다. 매우 작은 전류 변동이 측정 소자의 허용 범위 내에 있으면 원래 데이터가 선형으로 맞춰진다. 도 5b는 VG= 10V, 20V 및 30V 일 때 두께가 20nm 인 IGZO의 쇼트 키 두께를 보여준다. 배리어 박막 트랜지스터의 고유 게인은 출력 곡선의 선형 피팅과 15 포인트 평활화로 얻은 고유 게인 값을 보여준다. 도 5c는 전류 소스(Keysight E5270B)를 부하로 사용하여 인버터에서 측정 한 고유 게인을 보여 주며, 측정 설정은 도에 나와 있다. 도 5d는 IGZO 두께가 다른 쇼트 키 배리어 박막 트랜지스터의 고유 게인과 VD간의 관계를 나타내고 있다.
도 6a 내지 도 6d는 산화물 재료를 사용하는 쇼트 키 배리어 박막 트랜지스터의 장점을 보여주고, 도 6a는 3 개의 짧은 채널 길이의 쇼트 키 배리어 박막 트랜지스터의 주사 전자 현미경(SEM)이미지를 보여준다. 도 6b 내지 도 6d는 채널 길이가 1640 nm(도 6b), 602 nm(도 6c) 및 360 nm(도 6d)인 단 채널 쇼트 키 콘택 트랜지스터의 출력 곡선을 보여준다. 이로부터 모든 소자가 단 채널 효과의 영향을 받지 않음을 알 수 있다.
도 7은 쇼트 키 배리어 박막 트랜지스터의 네그티브 바이어스와 광 효과를 보여준다. 도 7은 NBITS에서 20 시간 동안 디바이스의 투과 곡선을 보여준다. 소자는 VG=-20V의 바이어스 전압에서 2000lx 백색 LED를 사용하여 60℃에서 가열되었다.
도 8a는 Ti-ITO 채널 재료를 갖는 TFT의 ID -VG곡선의 개략도이고,도 8b는 Pt-ITO 채널 재료를 갖는 쇼트 키 배리어 박막 트랜지스터의 ID -VG곡선을 도시한다.
도 9a는 220K에서 300K까지 다양한 온도에서 Pt-IGZO 다이오드의 |J|-V 곡선을 보여준다. 여기서 Pt는 3 % O2/Ar 가스에 있고 증착 전력은 60W이다. 도 9b는 도 9a의 잠재적 배리어이다. 배리어 높이의 온도 의존성(평균 배리어 높이의 표준 편차는 σ = 0.08 eV)이 1/T에 상대적인 높이 및 이상 계수의 그래프는 배리어 비균질성의 존재를 나타낸다. 도 9c는 배리어 높이와 이상 계수 및 Pt 증착 전력의 함수 다이어그램이며, 여기서 오차 막대는 평균과의 표준 편차를 보여준다.
도 10은 IGZO 두께가 20nm 및 Pt 인 60W 및 3% O2/Ar 조건에서 증착 된 쇼트 키 배리어 박막 트랜지스터의 iID -VG곡선의 통계 데이터 그래프이다(오차 막대는 평균과의 표준 편차를 보여준다);
도 11a 내지 도 11d는 두께가 100nm 인 반도체 층의 쇼트 키 배리어 박막 트랜지스터의 특성에 대한 불균일 위치의 영향을 보여주며, 여기서 불균일성은 폭이 10nm이고 VG = 10V이다. 도 11a : Δ = 0.1eV에서의 출력 곡선; 도 11b : Δ = 0.2eV에서의 출력 곡선; 도 11c : Δ = 0.3eV에서의 출력 곡선; 도 11d :소스 가장자리에서 z = 5 um, 다른 VD값에서 반도체-유전체 인터페이스의 전위;
도 12는 권장 공정에 따라 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 설명한다.
도 13은 권장 공정에 따라 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 보여준다.
도 1a는 다이어그램에 의거하여 실시 예에 따른 다이오드를 예시하고,도 1b는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터를 예시하고, 도 1c는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터를 예시한다.
도 2a 내지 도 2m은 실시 예에 따라 소스 콘택 증착 조건과 반도체 두께를 조정하여 쇼트 키 배리어 박막 트랜지스터의 설계 및 최적화를 설명하고, 도 2a는 도에 따른 콘택이 있는 TFT의 구조 및 전류 전송 경로를 보여준다. 도 2b는 예에 따른 쇼트 키 콘택을 갖는 TFT의 구조 및 전류 전송 경로를 설명하고, 도 2c는 실시 예에 따른 TFT의 출력 특성 곡선을 설명하고, 도 2d는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선을 나타낸다. 쇼트 키 배리어 박막 트랜지스터는 소스 아래에서 쉽게 고갈되기 때문에 포화 전압(도 2c와 비교)에 상당한 차이가 있다. 도 2e는 60W 아르곤(상), 60W 3% O2/Ar(중), 40W, 3% O2/Ar(하) XPS분석 결과를 나타낸다. 도 2f는 Pt 증착 중 전력과 산소 함량이 다른 쇼트 키 다이오드 |I |-V곡선(소자 구조에 대한 도를 참조. 도 2g는 Pt 증착 공정 동안 전력 및 산소 함량이 다른 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선을 보여준다(소자 구조에 대한 도 참조). 도 2h 내지 2j는 IGZO TFT를 보여준다(도 2h )VD= 1V에서의 두께 의존성(삽입된 도는 소자 구조를 나타냄), VD= 1V에서의 쇼트 키 배리어 박막 트랜지스터(도 2i)및 VD= 10V에서의 쇼트 키 배리어 박막 트랜지스터( 도 2j)출력 특성 곡선; 도 2k 내지 도 2m은 IGZO의 두께가 각각 50nm(도 2k), 30nm(도 2l)및 20nm(도 2m)일 때 쇼트 키 배리어 박막 트랜지스터의 출력 특성이다.
도 3a는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델을 설명하고, 도 3b는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델을 설명하고, 도 3c는 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 ID-VD출력 곡선을 설명한다; 도 3d는 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 ID-VD 출력 곡선을 설명하고, 도 3e는 쇼트 키 배리어 박막 트랜지스터를 설명하고, 도 3d는 예제에 따른 쇼트 키 배리어 박막 트랜지스터를 설명한다. 도에서 VG = 10V, VD = 1V이고 IGZO 두께가 100nm 일 때 쇼트 키 배리어 박막 트랜지스터 소스의 전류 밀도 분포; 도 3f는 도 3d의 쇼트 키 배리어 박막 트랜지스터 소스 극에서의 전류 밀도를 나타낸다; 도 3g는 도 3D에서 쇼트 키 배리어 트랜지스터의 최소 전도대 깊이 z에 따른 Ec 분포를 보여준다. 도 3h 및 도 3i는 소자 시뮬레이션(도 3h)및 실험(도 3i)반도체 두께가 다른 쇼트 키 배리어 박막 트랜지스터의 출력 곡선을 보여준다; 도 3h에서 평균 배리어 높이 는 0.5eV이고 배리어 높이 불균일성은 = 0-Δ= 0.2 eV이다. 비 균일 성 폭 L0은 10nm이고 소스 에지 P로부터의 거리는 100nm이다. 도 3j 및 3k는 예제에 따른 쇼트 키 배리어 박막 트랜지스터 모델의 -VG전이 곡선을 보여준다. VD = 1V(도 3j)및 VD= 10V(도 3k), 여기서 IGZO의 두께는 10, 20, 30, 50 및 100nm, Δ= 0.3eV 및 P = 1μm이다. 실험 결과는 도 2i 및 2j에 나와있다. 다른 P 값과 Δ 값으로 유사한 결과를 볼 수 있다. 도 3l은 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 최소 EC-z 깊이 분포를 보여준다. 도 3m은 VD= 0-2V 일 때, 도 3h에서 IGZO 두께가 20nm 일 때, 쇼트 키 배리어 박막 트랜지스터 불균질성 중앙 아래의 최소 전도대 프로파일을 보여준다.
도 4a 및 도 4b는 이론상 쇼트 키 배리어 박막 트랜지스터에 명백한 배리어 비균질성이 없음을 설명하고, 도 4a는 전류 주입 메커니즘을 보여주는 소스와 반도체 인터페이스 사이의 전도대를 설명한다. 도 4b는 전류 포화 전후의 공핍 영역의 형태를 보여주는 쇼트 키 배리어 박막 트랜지스터의 구조를 도시하는 개략도이다. 도 4c 및 도 4d는 VD= 10V일 때 측정 된 전송 곡선(도 4c)과 VG= 20, 26 및 30V 일 때 측정 된 출력 곡선(도 4d)의 피팅을 보여준다.
도 5a 내지 도 5d는 실시 예에 따른 쇼트 키 배리어 박막 트랜지스터의 고유 게인 측정을 보여준다. 도 5a는 VG= 10V, 20V 및 30V 일 때 IGZO 두께가 20nm 인 쇼트 키 배리어 박막 트랜지스터의 증폭 된 출력 곡선을 보여준다. 매우 작은 전류 변동이 측정 소자의 허용 범위 내에 있으면 원래 데이터가 선형으로 맞춰진다. 도 5b는 VG= 10V, 20V 및 30V 일 때 두께가 20nm 인 IGZO의 쇼트 키 두께를 보여준다. 배리어 박막 트랜지스터의 고유 게인은 출력 곡선의 선형 피팅과 15 포인트 평활화로 얻은 고유 게인 값을 보여준다. 도 5c는 전류 소스(Keysight E5270B)를 부하로 사용하여 인버터에서 측정 한 고유 게인을 보여 주며, 측정 설정은 도에 나와 있다. 도 5d는 IGZO 두께가 다른 쇼트 키 배리어 박막 트랜지스터의 고유 게인과 VD간의 관계를 나타내고 있다.
도 6a 내지 도 6d는 산화물 재료를 사용하는 쇼트 키 배리어 박막 트랜지스터의 장점을 보여주고, 도 6a는 3 개의 짧은 채널 길이의 쇼트 키 배리어 박막 트랜지스터의 주사 전자 현미경(SEM)이미지를 보여준다. 도 6b 내지 도 6d는 채널 길이가 1640 nm(도 6b), 602 nm(도 6c) 및 360 nm(도 6d)인 단 채널 쇼트 키 콘택 트랜지스터의 출력 곡선을 보여준다. 이로부터 모든 소자가 단 채널 효과의 영향을 받지 않음을 알 수 있다.
도 7은 쇼트 키 배리어 박막 트랜지스터의 네그티브 바이어스와 광 효과를 보여준다. 도 7은 NBITS에서 20 시간 동안 디바이스의 투과 곡선을 보여준다. 소자는 VG=-20V의 바이어스 전압에서 2000lx 백색 LED를 사용하여 60℃에서 가열되었다.
도 8a는 Ti-ITO 채널 재료를 갖는 TFT의 ID -VG곡선의 개략도이고,도 8b는 Pt-ITO 채널 재료를 갖는 쇼트 키 배리어 박막 트랜지스터의 ID -VG곡선을 도시한다.
도 9a는 220K에서 300K까지 다양한 온도에서 Pt-IGZO 다이오드의 |J|-V 곡선을 보여준다. 여기서 Pt는 3 % O2/Ar 가스에 있고 증착 전력은 60W이다. 도 9b는 도 9a의 잠재적 배리어이다. 배리어 높이의 온도 의존성(평균 배리어 높이의 표준 편차는 σ = 0.08 eV)이 1/T에 상대적인 높이 및 이상 계수의 그래프는 배리어 비균질성의 존재를 나타낸다. 도 9c는 배리어 높이와 이상 계수 및 Pt 증착 전력의 함수 다이어그램이며, 여기서 오차 막대는 평균과의 표준 편차를 보여준다.
도 10은 IGZO 두께가 20nm 및 Pt 인 60W 및 3% O2/Ar 조건에서 증착 된 쇼트 키 배리어 박막 트랜지스터의 iID -VG곡선의 통계 데이터 그래프이다(오차 막대는 평균과의 표준 편차를 보여준다);
도 11a 내지 도 11d는 두께가 100nm 인 반도체 층의 쇼트 키 배리어 박막 트랜지스터의 특성에 대한 불균일 위치의 영향을 보여주며, 여기서 불균일성은 폭이 10nm이고 VG = 10V이다. 도 11a : Δ = 0.1eV에서의 출력 곡선; 도 11b : Δ = 0.2eV에서의 출력 곡선; 도 11c : Δ = 0.3eV에서의 출력 곡선; 도 11d :소스 가장자리에서 z = 5 um, 다른 VD값에서 반도체-유전체 인터페이스의 전위;
도 12는 권장 공정에 따라 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 설명한다.
도 13은 권장 공정에 따라 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 보여준다.
청구 범위에서 언급 한 바와 같이, 본 발명은 쇼트 키 배리어 박막 트랜지스터를 제안한다. 본 발명은 또한 쇼트 키 배리어 박막 트랜지스터를 제작하기 위한 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 형성하는 방법을 제안한다. 본 발명에서 제안하는 다른 내용은 특허 청구 범위에 포함되며 자세한 내용은 다음과 같다.
산화물 반도체 채널에 쇼트 키 소스
콘택이
형성된 쇼트 키
배리어
박막
트
랜지스터
본 발명의 첫 번째 부분은 산화물 반도체 채널 층에 형성된 쇼트 키 소스 콘택을 갖는 쇼트 키 배리어 박막 트랜지스터를 제안하고, 그 고유 게인은 500을 초과한다.
따라서 쇼트 키 배리어 박막 트랜지스터의 상대적으로 높은(500개 이상)고유 게인으로 인해 쇼트 키 배리어 박막 트랜지스터는 인버터, 로직 회로, 아날로그 회로 및 대 면적 디스플레이와 같은 애플리케이션에 적합하다. 뿐만아니라 쇼트 키 배리어 박막 트랜지스터는 단 채널 효과와 네거티브 바이어스 광 온도 스트레스 효과의 영향을 더 잘 개선할 수 있다. 이와 관련된 자세한 내용은 아래에 나와있다.
트랜지스터는 최근 사회 및 기술 혁명의 초석이며 그 발견은 현대 사회를 재편하였다. 추가 개발을 달성하기 위해 사람들은 산업 요구 사항을 충족하는 새로운 트랜지스터를 설계해야 한다. 박막 트랜지스터를 다른 기본 전자 소자(쇼트 키 다이오드)와 결합하여 사람들은 비 전통적인 트랜지스터 설계를 실현하였다. 이 새로운 쇼트 키 배리어 박막 트랜지스터의 장점은 높은 고유 게인, 낮은 전압 포화, 채널 길이에 대한 둔감, 더 나은 안정성을 포함한다.
문서에서 유사한 디자인과 기능을 가진 쇼트 키 배리어 박막 트랜지스터는 쇼트 키 배리어 박막 트랜지스터, 소스 게이트 트랜지스터 및 터널링 콘택 트랜지스터와 같이 다른 이름이 지정된다. 다른 이름 뒤에는 끊임없이 제시되는 다양한 상충 이론이 있다. 예컨대, 소스 배리어 높이의 감소, 터널링 전류의 증가 또는 유효 소스 길이의 변조가 전류와 게이트의 의존성의 원인으로 간주되었다. 마찬가지로 쇼트 키 드레인 콘택의 영향에 대한 여러 보도가 나와있다. 마찬가지로 다이오드 역 포화 전류, 터널링 전류 및 반도체 층의 소스에 의한 고갈이 전류 포화의 원인으로 간주되어왔다.
쇼트 키 배리어 박막 트랜지스터의 개발과 동시에 산화물 반도체 소자의 획기적인 발전은 특히 대 면적, 유연하고 투명한 응용 분야에서 마이크로 일렉트로닉스 분야의 새로운 시대를 열었다. 산화물 반도체의 넓은 밴드 갭(일반적으로> 3eV)은 높은 광학 투명성을 보장하는 반면 실온 가공성은 유연한 기판과의 호환성을 제공한다. 산화물 반도체, 특히 인듐-갈륨-아연 산화물(IGZO)에 대한 연구는 성숙 단계에 가까워졌지만 대면적 응용 분야에는 여전히 많은 장애가 있다. 가장 중요한 것은 NBITS(negative bias light temperature stress)이다. IGZO TFT가 네거티브 게이트 바이어스에 있을 때, 온도의 증가와 밴드 갭에 가까운 에너지로 광자의 흡수로 인해 턴온 전압이 네그티브 방향으로 이동한다. 현재 NBITS는 IGZO가 디스플레이에서 폴리 실리콘과 비정질 실리콘을 대체하는 것을 방해하는 중요한 요소이다.
또한 소자 크기 문제도 중요한다. 전자 회로의 발전을 유지하기 위해서는 트랜지스터의 밀도를 지속적으로 높여야 하므로 트랜지스터의 크기를 줄여야 한다. 그러나 소스와 드레인 사이의 채널 길이가 어느 정도 줄어들면 트랜지스터의 성능이 크게 저하된다. 특히 스위칭 비율과 고유 게인의 감소는 디스플레이에서 단 채널 소자가 구동 소자로 사용되는 것을 방해한다.
본 발명은 역 바이어스 박막 쇼트 키 다이오드의 새로운 이론을 기반으로 설계했으며, 제작 된 TFT는 매우 높은 게인을 보여주었다. 이러한 설계와 이론적 분석을 기반으로 게이트 소스 트랜지스터의 고유 게인은 일반적으로 10,000을 초과하고 피크 게인은 29,000에 이른다. 또한 NBITS의 영향을 받지 않는 산화물 반도체 박막 트랜지스터가 발명된 것은 이번이 처음이다. 동시에, 그러한 소자의 채널 길이가 360nm로 감소한 후에도 명백한 단 채널 효과는 없다. 마지막으로, 이 설계에서 채널 층은 더 이상 반도체일 필요가 없으며, 예컨대 인듐 주석 산화물(ITO)과 같은 산화물 전도체를 사용할 수 있다.
쇼트 키 배리어 박막 트랜지스터의 클래식 모델에서 바이어스가 0 인 경우 쇼트 키 소스 콘택과 반도체 채널 사이의 인터페이스에 있는 반도체의 전도대 에너지 EC가 최대이다( 즉, 소스 배리어 높이). 전도대 에너지 EC는 반도체 채널의 인터페이스에서 멀어짐에 따라 감소한다. 일반적으로 쇼트 키 배리어 박막 트랜지스터는 약 0.3eV 내지 0.5eV의 소스 배리어 높이를 필요로 하며, 이는 반도체의 채널 층을 고갈시키고 애플리케이션 요구 사항을 충족 할만큼 충분히 높은 전류를 생성한다.
기존 모델은 쇼트 키 소스 콘택과 반도체 층이 균일하다고 믿는다. 산화물 반도체의 고유한 이질성(비 균일성이라고도 함)때문에, 발명자는 이 전통적인 모델이 산화물 반도체의 쇼트 키 소스 콘택에 적합하지 않다고 판단한다. 이러한 이질성은 나노미터 수준일 수 있다. 예컨대 산화물 반도체 및/또는 소스 콘택 전극의 내부 구성 요소의 불균일성 또는 산화물 반도체의 인접 인터페이스 영역의 산소 고갈로 인해 발생할 수 있다. 이는 다결정, 단결정 또는 비정질의 형태 변화 및/또는 소스 콘택 전극의 다른 결정으로 인한 일 함수 변화로 인해 발생할 수 있다.
기존 모델과 달리 소스 접점이 산화물 반도체 채널을 덮는 쇼트 키 배리어 박막 트랜지스터의 경우, 소스 접점 전극과 산화물 반도체 채널 사이의 인터페이스에서 떨어져있을 때 산화물 반도체의 전도 대신 대역 에너지 레벨 EC이 증가한다. 따라서 산화물 반도체 채널의 유효 소스 배리어 높이는 인터페이스의 배리어 높이보다 높다. 계면에서 쇼트 키 소스 콘택트와 반도체 층에 수직 인 방향으로 소스의 저 배리어 영역이 고 배리어 영역으로 둘러싸여 있으면 산화물 반도체 전도대의 최소값EC가 증가한다. 따라서 배리어의 Saddle Point(SP)는 전도대 최소값으로 형성될 수 있다. 배리어 새들 포인트는 최적의 전류 흐름 경로를 제공하고 효과적인 소스 배리어 높이에도 영향을 준다. 나노미터 수준의 배리어가 고르지 않게 분포하면 여러 배리어 새들 포인트가 동시에 유효 소스 배리어 높이를 결정할 수 있다. 본 발명은 일반적인 조건 하에서 배리어 새들 포인트가 전압에 따라 변화하여 유효 배리어 높이도 전압과 직접 관련이 있음을 제안한다. 드레인 전압이 증가하면 배리어 새들 포인트가 낮아져 더 많은 전류가 배리어를 통과할 수 있다. 자세한 내용은 아래에서 자세히 설명한다. 드레인 전압이 증가함에 따라 전류가 증가하면 고유 게인이 감소한다. 즉, 소자의 비균질성은 유효 배리어 높이를 높이거나 낮춤으로써 적어도 부분적으로 쇼트 키 배리어 박막 트랜지스터의 특성을 결정한다. 특히, 불균일로 인한 저 배리어 영역은 쇼트 키 배리어 박막 트랜지스터의 특성에 결정적인 요인이 되며 구체적인 내용은 아래에서 자세히 설명한다.
소스 콘택 전극의 특성을 예상 수준으로 향상시키기 위해 본 발명에서는 쇼트 키 콘택의 유효 배리어 높이가 인터페이스의 소스 배리어 높이보다 낮아야 함을 확인하였다. 본 발명자는 또한 쇼트 키 배리어 박막 트랜지스터의 성능을 제어하거나 불균일성의 영향을 줄이기 위해 산화물 반도체의 두께(즉, 산화물 반도체 채널 두께 H)및/또는 그것의 불균일성을(적어도 부분적으로) 제어할 수 있음을 확인하였다.
보다 이상적인 상황은 효과적인 배리어 높이와 전류가 적용된 전압의 영향을 더 이상 받지 않도록 배리어 새들 포인트를 제거하는 것이다. 산화물 반도체 채널 층의 두께(H)를 감소시키는 것은 배리어 새들 포인트가 최종적으로 완전히 사라질 때까지 산화물 반도체 채널과 소스 콘택 사이의 계면에 더 가깝게 배리어 새들 포인트를 이동시킬 수 있다.
본 발명은 산화물 반도체 채널의 배리어 새들 포인트를 조정하여 유효 소스 배리어 높이를 낮출 수 있음을 입증하였으며, 구체적인 내용은 아래에서 자세히 설명한다. 배리어 새들 포인트의 제어는 다음과 같은 방법으로 달성할 수 있다. 예컨대 배리어 새들 포인트의 높이를 줄이고 유효 배리어 높이를 줄이거 나, 배리어 새들 포인트와 인터페이스 사이의 거리를 줄이거 나, 심지어 배리어 새들 포인트를 완전히 제거한다. 즉, 배리어 새들 포인트의 높이를 줄이는 것뿐만 아니라 산화물 반도체 채널에서 그 위치를 이동함으로써 효과적인 배리어 높이를 줄일 수 있다.
본 발명은 산화물 반도체 채널 층의 두께가 너무 두꺼우면 배리어 새들 포인트의 높이나 계면으로부터의 거리가 너무 크며 쇼트 키 소스 콘택의 유효 배리어 높이가 너무 높아서 성능이 저하된다는 것을 증명하였다. 예컨대, 수요를 충족하기 위해 배리어 새들 포인트 문제로 인해 바이어스 전압이 배리어 높이에 영향을 미치기 시작한다. 구체적인 세부 사항은 아래에서 자세히 설명한다. 반대로, 본 발명은 산화물 반도체 채널 층의 두께가 너무 작 으면 실제로 인가되는 강도가 너무 커져서 터널링 및 배리어를 감소시키는 다른 추가 메커니즘이 쇼트 키 배리어 박막 트랜지스터의 출력 곡선에 영향을 미치는 것을 증명하였다. 구체적인 세부 사항은 아래에서 자세히 설명한다.
소스 콘택을 증착하기 전에 산화물 반도체 채널 층을 처리하여 표면적의 어닐링 또는 플라즈마 처리와 같이 전도도를 높일 수 있다. 그러나, 충분한 두께로도 산화물 반도체 채널 층은 어닐링과 같은 공정 동안 산소에 의해 고갈 될 수 있다. 본 발명자는 산소 처리에 의한 반도체 채널 층의 소모가 불균일성을 크게 하여 반도체 소스 콘택에 영향을 미치는 것을 확인하였으며, 구체적인 내용은 아래에서 자세히 설명한다. 본 발명은 산소 분위기에서 산화물 반도체 채널 층에 소스 콘택 전극을 증착함으로써 산화물 반도체가 과도한 산소를 통해 표면적을 고갈시키거나 유익한 산소 함유 계면 층을 형성하는 것이 유리할 수 있음을 확인하였다. 세부 사항은 아래에서 자세히 설명한다.
발명자는 배리어 높이의 불균일성과 소스 콘택의 두께에 대한 배리어 높이의 의존성을 창의적으로 사용함으로써 IGZO 쇼트 키 박막 트랜지스터 공정과 같은 산화물 반도체와 관련된 전통적인 문제를 극복하였다. 발명자가 산화물 반도체 소자를 성공적으로 제작한 것은 특히 주목할만하다. 예컨대, IGZO 쇼트 키 배리어 박막 트랜지스터는 단 채널에서 매우 높은 고유 게인, 우수한 안정성 및 네그티브 바이어스 광 온도 스트레스 하에서 우수한 안정성을 나타낸다.
이러한 쇼트 키 배리어 박막 트랜지스터는 대 면적 디스플레이, 로직 게이트 및 아날로그 회로에 적합한다. 또한 이러한 쇼트 키 배리어 박막 트랜지스터의 저전압 포화 특성은 전력 소비를 크게 줄여 배터리 구동식 웨어러블 소자에 매우 적합한다.
일반적으로 전통적인 쇼트 키 배리어 박막 트랜지스터(쇼트 키 배리어 박막 트랜지스터)는 소스에서 쇼트 키 콘택(즉, 쇼트 키 소스 콘택)을 사용하여 드레인 전류 ID를 조정함으로써 드레인 전류 ID는 반도체 채널의 영향을 받지 않다.
전통적인 쇼트 키 배리어 박막 트랜지스터처럼 작동하기 위해 다음과 같은 세 가지 기본 설계 원칙이 있다.
(a)게이트 콘택 영역은 쇼트 키 소스 콘택 영역과 겹쳐야 한다.
(b)반도체 채널은 드레인 전류ID를 제한하지 않도록 충분한 전도성을 가져야 한다.
(c)반도체 채널은 역 전압이 가해질 때 채널 층이 완전히 고갈될 수 있도록 충분히 얇아야 한다.
전통적인 쇼트 키 배리어 박막 트랜지스터 구조는 비정질 실리콘, 폴리 실리콘, 산화 아연, 산화 아연 나노 시트 및 산화 아연 나노 와이어를 포함한 다양한 반도체 채널 층을 적용하였다. 지금까지 산화물 반도체를 사용하여 제작 된 기존의 쇼트 키 배리어 트랜지스터는 성능이 매우 좋지 않았는데, 이는 불량한 쇼트 키 소스 콘택 또는 낮은 채널 전도율로 인해 발생할 수 있다.
일반적으로 반도체 층을 고갈시키면서 충분히 큰 전류를 제공하기 위해 쇼트 키 배리어 박막 트랜지스터는 약 0.3-0.5 eV의 소스 배리어 높이가 필요한다. 산화물 반도체의 경우 이러한 낮은 배리어 높이로 균일 한 쇼트 키 콘택을 형성하기가 어렵다. 또한, 산화물 반도체로 만든 쇼트 키 배리어 박막 다이오드에서는 배리어 높이 불균일이 일반적이며 이러한 다이오드의 역 바이어스 전류-전압 특성을 크게 감소시키는 것으로 입증되었다. 지금까지 쇼트 키 배리어 박막 트랜지스터의 작동 메커니즘에 대한 문헌의 모든 논의에서는 소스 콘택에 균일한 배리어가 있다고 가정하였다. 쇼트 키 박막 트랜지스터의 작동 메커니즘은 소스가 역 바이어스될 때 쇼트 키 배리어의 동작에 크게 의존하기 때문에 배리어 높이 변화가 트랜지스터에 미치는 영향을 깊이 이해하는 것이 매우 중요한다.
여기서 산화물 반도체, 특히 IGZO 쇼트 키 배리어 박막 트랜지스터는 매우 높은 게인을 보이며 네거티브 바이어스 광 온도 스트레스 및 단 채널 효과에 대한 전례없는 저항을 나타낸다. 먼저, 본 발명자는 불활성 가스에서 열 어닐링을 통해 전도성 IGZO 채널을 제작하였다. 그러나 IGZO 또는 기타 비정질 반도체에 형성된 쇼트 키 접합은 고르지 않은 배리어 높이를 가질 수 있다. 배리어의 불균일성은 전도대의 최소값에 새들 포인트를 형성하게 하는데, 효과적인 배리어 높이 인 새들 포인트는 바이어스 전압에 따라 쉽게 변한다. 고유 게인을 최대화하려면 새들 포인트의 효과를 제거하거나 줄여야 한다. 발명자는 두 가지 메커니즘을 통해 이를 달성하였다.
1. 쇼트 키 배리어 박막 트랜지스터를 시뮬레이션함으로써, 반도체의 두께를 줄여 새들 포인트를 제거할 수 있다고 판단된다.
2. 소스 콘택 전극의 증착 과정에서 스퍼터링 파워와 산소가 배리어의 불균일성을 제어하는 데 사용된다.
이 두 가지 메커니즘을 통해 제작 된 소자의 고유 게인은 항상 1,000보다 높다. 마지막으로, 본 발명자는 이러한 유형의 쇼트 키 배리어 박막 트랜지스터가 800nm에서 단 채널 효과의 영향을 받지 않으며 네그티브 바이어스 광 온도 스트레스 하에서 매우 안정적이라는 것을 증명하였다.
산화물 반도체의 경우 산소 결함은 쇼트 키 소스 콘택에 불균일을 유발하는 것으로 생각된다. 본 발명에서 설명하는 제작 방법은 모든 산화물 반도체에 적용할 수 있다. 또한, 불균일한 쇼트 키 소스 콘택을 갖는 쇼트 키 배리어 박막 트랜지스터의 시뮬레이션을 통해 본 발명자는 쇼트 키 박막 트랜지스터의 작동 원리를 더 깊이 이해할 수 있으며, 이 원리는 유기 반도체와 같은 다른 비정질 반도체에도 적용 가능하다. 본 발명의 방법은 또한 cmos회로에 사용될 수 있다. 예컨대, Pt는 n 형 산화물 반도체에서 쇼트 키 소스 콘택으로 사용되므로 n 형 및 p 형 트랜지스터 모두에 대한 콘택 전극으로 사용할 수 있다. 쇼트 키 배리어 박막 트랜지스터의 전류는 표준 박막 트랜지스터보다 상대적으로 낮을 수 있지만 시뮬레이션에 따르면 IGZO 및 쇼트 키 박막 트랜지스터와 같은 산화물 반도체에서 생성 된 전류도 AMOLED 디스플레이에 충분한다.
발명자는 산화물 반도체 채널을 기반으로 한 이러한 얇은 쇼트 키 배리어 트랜지스터에 대한 새로운 설계 원리를 결정하였다. 드레인 바이어스 전압과 무관하게 산화물 반도체 채널에서 소스 쇼트 키 콘택의 성능을 구현하 기 위해 유효 소스 배리어 높이는 인터페이스에서 소스 배리어 높이보다 낮아야 한다. 본 발명자는 산화물 반도체 채널의 두께(즉, 산화물 반도체 채널 두께 H)를 조정함으로써 박막 트랜지스터의 특성을 조정하거나 박막의 요철을 제어할 수 있음을 입증하였다. 즉, 불균일 한 배리어의 경우, 배리어 새들 포인트가 제거되거나 쇼트 키 소스 콘택과 산화물에 충분히 가깝도록 산화물 반도체 채널의 두께(즉, 산화물 반도체 채널 두께 H)를 줄여야 한다. 반도체 채널 사이의 인터페이스는 게인을 감소시키거나 산화물 반도체 채널을 고갈시키기에 충분히 높은 전계를 생성 할만큼 충분히 얇을 수 없으므로 작동 전압을 더 크게 해야 한다. 이 새로운 설계 원리를 사용하여 발명자는 IGZO 쇼트 키 배리어 박막 트랜지스터와 같은 초고 고유 게인을 갖는 산화물 반도체를 성공적으로 제작하였다. 이 결과는 주로 쇼트 키 소스 콘택과 산화물 반도체 사이의 계면 장애에 대한 상세한 연구에 기인하며, 이는 다른 장애 물질을 연구하는데도 매우 유용한다. 또한, 이러한 쇼트 키 배리어 박막 트랜지스터는 단 채널 효과와 네거티브 바이어스 광의 고온 스트레스에 대해 매우 둔감함을 나타낸다. 개별적으로 볼 때 이러한 개선 사항은 기존 기술에 대한 탁월한 개선 사항이며 거시적 수준에서 쇼트 키 박막 트랜지스터 기술의 주요 발전을 의미한다.
고유 게인
쇼트 키 배리어 박막 트랜지스터의 고유 게인 AV는 여기서 성능을 측정하는 매개 변수 중 하나로 간주할 수 있으며 구체적인 세부 사항은 아래에서 자세히 설명한다. 쇼트 키 배리어 박막 트랜지스터의 고유 게인은 최소 500이다. 일 예에서, 고유 게인은 바람직하게는 적어도 1,000, 더 바람직하게는 적어도 2,000, 가장 바람직하게는 적어도 3,000, 적어도 5,000, 적어도 8,000 또는 10,000이다. 일 예에서, 고유 게인은 바람직하게는 50,000, 최대 45,000, 최대 40,000, 최대 35,000, 최대 30,000, 최대 25,000, 최대 20,000, 최대 10,000이다.
NBITS
네거티브 바이어스 전압의 온도 스트레스로 인해 전통적인 박막 트랜지스터의 턴온 전압이 작동 중에 네거티브로 될 수 있다. 일 예에서, 백색 발광 다이오드로 30 분 동안, 바람직하게는 45분 후, 약 2000lx 조도 아래에서 광원이 소자에서 3cm 분리되고 바이어스 전압이 -20V이고 게이트 전압과 온도가 20 V 및 80℃에서 쇼트 키 박막 트랜지스터의 턴온 전압의 변화는 최대 10 %, 바람직하게는 최대 5 %,보다 바람직하게는 최대 1 %이다.
단 채널 효과
소스 콘택과 드레인 콘택이 너무 가깝기 때문에 단 채널 효과로 인해 소자의 크기를 줄일 수 없는 문제가 발생할 수 있다. 예컨대, 채널 길이(L)가 2㎛, 1㎛ 또는 0.8㎛로 감소될 때, 20V의 드레인 전압이 인가될 때 박막 트랜지스터는 여전히 부드러운 포화 영역을 보인다.
효과적인
배리어
높이
일 예에서, 소자가 작동 할 때 쇼트 키 소스 콘택의 유효 배리어 높이는 기본적으로 쇼트 키 트랜지스터의 드레인 전압과 무관한다. 이 경우 배리어 새들 포인트가 낮아지거나 제거된다. 거울상힘 배리어의 감소와 같은 다른 요인은 여전히 소스-드레인 전류가 드레인 전압과 관련되도록 할 수 있지만 중요하지는 않다.
일 예에서, 제로 바이어스에서 산화물 반도체 채널의 최소 전도대(즉, 새들 포인트)의 최대 전위는 쇼트 키 소스 콘택과 산화물 반도체 채널 사이의 계면에서 10nm 이내, 바람직하게는5nm 이내, 보다 바람직하게는 3nm 이내이다. 이 경우 배리어 새들 포인트가 낮아지거나 제거된다.
일 예에서, 산화물 반도체 채널은 제로 바이어스에서 산화물 반도체 채널의 전도대 최소값 (즉, 새들 포인트)의 최대 전위는 쇼트 키 소스 콘택과 산화물 반도체 채널 사이의 계면에서 10nm 이내, 바람직하게는 5nm 이내, 보다 바람직하게는 3nm 이내로 한다. 이것은 산화물 반도체 채널이 IGZO 재료 인 경우 특히 그렇다.
일 예에서, 제로 바이어스에서 쇼트 키 소스 콘택 전극으로부터 멀어지는 방향으로 산화물 반도체 채널의 전도대 에너지 레벨을 감소시킴으로써 배리어 새들 포인트가 감소되거나 제거될 것이다.
산화물 반도체
산화물 반도체 채널은 산화물 반도체를 포함하거나 그로 형성되며, 트랜지스터가 켜질 때 충분히 높은 전도성을 갖는다는 것을 이해해야 한다. 따라서 트랜지스터의 소스 콘택 영역이 트랜지스터 전류를 결정한다.
일 예에서, 산화물 반도체는 비정질 산화물 반도체이다. 일 예에서, 산화물 반도체는 결정질 산화물 반도체이다. 일 예에서, 산화물 반도체는 n 형 산화물 반도체를 포함하거나 그이다. 일 예에서, 산화물 반도체는 p 형 산화물 반도체를 포함하거나 그이다.
일 예에서，산화물 반도체는 산화 아연에 기초한 산화물 반도체, 바람직하게는 비정질 산화 아연에 기초한 산화물 반도체를 포함한다. 일 예에서, 산화 아연계 산화물 반도체는 하프늄, 이트륨, 탄탈륨, 지르코늄, 티타늄, 구리, 니켈, 크롬, 인듐, 갈륨, 알루미늄, 주석 및 마그네슘 중 적어도 하나의 원소를 포함한다.
일 예에서, 산화물 반도체는 아연 산화물, 아연 갈륨 산화물, 아연 주석 산화물, 인듐 삼산화물, 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 산화물, 인듐 갈륨 아연 산화물, 인듐 하프늄 아연 산화물을 포함한다. 인듐 실리콘 아연 산화물, 인듐 지르코늄 아연 산화물, 인듐 주석 아연 산화물, 인듐 갈륨 주석 산화물, 주석 이산화물, 알루미늄 아연 산화물, 알루미늄 아연 주석 산화물 또는 지르코늄 아연 주석 산화물. 일 예에서, 산화물 반도체는 다 결정질 산화 아연과 같은 결정질, 다 결정질 산화 아연 갈륨과 같은 결정질, 다 결정질 산화 아연 주석과 같은 결정질, 다 결정질 산화 아연과 같은 결정질, 결정질 인듐 산화물, 다결정 인듐 주석 산화물과 같은 결정, 다결정 인듐 아연 산화물과 같은 결정, 다결정 인듐 갈륨 산화물과 같은 결정, 다결정 인듐 갈륨과 같은 결정 산화 아연, 다결정 인듐 하프늄 아연 산화물과 같은 결정, 다결정 인듐 실리콘 아연 산화물과 같은 결정, 다결정 인듐 지르코늄 아연 산화물과 같은 결정, 다결정과 같은 결정 인듐 주석 아연 산화물, 다결정 인듐 갈륨 주석 산화물과 같은 결정, 다결정 주석 이산화물과 같은 결정, 알루미늄 아연 산화물과 같은 결정, 다결정 알루미늄 아연 주석 산화물과 같은 결정 다결정 지르코늄 아연 주석 산화물과 같은 결정 물질을 포함한다. 일 예에서, 산화물 반도체는 비정질 산화 아연, 비정질 아연 갈륨 산화물, 비정질 아연 주석 산화물, 비정질 인듐 산화물, 비정질 인듐 주석 산화물, 비정질 인듐 아연 산화물, 비정질 인듐 갈륨을 포함한다. 산화물, 비정질 인듐 갈륨 아연 산화물, 비정질 인듐 하프늄 아연 산화물, 비정질 인듐 실리콘 아연 산화물, 비정질 인듐 지르코늄 주석 산화물, 비정질 인듐 주석 아연 산화물, 비정질 인듐 갈륨 주석 산화물 , 무정형 이산화 주석, 무정형 알루미늄 아연 산화물, 무정형 알루미늄 아연 주석 산화물 또는 무정형 지르코늄 아연 주석 산화물을 포함한다.
바람직한 예에서, 산화물 반도체는 InGaZnO(IGZO)이다. 산화물 반도체의 조성은 a(In2O3).b(Ga2O3).c(ZnO)일 수 있다. 보다 바람직하게는 산화물 반도체는 비정질 InGaZnO(IGZO)이다. 산화물 반도체는 비정질 a(In2O3).b(Ga2O3).c(ZnO)일 수 있다. 일 예에서, a, b, c는 a≥0, b≥0 또는 c> 0 인 실수이다. 일 예에서, a, b, c는 실수이며, 여기서 a≥1, b≥1 또는 0 <c≤1이다. 일 예에서, a = 1, b = 1, c = 2.
일 예에서，쇼트 키 소스 콘택을 증착하기 전에 산화물 반도체 채널 층을 어닐링하거나 플라즈마 처리한다. 자세한 내용은 아래에서 자세히 설명한다.
일 예에서，산화물 반도체는 산소 결핍 영역을 포함한다. 일 예에서, 산화물 반도체는 산화물 반도체 채널과 쇼트 키 소스 콘택 근처 또는 산화물 반도체 채널과 쇼트 키 소스 콘택 사이의 계면에 산소 결핍 영역을 포함한다. 일 예에서, 산소 고갈 영역은 계면의 5 nm 이내, 바람직하게는 3 nm 이내이다. 일 예에서, 쇼트 키 소스 콘택이 증착되기 전에 어닐링 동안 산소 고갈 영역이 형성된다. 바람직하게는 산화물 반도체는 IGZO이고,보다 바람직하게는 산화물 반도체는 비정질 IGZO이다.
산화물 반도체 채널 두께 H
산화물 반도체 채널의 두께가 너무 두꺼우면 새들 지점의 높이 또는 새들 지점과 인터페이스 사이의 거리가 너무 클 수 있다. 따라서 유효 소스 배리어 높이가 쇼트 키 소스 콘택 전극의 예상 특성에 비해 너무 높다. 즉, 바이어스 전압에 따라 변경되지 않다. 그러나, 본 발명자는 산화물 반도체 채널의 두께가 너무 얇으면 소자 동작시의 전기장이 너무 커진다고 판단하였다. 따라서 터널링 효과 및 기타 배리어 감소 메커니즘은 박막 트랜지스터의 출력 곡선에서 포화 전류에도 영향을 미치게 된다. 구체적인 세부 사항은 아래에서 자세히 설명한다.
일 예에서，산화물 반도체 채널의 두께(H)는 5 nm 내지 50 nm 범위, 바람직하게는 10 nm 내지 40 nm 범위, 보다 바람직하게는 15 nm 내지 30 nm 범위, 예컨대 20 nm 또는 25 nm이다. 산화물 반도체 채널의 두께(H)는 산화물 반도체 채널과 쇼트 키 소스 콘택사이의 계면 평면에 수직 인 방향으로 측정된다는 것이 분명해야 한다.
쇼트 키 소스
콘택
일 예에서，쇼트 키 소스 콘택은 금속, 합금 및 비금속과 같이 일 함수가 4.5eV 이상, 바람직하게는 5eV 이상인 재료로 형성되어야 한다(표 1). 일 예에서 쇼트 키 소스 콘택은 일반적으로 백금, 팔라듐, 니켈, 금 또는 인듐 주석 산화물로 구성된다.
일 예에서，쇼트 키 소스 콘택은 산소 함유 가스 분위기에서 증발 또는 스퍼터링, 예컨대 산소 함유 가스 분위기에서 스퍼터링에 의해 산화물 반도체 채널 상에 증착된다.
일 예에서，쇼트 키 소스 콘택의 두께는 10 nm 내지 250 nm 범위, 바람직하게는 25 nm 내지 150 nm 범위, 보다 바람직하게는 50 nm 내지 100 nm 범위, 예컨대 70 nm이다.
표 1 각 요소의 일 함수(eV)
일 예에서，쇼트 키 소스 콘택은 등급이 있는 구성 또는 단일 레이어 쇼트 키 소스 콘택이 있는 다층 쇼트 키 소스 콘택을 포함한다. 예컨대, 다층 쇼트 키 소스 콘택은 산화물 반도체 채널 상에 증착 된 5nm 두께의 Pt 층 및 Pt 층을 덮는 Au 층일 수 있다.
인터페이스
레이어
일 예에서，쇼트 키 박막 트랜지스터는 쇼트 키 소스 콘택과 산화물 반도체 채널 사이에 제공된 인터페이스 층을 포함한다. 예컨대, 인터페이스 층은 AgOx와 같은 산화물, 그래 핀과 같은 2 차원 물질 또는 옥타 데실 트리클로로 실란과 같은 유기 자기 조립 단층으로 구성될 수 있다. 일 예에서, 계면 층의 두께는 0.1 nm 내지 5 nm 범위, 바람직하게는 0.5 nm 내지 2 nm 범위이다.
드레인
콘택
일 예에서，드레인 콘택 물질은 금속, 합금, 비금속, 전도성 산화물 등과 같은 물질로 형성 될 수 있다. 일 예에서, 드레인 콘택은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt), 크롬(Cr), 금( Au) 또는 그 합금 또는 전도성 산화물, 예컨대, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 또는 이들의 혼합물로 구성된다.
게이트
콘택
일 예에서, 게이트 콘택은 금속, 합금, 비금속, 전도성 산화물 등과 같은 재료로 형성될 수 있다. 일 예에서, 게이트 콘택은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt), 크롬(Cr)과 같은 금속으로 형성(또는 포함)할 수 있다. 금(Au) 또는 그 합금, 도핑 된 실리콘(Si)과 같은 도핑 된 반도체 또는 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 또는 이들의 혼합물과 같은 전도성 산화물로 구성된다.
쇼트 키
배리어
박막 트랜지스터 구조
일 예에서，쇼트 키 박막 트랜지스터의 구조는 게이트 절연 층, 게이트 절연 층을 덮는 산화물 반도체 채널, 산화물 반도체 채널의 제 1 부분을 덮는 쇼트 키 소스 콘택, 및 산화물 반도체 채널을 덮는 산화물 반도체 채널을 포함한다. 스택의 제 2 부분은 게이트 콘택 및 드레인 콘택에 의해 형성되고, 소스 콘택, 게이트 콘택 및 드레인 콘택은 서로 이격된다.
바람직한 예
일 예에서，쇼트 키 박막 트랜지스터 구조는 다음을 포함한다.
게이트 절연 층에 의해 형성된 스택으로서, 게이트 절연 층이 이산화 규소 인 스택;
산화물 반도체 채널은 게이트 절연 층을 덮고, 산화물 반도체 채널 층은 비정질 a(In2O3).b(Ga2O3).c(ZnO), 여기서 a = 1, b = 1 및 c = 2이다. 여기서, 산화물 반도체는 소스 콘택의 증착 전에 어닐링 동안 형성된 산소 결핍 영역을 포함하고, 산화물 반도체 채널의 두께(H)는 5 nm 내지 50 nm 범위, 바람직하게는 10 nm 내지 40 nm 범위이다. 범위 내에서 보다 바람직하게는 20 nm 또는 25 nm와 같은 15 nm 내지 30 nm 범위;
쇼트 키 소스 콘택 영역은 산화물 반도체 채널의 적어도 제 1 부분을 덮고, 여기서 소스 콘택 전극은 산소를 포함하는 분위기에서 어닐링 된 산화물 반도체 상에 Pt를 스퍼터링함으로써 형성되고;
산화물 반도체 채널의 제 2 부분을 덮는 것은 드레인 콘택 영역이고, 여기서 드레인 콘택 전극에 사용되는 재료는 Pt이고;
및 절연 층의 제 3 부분 아래에 위치하는 게이트 콘택에서, 게이트 콘택에 사용되는 재료는 도핑 된 실리콘이고, 소스 콘택, 게이트 콘택 및 드레인 콘택은 서로 분리되어 있다.
바람직한 예는 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 포함하는 쇼트 키 박막 트랜지스터를 제공한다. 쇼트 키 배리어 박막 트랜지스터는 적어도 500 개, 바람직하게는 적어도 1000 개, 보다 바람직하게는 적어도 2000, 가장 바람직하게는 3000 이상의 고유 게인, 여기서 산화물 반도체 채널 층은 비정질 IGZO, 구체적으로 a（In2O3）.b(Ga2O3).c(ZnO), 여기서 a = 1, b = 1 및 c = 2이고, 산화물 반도체 채널의 두께 H는 5 nm 내지 50 nm 범위, 바람직하게는 10 nm 내지 40 nm 범위, 보다 바람직하게는 15 nm 내지 30 nm 범위, 예컨대 16 nm 내지 28 nm, 예컨대 20 nm 내지 25 nm.
그리고 여기서 소스 콘택은 4.5 eV 이상의 일 함수(예컨대, 금속, 합금, 비금속, 바람직하게는 백금)의 재료로 형성된 쇼트 키 소스 콘택이다. 제로 바이어스에서 쇼트 키 박막 트랜지스터의 산화물 반도체 채널의 최소 전도대 중 가장 높은 지점은 쇼트 키 소스 콘택과 산화물 반도체 채널 사이의 인터페이스에서 10nm 이내이다. 바람직하게는 5nm 범위, 보다 바람직하게는 3nm 범위이다.
제 2 측면은 제 1 측면의 쇼트 키 배리어 트랜지스터에 기초한 인버터, 논리 게이트, 집적 회로, 아날로그 회로 또는 디스플레이 회로를 포함한다.
산화물 반도체 채널에 쇼트 키 소스
콘택
전극을 형성하는 방법
제 3 측면에 따르면, 쇼트 키 배리어 박막 트랜지스터의 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 형성하는 방법을 제안한다. 이 방법은 산소를 포함하는 산화물 반도체 채널 층 상에 산화물 반도체 채널 층을 형성하는 단계를 포함한다.
쇼트 키 소스 콘택, 산화물 반도체 채널 및 쇼트 키 배리어 트랜지스터는 첫 번째 측면을 참조할 수 있다.
증착력
일 예에서，산화물 반도체 채널 상에 소스 콘택을 증착하는 것은 산화물 반도체 채널상의 소스 콘택을 증발시키는 것을 포함한다.
일 예에서，증착 소스가 콘택할 때 스퍼터링 전력 범위는 0.4 W/cm2 내지 3 W/cm2, 바람직하게는 0.6 W/cm2 내지 1.7 W/cm2, 예컨대 0.88 W/cm2 또는 1.32 W/cm2이다. 이러한 스퍼터링 파워는 20W 내지 150W 범위의 스퍼터링 파워에 해당하며 선호되는 범위는 30W 내지 80W이다. 예컨대, 이 특허에서 직경이 3 인치 인 스퍼터링 타겟의 경우 최적의 파워는 40W 또는 60W.
일 예에서, 증착 소스가 접촉 할 때 두께 범위는 10nm 내지 250nm, 바람직하게는 25nm 내지 150nm, 가장 바람직하게는 50nm 내지 100nm, 예컨대 70nm이다. 스퍼터링 파워가 0.4 W/cm2 내지 3 W/cm2 인 경우, 바람직하게는 0.6 W/cm2 내지 1.7 W/cm2, 예컨대 0.88 W/cm2 또는 1.32 W/cm2.
더 높은 스퍼터링 파워로 인해 소스 컨택 증착 속도가 빨라지므로 스퍼터링 공정중에 산화물 반도체 채널과 소스 컨택 사이에 형성된 계면에 더 적은 산소가 혼합될 수 있다. 예컨대, IGZO 산화물 반도체의 경우 더 높은 스퍼터링 전력을 사용하면 더 많은 In3 +가 감소되어 배리어 영역이 낮아지고(배리어 높이의 불균일성이 더 높음)역전류가 더 높아진다. 전력이 증가할수록 밀도가 높을수록 산소 함량의 차이가 줄어들기 때문에 이 효과가 포화될 수 있다.
가스 분위기
일 예에서，불활성 가스는 산소를 포함하고, 불활성 가스는 바람직하게는 아르곤이고, 산소 함량은 0.1 % 내지 10 % 범위, 바람직하게는 1 % 내지 5 % 범위, 예컨대 3%체분압이다.
일 예에서，가스 압력은 1x10-5 mbar에서 1x10-1 mbar까지, 바람직하게는 1x10-4 mbar에서 1x10-2 mbar, 예컨대 5x10-3 mbar범위이다.
일 예에서，대기의 기본 산소 압력 범위는 1x10-8 mbar 내지 1x10-2 mbar이고, 바람직한 범위는 1x10-7 mbar 내지 1x10-2 mbar이며, 최적 범위는 1x10-6 mbar내지 1x10-3 mbar, 예컨대 1x10-5 mbar 내지 1x10-4 mbar.
어닐링
조건
일 예에서, 방법은 산화물 반도체 채널의 전도도를 증가시키고, 동작 전압을 개선하고/하거나 캐리어 이동도를 증가시키기 위해 소스 콘택을 증착하기 전에 산화물 반도체 채널을 처리하는 단계를 포함한다. 산화물 반도체 채널은 어닐링(열 어닐링이라고도 함) 및/또는 Ar 플라즈마 처리와 같은 플라즈마 처리에 의해 처리될 수 있다.
일 예에서，방법은 그 위에 소스 전극을 증착하기 전에 산화물 반도체 채널을 어닐링하는 단계를 포함한다.
질소 분위기에서 200℃ 내지 400℃, 바람직하게는 250℃ 내지 350℃, 예컨대 300℃에서 15 분 이상, 더욱 바람직하게는 30 분 이상, 가장 바람직하게는 60 분 이상 어닐링하는 것이 바람직하다. 어닐링은 반도체 채널의 전도도를 개선하고 작동 전압을 개선하며 캐리어의 이동성을 높일 수 있다. 어닐링은 또한 표면 영역 및/또는 산소로 인해 산화물 반도체의 전체 두께가 고갈되는 영역에 작용할 수 있다.
반도체 채널 재료
일 예에서，산화물 반도체 재료는 스퍼터링, 펄스 레이저 증착, 용액 처리, 연소 합성 또는 스핀 코팅으로 제작된다. 일 예에서, 산화물 반도체 채널은 스퍼터링에 의해 제작된다.
바람직한 예
일 예에서，방법에는 다음이 포함된다.
여기서, 산화물 반도체는 소스 컨택이 산화물 반도체 채널 층 상에 증착되고 소스 컨택이 산소 함유 가스 분위기에서 산화물 반도체 채널 상에 증착되기 전에 어닐링되고;
여기서, 어닐링 조건은 다음과 같다 : 불활성 분위기(바람직하게는 질소), 200℃ 내지 400℃의 온도 범위, 바람직하게는 300℃와 같은 250℃ 내지 350℃의 범위에서 적어도 30 분, 바람직하게는 약 60 분이다;
여기서, 산소로 구성된 스퍼터링 가스 분위기의 불활성 가스는 바람직하게는 아르곤이고, 산소 함량 범위는 0.1 % 내지 10 %, 바람직하게는 1 % 내지 5 %, 예컨대 3 % 체분압;
가스 압력은 5x10-3 mbar에서1x10-1 mbar까지, 바람직하게는 1x10-4 mbar에서 1x10-4 mbar, 예컨대 5x10-3 mbar범위이다.
이들 중 산화물 반도체 채널은 비정질 IGZO이며, 바람직하게는 a(In2O3)b(Ga2O3).c(ZnO)，a=1，b=1，c=2이다. 두께 H는 5 nm 내지 50 nm, 바람직하게는 10 nm 내지 40 nm, 가장 바람직하게는 15 nm 내지 30 nm, 예컨대 20 nm 내지 28 nm, 예컨대 20 nm 또는 25 nm의 20 nm 내지 25 nm;
소스 콘택 금속은 Pt이다.
관련 정의
본 명세서에서 용어 "조성물"은 특정 성분을 포함하는 것을 의미하며, 그러나 다른 구성 요소의 존재는 배제되지 않다. 용어 "주로 …로 구성" 또는 "주로 …로 구성"은 특정 성분을 포함하는 것을 의미하며, 단, 다른 재료는 포함하지 않고 불순물로 존재하는 성분 외에도 가공 중 불가피하게 추가되는 재료 및 본 발명의 기술적 성능 이외의 목적을 달성하기 위해 첨가 된 성분, 예컨대 착색제
해당하는 경우, 본 계약에 설명 된 선택적 기능은 특히 첨부 된 청구 범위에 설명 된 조합에서 단독으로 또는 서로 조합하여 사용할 수 있다. 적절한 경우, 본 발명의 각 측면 또는 예시적인 실시 예의 내용은 본 발명의 다른 모든 측면 또는 실시 예에도 적용될 수 있다. 즉, 본 명세서를 읽는 숙련자는 본 발명의 각 측면 또는 실시 예의 내용을 서로 다른 측면과 실시 예 사이에서 상호 교환 및 결합할 수 있는 것으로 간주해야 한다.
도면의 세부 설명
소스
배리어
제어
도 1a는 실시 예에 따른 다이오드(10)를 도시한다. 도 1a는 Si/SiO2 기판상의 IGZO-Pt 쇼트 키 다이오드(10)의 구조의 단면도를 도시한다. 다이오드(10)는 실리콘으로 만들어진 게이트 콘택트(11), 그 위에 실리콘 이산화물로 만들어진 유전체 층(12), 티타늄으로 만들어진 오믹 콘택 층(13), IGZO 산화물 반도체 층(14)으로 덮여 있고, 유전체층(12)으로 덮인 Pt 쇼트 키 소스 콘택 전극(15)과 콘택하고 산화물 반도체(14)의 일부를 덮는다.
다이오드(10)의 산화물 반도체 채널 층 두께(H)는 150nm이고 산화물 반도체는 IGZO이다. 다이오드(10)는 70nm의 쇼트 키 소스 콘택 두께 h를 갖고, 쇼트 키 소스 콘택은 Pt(금속)이다. 다이오드(10)는 두께가 70nm 인 Ti 오믹 콘택 전극을 갖는다. 모든 금속 층은 무선 주파수 스퍼터링에 의해 증착된다. 게이트 콘택트(11), 유전체층(12), 오믹 콘택트 층(13)및 쇼트 키 소스 콘택트(15)를 위한 다른 재료가 알려져있다. 산화물 반도체(14)의 재료는 위에 제시되어 있다.
도 1b는 쇼트 키 배리어 박막 트랜지스터(100)를 도시한다. 도 1b는 Si/SiO2 기판 상에 IGZO-Pt로 형성된 쇼트 키 배리어 박막 트랜지스터(100)의 구조를 도시 한 단면도이다. 쇼트 키 배리어 박막 트랜지스터(100)는 고농도로 도핑 된 실리콘 웨이퍼로 형성된 게이트 콘택 전극, SiO2로 형성된 게이트 절연 층 및 IGZO로 형성된 산화물 반도체 채널로 구성된다. 쇼트 키 소스 콘택 전극은 산화물 반도체 채널의 첫 번째 부분을 덮는 Pt로 구성되고, 드레인 콘택은 산화물 반도체 채널의 두 번째 부분을 덮는 Pt로 구성된다. 쇼트 키 소스 콘택 전극(150)과 드레인 콘택 전극(160)사이의 거리는 L이다. 산화물 반도체 채널의 두께는 H이다. 쇼트 키 소스 콘택 전극(50)의 두께는 h이다. 이 예에서, Si/SiO2 기판은 게이트 콘택 전극(110)(게이트 전극이라고도 함)및 게이트 절연 층(120)을 형성한다. 그러나, 쇼트 키 배리어 박막 트랜지스터(100)는 유리 또는 플라스틱과 같은 절연 기판 위에도 제작될 수 있다. 이 경우, 게이트 콘택 전극(110)(예컨대, 금속 또는 ITO와 같은 전도성 산화물)을 절연 기판 위에 증착한 후 그 위에 게이트 절연 층(예 : SiO2 또는 HfO2)을 증착한다. 게이트 콘택 전극(110), 게이트 절연막(120), 쇼트 키 소스 콘택 전극(150)및/또는 드레인 콘택 전극(160)의 재료는 공개되어 있다. 산화물 반도체 채널(140)의 재료는 전술한 바와 같다.
쇼트 키 배리어 박막 트랜지스터(100)의 산화물 반도체 채널 두께(H)는 20nm이고 그 재료는 IGZO이다. 일반적으로 쇼트 키 배리어 박막 트랜지스터(100)의 산화물 반도체 채널 두께(H)는 5 내지 100nm 범위이다. 쇼트 키 배리어 박막 트랜지스터(100)의 소스(S)의 길이는 600㎛이고, 채널 길이(L)는 60㎛이다. 쇼트 키 배리어 박막 트랜지스터(100)의 폭(W)은 2mm이다. 쇼트 키 배리어 박막 트랜지스터(100)는 70nm의 쇼트 키 소스 콘택 두께 h를 가지며, 그 재료는 Pt(즉, 금속)이다. 후술하는 바와 같이 쇼트 키 배리어 박막 트랜지스터(100)의 모든 금속층은 RF 스퍼터링 방법으로 증착된다.
쇼트 키 배리어 박막 트랜지스터의 메커니즘을 위해 IGZO는 소스 영역이 전류를 효과적으로 제어할 수 있도록 높은 전도성을 가져야 한다. 이것은 300°C의 질소 분위기에서 산화물 반도체를 어닐링(즉, 열 어닐링)함으로써 달성될 수 있다. 그러나 In3+는 고온에서 In0로 환원되기 때문에 산화물 반도체의 쇼트 키 콘택 특성은 계면의 산소 함량(즉, 쇼트 키 소스 콘택과 산화물 반도체 채널 사이의 인터페이스, Pt-IGZO 인터페이스)에 크게 의존한다. 따라서 질소 분위기에서 산화물 반도체를 어닐링하면 산소 함량이 감소하여 쇼트 키 배리어 성능이 저하된다.
도 1C는 예제에 따른 쇼트 키 배리어 박막 트랜지스터를 도시한다. 도 1C는 Si/SiO2기판 상에 제작 된 IGZO-Pt 쇼트 키 배리어 박막 트랜지스터(100A)의 구조의 단면도를 도시한다. 쇼트 키 배리어 박막 트랜지스터(100A)는 전술 한 쇼트 키 배리어 박막 트랜지스터(100)와 실질적으로 유사하다.
쇼트 키 배리어 박막 트랜지스터(100)와 비교하여, 쇼트 키 배리어 박막 트랜지스터(100A)는 Pt로 형성된 필드 플레이트(170)를 더 포함하는데, 이는 쇼트 키 소스 콘택(150)으로부터 연장되고 SiO2로 형성된 다른 하나를 덮는다. 유전체층 180. 유전체층(180)은 쇼트 키 소스 콘택(150)과 드레인 콘택(160)사이의 산화물 반도체 채널(140)의 제 3 부분을 덮고 그 사이의 갭의 일부를 채운다. 필드 플레이트(170)는 쇼트 키 소스 콘택(150)과 산화물 반도체 채널(140)사이에 용량성 결합을 제공하여 쇼트 키 소스 콘택(150)근처 및/또는 에지에서 과도하게 높은 전기장의 생성을 방지한다.
도 2A 내지 2M은 실시 예에 따라 소스 콘택의 증착 조건 및 산화물 반도체의 두께를 조정하는 것을 설명하고, 쇼트 키 배리어 박막 트랜지스터를 설계하고 최적화한다. 도 2A는 저항 콘택 TFT의 구조와 전류 전송 경로를 보여준다. 도 2B는 예에 따른 쇼트 키 콘택 박막 트랜지스터의 구조 및 전류 전송 경로를 보여주며, 소스 아래의 고갈로 인해 전류가 포화되는 방식을 보여준다. 도 2C는 예제에 따른 저항성 콘택 TFT의 전형적인 출력 특성 곡선을 보여주고, 도 2D는 예제에 따른 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선을 보여준다 : 포화 전압은 상당한 차이가 있다(도 2C와 비교). 쇼트 키 배리어 박막 트랜지스터는 소스에서 쉽게 고갈되기 때문이다. 도 2E는 60W 아르곤(위), 60W(3％ O2/Ar)(중간)및 40W（3％ O2/Ar）(아래)에서 XPS 결과를 보여준다. 도 2F는 Pt 증착 중 전력 및 산소 함량이 다른 쇼트 키 다이오드의 | I |-V곡선을 보여준다. 도 2G는 Pt 증착 중 전력 및 산소 함량이 다른 쇼트 키 배리어 박막 트랜지스터의 전송 특성을 보여준다. 도 2H 내지 2J는 V D = 1V에서 IGZO TFT(도 2H)(소자 구조에 대한 삽입 참조), V D =1 V에서 쇼트 키 배리어 박막 트랜지스터(도 2I)및 쇼트 키 배리어 박막 트랜지스터 V D =10 V(도 2J)전송 특성 곡선을 보여준다. 도 2K 내지 2M은 IGZO의 두께가 50nm(도 2K), 30nm(도 2L)및 20nm(도 2M)일 때 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선이다.
소스 배리어는 쇼트 키 배리어 박막 트랜지스터의 가장 중요한 기능이다. 산화물 반도체에 쇼트 키 소스를 형성하는 것은 어렵고 계면에 충분한 산소 함량이 있는지 여부에 따라 달라진다. 그러나 산소 결손은 산화물 반도체에서 도너 상태이기 때문에 전도성 채널 제작의 어려움을 더욱 증가시킨다. 또한, 전도성 채널의 전도도를 향상시키기 위해 소자를 준비한 후 어닐링을 수행하면 배리어의 성능이 저하되므로 쇼트 키 콘택이 증착되기 전에 어닐링을 수행해야 한다. 따라서 계면에서 충분한 산소 함량을 보장하기 위해 쇼트 키 콘택의 증착 과정에서 산소를 추가해야 한다. 본 발명자는 3％ O2/Ar 분위기에서 증착력을 조정하여 Pt 막의 산소 함량을 효과적으로 제어할 수 있다. 도 2E의 XPS 결과는 순수한 아르곤 대기에 증착 된 Pt 막의 산소 함량이 무시할 수 있음을 보여준다. 산소가 도입되면 Pt 4p3/2의 피크 면적에 대한 O 1s의 비율이 증가하고 Pt 4f5/2 및 4f7/2의 피크가 왼쪽으로 이동하여 Pt 필름이 산화되었음을 나타낸다. 또한 증착 전력을 60W에서 40W로 줄임으로써 Pt 막의 산소 함량도 더욱 증가시킬 수 있다.
쇼트 키
배리어
박막 트랜지스터
종래의 TFT는 반도체 채널로 연결된 소스와 드레인을 포함한다. TFT가 제대로 작동하려면 콘택이 오믹 콘택, 즉 낮은 저항이어야 한다. 반도체 채널은 절연 매체를 통해 게이트 전극에 용량 적으로 결합되므로 게이트 전압은 채널의 전도도를 제어할 수 있다(도 2A). 쇼트 키 배리어 박막 트랜지스터(도 2B)에서 소스 오믹 콘택은 쇼트 키 콘택으로 대체된다. 따라서 전류를 결정하는 것은 채널이 아닌 소스이다. 도 2C와 도 2E의 IGZO TFT와 쇼트 키 배리어 박막 트랜지스터의 출력 특성 곡선은 소스 오믹 콘택을 쇼트 키 소스 콘택으로 대체 한 효과를 증명한다. TFT 전류는 높은 드레인 전압에서만 포화된다. 쇼트 키 배리어 박막 트랜지스터에서 쇼트 키 소스는 반도체 층을 완전히 고갈시켜 쇼트 키 배리어 박막 트랜지스터의 전류가 포화 될 때 전압이 현저하게 낮아진다(도 2B). 더 중요한 것은 쇼트 키 배리어 박막 트랜지스터의 포화도가 좋을수록 고유 게인(트랜지스터의 중요한 특성 매개 변수)이 TFT의 게인보다 훨씬 크다는 것을 의미한다.
Pt-IGZO 쇼트 키 다이오드와 쇼트 키 배리어 박막 트랜지스터를 제작하여 산소 함량이 다른 쇼트 키 콘택의 성능을 테스트하였다. 도 2F는 쇼트 키 다이오드 | I |-V 곡선이고 도 2G는 쇼트 키 배리어 박막 트랜지스터의 전송 특성 곡선이다. 산소 처리가 없는 Pt-IGZO 다이오드는 쇼트 키 콘택에 낮은 전위 배리어가 형성되기 때문에 실제로 오믹 콘택에 가깝다. 하부 배리어는 계면에서 산소 함량이 충분하지 않아 In3+가 In0으로 감소하기 때문에 발생한다. 산소가 풍부한 Pt를 콘택 전극으로 사용하면 배리어가 더 균일해 지므로 다이오드의 역전 류와 쇼트 키 배리어 박막 트랜지스터의 온 전류가 감소한다. 다이오드 역전 류 및 저온 측정의 강한 바이어스 의존성은 일부 배리어 높이 불균일성이 여전히 존재 함을 입증한다(도 9A 및 도 9B). 또한 다이오드 I-V 곡선에서 추출한 배리어 높이에서 증착 전력의 변화가 배리어의 불균일성에도 영향을 미친다는 것을 알 수 있다. 증착 전력이 높을수록 Pt 증착 속도가 빨라지고 Pt-IGZO 인터페이스에 더 적은 산소가 도입되어 증착 전력이 증가함에 따라 배리어 높이가 감소한다(도 9C). 따라서 전력의 증가는 쇼트 키 배리어 박막 트랜지스터의 온 전류를 증가시키고 턴온 전압을 감소시킨다. 쇼트 키 배리어 박막 트랜지스터는 100W의 증착 전력에서 더 높은 턴온 전류를 가질 수 있지만 60W의 증착 전력은 균일한 배리어 높이를 제공할 수 있으므로 60W가 Pt 증착을 위한 최상의 조건으로 선택된다. 배리어에 대한 증착 조건의 영향에 대한 자세한 내용은 도 9C를 참조할 수 있다.
도 2F는 예시에 따른 쇼트 키 다이오드(10)의 | I |- V곡선을 도시한다. 도 2F는 Pt 증착 중 스퍼터링 파워와 산소 함량이 다른 쇼트 키 다이오드의 | I |- V곡선을 보여준다. 쇼트 키 다이오드(10)의 산화물 반도체 채널 두께(H)는 150nm이고 그 재료는 IGZO이다. 쇼트 키 다이오드(10)의 쇼트 키 소스 콘택 두께 h는 70nm이고 그 재료는 Pt이다. 쇼트 키 다이오드(10)의 오믹 콘택 층의 두께 h는 70nm이고 그 재료는 Ti이다. 쇼트 키 소스 콘택 Pt를 산소가 없는 상태에서 60W, 3％ O2/Ar분위기에서 40W, 60W 및 100W의 전력으로 증착함으로써, 일련의 쇼트 키 배리어 박막 트랜지스터를 제작하였다.
도 2F에서 볼 수 있듯이 산소가 없는 상태에서 Pt를 증착하면 IGZO-Pt 콘택이 오믹 콘택이 된다. IGZO 채널(즉, 산화물 반도체 채널)의 전도도에 악영향을 주지 않고 계면(즉, 쇼트 키 소스 콘택과 산화물 반도체 채널 사이의 계면)에서 산소 함량을 높이기 위해 먼저 산화물 반도체를 열 어닐링 한 다음 Pt를 3％ O2/Ar 분위기에서 증착한다. 또한 Pt의 증착 전력이 증가함에 따라 다이오드의 역전 류도 증가한다(도 2F). 예컨대, V=-1V일 때 100W의 다이오드 전류는 40W의 다이오드 전류보다 2 배 더 크다. 증착 전력이 100W 이상으로 증가하면 전류에 대한 영향이 제한된다.
도 2G에 도시 된 바와 같이, 쇼트 키 배리어 박막 트랜지스터(100)의 전달 특성 곡선에서 쇼트 키 다이오드(10)와 유사한 결과가 관찰될 수 있다. 3％ O2/Ar 분위기에서 40W로 Pt를 증착하고 3％O2/Ar 분위기에서 60W로 Pt를 증착한 쇼트 키 배리어 박막 트랜지스터(100)를 비교하면 전자의 턴온 전압이 후자보다 높다. 6V. 3％O2/Ar 분위기에서 Pt를 60W로 증착하여 준비한 소자는 더 높은 전류와 0에 가까운 턴온 전압을 가지므로 소자 성능이 더 우수한다. 그러나 증착 전력이 60W를 초과하면 턴온 전류 및 턴온 전압의 향상이 제한된다.
역전류의 이러한 강한 의존성은 배리어의 불균일성과 관련이 있을 수 있다. 증착 전력이 높으면 Pt 증착 속도가 빨라지므로 스퍼터링 중에 Pt-IGZO 인터페이스에 더 적은 산소가 도입된다. 따라서 더 높은 증착 전력을 사용하면 더 많은In3+가 감소하여 낮은 배리어 영역에서 더 높은 밀도와 더 높은 역전류가 발생한다. 그러나 고출력에서 산소 함량의 차이가 감소하기 때문에 전류 변화도 감소한다.
두께에 따른 쇼트 키
배리어
박막 트랜지스터 성능의 변화
본 발명자는 쇼트 키 다이오드의 역전 류가 반도체 두께에 크게 의존한다는 것을 보여 주었다. 따라서 쇼트 키 배리어 박막 트랜지스터의 성능은 두께를 조정하여 최적화할 수 있다. 이 가설을 검증하기 위해 IGZO 두께가 20nm, 30nm, 50nm 인 IGZO TFT와 쇼트 키 배리어 박막 트랜지스터를 동시에 제작하였다(도 10은 20nm 쇼트 키 배리어 박막 트랜지스터의 전달 특성 곡선 통계를 보여준다). 분석). 모든 IGZO TFT의 이동성은 약 7 cm2V-1s-1이고 VT는 약 2V이다. IGZO TFT는 명백한 두께 의존성이 없다(도 2H). 대조적으로, 도 2I 및 2J의 쇼트 키 배리어 박막 트랜지스터 전달 특성 곡선은 강한 두께 의존성을 나타낸다.
우선, 드레인 전압 V D=10 V일 때, 턴온 전압 V ON은 50nm에서 -18V에서 20nm에서 0V로 증가한다. V ON의 변조는 쇼트 키 소스에서 고갈의 어려움에 기인 할 수 있다. 더 얇은 반도체는 더 쉽게 고갈되므로 채널을 열려면 더 큰 양의 전압 V G가 필요한다. 그 다음으로, 도 2I의 더 얇은 소자는 더 큰 온 전류를 가지며, 이는 현재 문헌에서 설명되지 않는다.
도 2K, 2L 및 2M의 출력 특성 곡선에는 기존 이론으로는 설명할 수 없는 두 가지 다른 추세가 있다. 첫째, 반도체가 얇을수록 낮은 V D에서 곡선이 더 선형 적이다. 둘째, 디바이스의 포화 영역에서 더 얇은 반도체 층은 더 평평한 포화 전류를 제공할 수 있다. 포화 전류의 평탄도는 높은 고유 게인을 얻기 위해 특히 중요한다. 또한 IGZO의 두께를 50nm에서 20nm로 줄이면 고유 게인이 거의 2 배 증가하는 것으로 관찰된다. 이러한 두께 의존성의 근본 원인을 연구하기 위해 아래에서 자세히 설명하는 소자 시뮬레이션을 수행하였다.
완전히 공핍 된 불균일 다이오드의 경우 유효 배리어 높이는 두께와 관련이 있을 수 있다. 쇼트 키 배리어 박막 트랜지스터(100)의 산화물 반도체 채널 두께(H)를 조정하여 쇼트 키 배리어 박막 트랜지스터의 유효 배리어 높이를 최적화 하였다.
IGZO를 산화물 반도체로 사용하여 각각 10nm, 20nm, 30nm, 50nm 두께의 반도체 채널 층이 있는 TFT와 쇼트 키 배리어 박막 트랜지스터(100)를 준비하였다. 순수한 Ar 분위기에서 증착 된 Ti는 TFT 소스-드레인 콘택 전극 역할을 한다. 3％ O2/Ar 분위기에서 60W로 증착 된 Pt는 쇼트 키 배리어 박막 트랜지스터(100)의 쇼트 키 소스 콘택 전극(150)역할을 한다.
도 2 K, 2L 및 2M에 도시 된 쇼트 키 배리어 박막 트랜지스터(100)의 I D -V D 출력 특성 곡선에 따르면, 산화물 반도체 채널의 두께가 감소할수록 포화 전압이 감소한다. 이것은 이중 유전체 모델과 일치한다.
그중, V Dsat1은 쇼트 키 소스컨택(150)(소스 포화 전압이라고도 함)아래의 산화물 반도체 채널(140)을 완전히 고갈시키는 데 필요한 전압이고, V T는 쇼트 키 배리어 박막 트랜지스터, C S 및 C G 는 산화물 반도체 채널(140)과 게이트 절연막(120)의 단위 면적당 정전 용량이다. 일반적으로 V Dsat1은 기존 TFT의 드레인 포화 전압 V Dsat2보다 훨씬 낮다.
또한 두 가지 예상치 못한 경향을 관찰하였다.
우선, 산화물 반도체 채널 두께가 더 얇은(예컨대, 30nm 및 50nm)쇼트 키 배리어 박막 트랜지스터(100)의 경우, 포화 전류가 더 평탄하다.
그 다음으로, 더 얇은 산화물 반도체 채널 두께 H(예컨대, 30nm 및 50nm)를 갖는 쇼트 키 배리어 박막 트랜지스터(100)의 경우, 포화 전에 더 선형적인 I D -V D 출력 곡선을 갖는다. 포화 전류의 VD 의존성은 높은 고유 게인을 달성하는 데 특히 중요한다. 이에 대해서는 아래에서 자세히 설명한다.
고르지 않은
배리어의
영향
쇼트 키 배리어 박막 트랜지스터의 동작 특성은 쇼트 키 소스 콘택(150)의 공핍 영역 또는 엔벨로프의 다이오드와 저항의 분산 네트워크를 사용하여 설명할 수 있다.
도 3A는 일 예에 따른 쇼트 키 배리어 박막 트랜지스터(100)의 모델을 도시한다. 특히, 도 3A는 쇼트 키 배리어 박막 트랜지스터(100)의 분산 다이오드 모델의 단면도를 도시한다.
도 1B와 관련하여 전술 한 바와 같이, 쇼트 키 배리어 박막 트랜지스터(100)는 Si로 형성된 게이트 콘택(110), SiO2로 형성된 게이트 절연 층(120)및 IGZO 산화물 반도체 채널 층( 140), 기판의 게이트 절연 층(120), 쇼트 키 소스 콘택(150)을 덮고, 산화물 반도체 채널(140)의 첫 번째 부분을 덮고, 드레인 콘택(160)을 덮고 산화물 반도체 채널(140)의 두 번째 부분을 포함한다. 쇼트 키 배리어 박막 트랜지스터(100)는 기판 Si 층(110)의 뒷면에 게이트 콘택(170)을 포함한다. 쇼트 키 소스 콘택 전극(150)과 드레인 콘택 전극(160)은 길이 L만큼 서로 이격되어있다. 산화물 반도체 채널(140)의 두께는 H이다. 쇼트 키 소스 콘택 전극(150)의 두께는 h이다.
산화물 반도체의 채널 층(140)은 다중 다이오드S의 분산 네트워크로 볼 수 있다(이 예에서는 4 개의 다이오드가 서로 병렬로 연결되고 제 5 다이오드와 직렬로 배열 됨). 그리고 쇼트 키 소스 콘택(150)의 공핍 영역 또는 엔벨로프 사이에 여러 저항(이 예에서는 4)및 (이 예에서는 3)로 구성,
그 중에서, 저항는 산화물 반도체 저항의 적어도 일부이고, 저항는 채널 저항의 적어도 일부이다. 사용시 드레인 전류는 역방향 바이어스 소스 배리어에 의해 제어된다. 모드 1에서 전류은 드레인 콘택(160)에 가장 가까운 쇼트 키 소스 전극(150)의 가장자리에서 배리어 높이를 조정하여 제어된다. 모드 2에서 전류 I_2는 JFET의 원리와 유사하게 쇼트 키 소스 콘택(150)의 가장자리 아래에 형성된 공핍 영역을 조절하여 제어된다. 드레인 전류. 즉, 역 바이어스 다이오드가 드레인 전류를 제어한다.
산화물 반도체 채널(140)은 전도성이 높기 때문에 수직 전송은 수직 저항이 아닌 쇼트 키 소스 콘택(150)에서 역방향 바이어스 다이오드가 지배 할 가능성이 높다. 역 바이어스 다이오드에서 지수 전류의 증가는 터널링, 거울상힘 감소 및/또는 고르지 않은 배리어를 비롯한 다양한 이유때문일 수 있다. 그러나 터널링 또는 거울상힘 감소가 지수 전류 증가의 원인 인 경우 산화물 반도체 채널 두께 H가 감소함에 따라 전계가 증가한다. 따라서 에 대한 의 지수 의존성은 산화물 반도체 채널 두께 H를 줄임으로써 만 악화될 수 있다. 도 2K 내지 2M의 실험 결과에서 알 수 있듯이, 산화물 반도체 채널의 두께 H를 줄이면 지수 성장을 제거 할 수 있으므로 터널링 및/또는 거울상힘의 감소 효과는 작거나 무시할 수 있는 것으로 간주될 수 있다. Pt-IGZO 쇼트 키 다이오드(10)에서 산화물 반도체 채널의 두께 H에 대한 역전 류의 의존성은 고르지 않은 배리어 높이로 인해 발생할 수 있다. 그러나 지금까지 쇼트 키 배리어 박막 트랜지스터의 쇼트 키 소스 콘택의 불균일성에 대한 연구는 없다.
도 3B는 일 예에 따른 쇼트 키 배리어 박막 트랜지스터의 모델 구조를 보여준다. 도 3b는 소스 배리어가 쇼트 키 소스 콘택(150)에 불균일성(180)(배리어 불균일 또는 낮은 배리어 영역이라고도 함)을 포함하는 쇼트 키 배리어 박막 트랜지스터의 모델 단면도를 도시한다.
상기 도 1B 및 3A의 설명에 따르면, 쇼트 키 배리어 박막 트랜지스터(100)는 Si로 형성된 게이트 콘택(110), SiO2로 형성된 게이트 절연 층(120)및 IGZO 산화물 반도체 트렌치를 포함한다. 채널 층(140), 기판의 게이트 절연 층(120), 쇼트 키 소스 콘택(150), 산화물 반도체 채널(140)의 첫 번째 부분을 덮는 드레인 콘택(160)), 산화물 반도체 채널(140)의 제 2 부분을 덮는다. 쇼트 키 배리어 박막 트랜지스터(100)는 기판 Si 층(110)의 뒷면에 게이트 콘택(170)을 포함한다. 쇼트 키 소스 콘택 전극(150)과 드레인 콘택 전극(160)은 길이 L만큼 서로 이격되어있다. 산화물 반도체 채널(140)의 두께는 H이다. 쇼트 키 소스 콘택 전극(150)의 두께는 h(즉, 쇼트 키 소스 콘택 두께)이고, 길이는 (즉, 쇼트 키 소스 콘택 길이)이다. 배리어 요철 영역(180)의 폭은 10nm로 LBR(low barrier region)이 되며, 이 고르지 않은 영역과 쇼트 키 소스 콘택 전극(150)의 드레인 단자 사이의 거리는 P이다.
쇼트 키 배리어 박막 트랜지스터(100)는 Silvac사(미국)에서 제공하는 Silvaco Atlas(RTM)를 사용하여 시뮬레이션되었다. 도 3B에 도시 된 바와 같이, 배리어 고르지 않은 영역(180)이 쇼트 키 소스 콘택 전극(150)에 삽입된다. 배리어 높이가 평균 배리어 높이 0.5 eV보다 낮은 배리어 비균질성 만 고려된다. 더 높은 고르지 않은 배리어 영역이 드레인 전류에 큰 영향을 미치지 않을 것으로 예상되기 때문이다. 쇼트 키 소스 콘택 전극(150)의 불규칙한 불규칙 분포가 소자 성능에 미치는 영향을 이해하는 데 도움을 주기 위해 배리어 고르지 않은 영역(180)의 위치와 크기를 변경하였다. 쇼트 키 소스의 콘택 길이 S는 5μm로 고정된다. 쇼트 키 소스(150)와 드레인(160)사이의 거리(L)는 2㎛(채널 길이라고도 함)로 고정된다. 채널 폭은 1μm로 고정된다. 배리어 고르지 않은 영역(180)의 폭 )은 10nm이다.
도 3B에서 볼 수 있듯이 Silvaco Atlas를 사용하여 쇼트 키 배리어 박막 트랜지스터를 시뮬레이션하고 배리어 불균일 영역(IH)을 쇼트 키 소스 콘택에 삽입하였다. 도 3C는 본 실시 예의 쇼트 키 배리어 박막 트랜지스터(100)의 출력 특성 곡선 를 나타낸다. 도 3C는 균일한 소스 배리어를 갖는 쇼트 키 배리어 박막 트랜지스터(100)의 출력 특성 곡선를 나타내며, 출력 특성 곡선에서 는 1V 단계로 0V에서 10V로 점차 증가한다.
보다 구체적으로,도 3C는 균일한 배리어 높이를 갖는 쇼트 키 배리어 박막 트랜지스터(100)의 시뮬레이션 된 출력 곡선를 도시하고, 쇼트 키 소스(150), 산화물 반도체 및 IGZO의 채널 두께 H는 100nm이다. 균일 한 배리어를 갖는 이러한 종류의 쇼트 키 소스 콘택(150)은 실제 제작 환경에서 달성할 수 없으며 여기서 비교 및 분석에만 사용된다. 이 출력 특성 곡선은 표준 쇼트 키 배리어 박막 트랜지스터의 전형적인 곡선이다. 가 10V 일 때 디바이스는 0.7nA의 낮은 포화 전류 , 2.6V의 낮은 포화 전압 및 200GΩ의 높은 출력 임피던스 을 갖는다 .
도 3D는 본 실시 예의 쇼트 키 배리어 박막 트랜지스터(100)의 출력 곡선 I_D-V_D를 나타낸다. 도 3D는 시뮬레이션 된 쇼트 키 배리어 박막 트랜지스터(100)의 출력 곡선를 나타내고 있으며, 게이트 콘택 전압()은 1V 단계로 0V에서 10V로 점차 증가한다. 쇼트 키 배리어 박막 트랜지스터(100)는 100nm 두께의 IGZO 산화물 반도체 채널 층을 갖는다. 배리어의 고르지 않은 영역의 폭 P는 10nm이고 진폭 Δ = 0.3eV이다. 저 배리어 영역(LBR)은 쇼트 키 소스(150)의 드레인 콘택으로부터 100nm에 위치한다.
도 3C와 비교하여, 도 3D는 배리어가 고르지 않은 쇼트 키 소스 콘택 전극(150)을 갖는 쇼트 키 배리어 박막 트랜지스터의 출력 곡선을 도시하고, 도 3D의 쇼트 키 배리어 박막 트랜지스터의 다른 파라미터는 도 3C와 동일하다. 이 예에서, 저 배리어 영역(LBR)은 쇼트 키 소스(150)및 드레인 콘택 단부로부터 100nm 떨어진 곳에 위치한다. 이 영역의 전위 배리어는 만큼 감소한다. LBR이 있으면 출력 임피던스가 크게 감소하고 전류가 10 배 이상 증가한다. 실험에서 볼 수 있는 비선형 영역도 성공적으로 입증되었는데, 이는 불균일 배리어가 도 2D 및 도 2E에 표시된 바람직하지 않은 특성의 원인일 수 있음을 나타낸다. 다른 배리어 감소 값 Δ, 거리 P 및 너비 값에서도 유사한 특성을 관찰하였다. 포화전에 서로 다른 게이트 콘택 전압의 출력 곡선이 겹치게 된다. 이는 소자 시뮬레이션에서 쇼트 키 소스의 길이가 5μm에 불과하기 때문이다. 시뮬레이션 소프트웨어의 모델 노드 수 제한은 소스 길이를 늘리면서 고르지 않은 배리어 영역을 정확하게 시뮬레이션할 수 없다.
도 3E의 전류 분포를 보면 전류가 주로 낮은 배리어의 고르지 않은 영역에 기인 함을 알 수 있다.
도 3E는 도 3D의 쇼트 키 배리어 박막 트랜지스터(100)의 전류 밀도를 나타낸다. 도 3E는 도 3D의 쇼트 키 배리어 박막 트랜지스터(100)의 쇼트 키 소스(150)에서 서로 다른 게이트 전압(0.2V에서 2V, 0.2V의 스텝 크기)하에서 전류 밀도의 분포를 보여준다. 여기서, 쇼트 키 배리어 박막 트랜지스터(100)는 산화물 반도체가 IGZO이고 두께 H가 20nm 인 채널을 갖는다. 고르지 않은 배리어 영역(180)의 폭(L_0)은 10nm이고 이다. 저 배리어 영역(LBR)은 쇼트 키 소스(150)의 드레인 콘택 단부로부터 떨어진 위치 P = 100nm에 위치한다.
보다 구체적으로, 도 3D에 도시 된 비선형 전류 곡선의 원점을 결정하기 위해, 드레인 전압 가 포화보다 낮을 때 쇼트 키 소스 콘택(150)에서 전류 밀도 프로파일을 취한다. 도 3E에서 전류 밀도는 배리어가 고르지 않은 영역(180)으로부터 주로 흘러 나오는 것을 알 수 있다. 쇼트 키 소스(150)가 기여한 전류 밀도와 달리, 드레인 전압 VD가 0.2V에서 2V로 증가하면 전류 밀도는 2배 증가하면서 지수적으로 증가한다.
도 3F는 IGZO 층 두께 H가 100nm 인 쇼트 키 인터페이스를 따른 전류 밀도 분포를 보여준다. 소스의 다른 부분과 달리 가 0.2V에서 2V로 증가하면 고르지 않은 배리어 영역을 통과하는 전류가 2 배 증가한다. 도 3G는 기하 급수적 인 성장의 이유를 보여주고 있으며, 전압에 따라 디바이스 배리어 새들 포인트가 변한다는 것을 보여준다. 즉, 유효 배리어 높이도 전압에 따라 변한다는 것을 의미한다. 도 3M에서 볼 수 있듯이 H=20nm일 때 새들 포인트는 제로 바이어스에서 훨씬 더 낮으며, 더 중요한 것은 바이어스가 있는 새들 포인트의 변화 정도가 훨씬 낮다는 것이다. 따라서 낮은 에서는 지수 관계가 없다. 소자가 포화되면 새들 포인트가 더 이상 존재하지 않기 때문에 소스-드레인 포화 전류가 더 평평해지고 게인이 놀랍도록 2 배 증가한다.
도 3G는 깊이 z를 갖는도 3D의 쇼트 키 배리어 박막 트랜지스터의 최소 전도대 의 분포를 보여준다. 즉,도 3G는 깊이 z와 전도대 의 최소값 사이의 관계를 나타낸다. 10 V의 경우, 도 3G는 [V] _(D)가 0.2V 단계에서 0V에서 2V로 변경 될 때 고르지 않은 배리어 영역의 중심 아래에 있는 전도대의 최소값을 보여준다. 깊이 분포. 쇼트 키 배리어 박막 트랜지스터(100)는 100nm 두께의 IGZO 채널을 갖는다. 고르지 않은 배리어 영역의 폭은 10nm이고 진폭 이다. 저 배리어 영역(LBR)은 쇼트 키 소스(150)의 드레인 콘택 단부로부터 떨어진 위치 P = 100nm에 위치한다. 깊이 프로파일은 각각의 배리어 새들 포인트((즉, 전도대에서 가장 낮은 에너지 레벨의 최대 값)을 보여준다. 명확성을 위해 새들 포인트 和 만 표시하였다.
보다 구체적으로,도 3F와 관련하여 전술 한 전류 밀도가 지수적으로 증가하는 이유는 도 3G에서 알 수 있다. 도 3G는 불균일 배리어 영역(180)의 중심으로부터 수직으로 반도체-유전체 인터페이스까지 전도대의 최저 에너지 레벨의 윤곽을 도시한다. 이러한 윤곽선은 주변의 높은 배리어 영역의 영향으로 인해 고르지 않은 배리어 영역 아래에 배리어 새들 포인트이 형성되었음을 나타낸다. 이러한 배리어 새들 포인트는 불균일 영역에서 배리어의 효과적인 배리어 높이가 되고, 따라서 전체 쇼트 키 소스 콘택 전극(150)의 효과적인 배리어 높이를 추가로 결정한다. 전압이있는 각 새들 포인트의 높이 변화 정도는 포화되기 전에 전류가 기하 급수적으로 증가한다.
3H 및 3I의 출력 곡선과 도 3J 및 3K의 투과 곡선에서 볼 수 있듯이 시뮬레이션 결과는 실험에서 볼 수 있는 두께 의존성을 명확하게 재현한다.
도 3J는 쇼트 키 배리어 박막 트랜지스터 모델의 전송 곡선 을 보여준다. 도 3J는 일 때 소스에서 드레인 단자까지의 거리가 1μm 인 비 균일 배리어 영역을 가진 쇼트 키 배리어 박막 트랜지스터의 전송 곡선을 보여준다. 트랜지스터의 산화물 반도체 채널 층 두께 H는 각각 10nm, 20nm, 30nm, 50nm 및 100nm이다. 불균일 배리어 영역은 폭이 10nm이고 진폭이 = 0.3eV이다. 평균 배리어 높이는 0.5 eV이다. 저 배리어 영역(LBR)은 쇼트 키 소스(150)의 드레인 콘택 단부로부터 떨어진 위치 P=100nm에 위치한다. 시뮬레이션 결과와 실험 결과 간의 비교는 도 2I에 나와 있다. 다른 값과 평균 배리어 높이 로 비슷한 결과를 얻을 수 있다.
도 3K는 소스의 드레인 단자에서 1 μm의 배리어 영역이 불균일하고 게이트 산화물 두께 H가 10nm, 20nm, 30nm, 50nm 및 100nm 인 쇼트 키 배리어 박막 트랜지스터를 보여준다. 일 때 아날로그 전송 곡선 . 불균일 배리어 영역의 폭 H는 10nm이고 진폭 이다. 평균 배리어 높이 0.5eV이다. 낮은 배리어 영역(LBR)은 쇼트 키 소스(150)의 드레인 콘택 단부로부터 떨어진 위치 P = 100nm에 위치한다. 시뮬레이션 결과와 실험 결과 간의 비교는 도 2J에 나와 있다. 다른 값과 평균 배리어 높이 으로 비슷한 결과를 얻을 수 있다.
도 3L은 제로 바이어스에서 서로 다른 반도체 두께에 대해 도 3E의 수직 점선을 따라 고르지 않은 배리어 영역의 중심에서 전도대의 최저 에너지 분포를 비교한다. 두꺼운 반도체 층의 경우 주변의 높은 배리어 영역이 고갈되어 고르지 않은 영역 아래에 새들 포인트가 형성된다. IGZO가 얇아지면 전계가 증가하고 새들 포인트 높이가 감소하여 새들 포인트가 특정 두께로 얇아지면 완전히 사라진다.
도 3l은 일 예에 따른 쇼트 키 배리어 박막 트랜지스터의 전도대의 최저 에너지의 깊이 분포 를 나타낸다. 도 3L은 고르지 않은 배리어 영역의 중심 아래에 있는 전도대의 가장 낮은 에너지의 깊이 분포 와 제로 바이어스(즉, V = 0V)에서 산화층 두께 H 사이의 관계를 보여준다. 여기서 채널 두께 H는 10이다. nm, 20 nm, 30 nm, 50 nm 및 100 nm. 산화물 반도체는 IGZO이다. 고르지 않은 배리어 영역 의 폭은 10nm이고 진폭 이다. 하부 배리어 영역(LBR)은 쇼트 키 소스 콘택 전극(150)의 드레인 콘택 단부로부터 100nm 떨어져 있다. 평균 배리어 높이 는 0.5 eV이다. 이것은 유효 배리어 높이가 산화물 반도체 채널의 두께 H에 따라 달라짐을 보여준다.
두께 H가 10nm, 20nm, 30nm, 50nm 및 100nm 인 모든 산화물 반도체 채널에 대해, 쇼트 키 소스 콘택 150-산화물 반도체(140)의 계면에서 최저 전도대 에너지 는 동일하다.
20nm, 30nm, 50nm 및 100nm의 산화물 반도체 채널 두께 H의 깊이 분포는 서로 다른 배리어 새들 포인트()(즉, 전도대의 가장 낮은 에너지의 최대 값)을 갖는다. 20nm, 30nm, 50nm 및 100nm의 깊이 프로파일 분석의 이러한 산화물 반도체 채널 두께 H의 경우, 최소 전도대 는 쇼트 키 소스 콘택 전극 150- 산화물 반도체 140에서 멀어진다. 산화물 반도체의 계면이 증가하고 각 배리어 새들 포인트에서 서로 다른 최대 값이 나타나고, 산화물 반도체(140)에서는 단조롭게 감소한다. 새들 포인트(는 각각 약 4nm, 6nm, 9nm 및 14nm의 다른 위치에 있다.
10nm의 산화물 반도체 채널 두께 H의 깊이 프로파일 분석에는 배리어 새들 포인트가 없다. 이것은 산화물 반도체 채널 두께 H = 10 nm 일 때, 전도대의 최저 에너지 의 최대 값은 쇼트 키 소스 콘택 전극(150)과 산화물 반도체(140)사이의 계면에 있으며, 전도대 의 최저 에너지는 계면에서 멀어질 때 감소함을 의미한다.
실험 결과에 따르면, 상기 도 3H 및 3I에서 설명한 바와 같이 산화물 반도체 채널 두께(H)가 감소함에 따라 전류 포화 전의 지수 적 증가가 사라진다. 도 3L은 제로 바이어스에서 서로 다른 산화물 반도체 채널 두께 H에 대한 전도대의 최저 에너지 분포를 비교한다. 도에는 산화물 반도체 채널 층의 두께 H에 따라 배리어 새들 포인트가 변화하는 것으로 나타 났는데, 이는 쇼트 키 다이오드에서 관찰 된 것과 동일한 현상이다. 산화물 반도체 채널 두께(H)가 감소함에 따라 전기장이 증가하고 배리어 새들 포인트의 높이가 감소한다. 산화물 반도체 채널 두께(H)가 충분히 작은 경우, 예컨대 산화물 반도체 채널 두께(H)가 10nm 일 때, 배리어 새들 포인트는 최종적으로 완전히 제거된다. 배리어 새들 포인트가 없으면, 고르지 않은 배리어 영역(180)의 유효 배리어 높이는 더 이상 전압에 따라 변하지 않으며, 드레인 전류 는 더 이상 드레인 전압 와 함께 기하 급수적으로 증가하지 않을 것이다. 이러한 방식으로 실험에서 관찰 된 경향이 재현된다. 이 효과는 쇼트 키 소스 콘택 전극(150)의 가장자리에 있는 고르지 않은 배리어를 제외한 모든 고르지 않은 배리어 영역에 효과적이다. 이러한 배리어는 주변의 높은 배리어 영역에 의해 영향을 받을 수 없기 때문에 새들 포인트가 없기 때문이다. 쇼트 키 소스 콘택 전극(150)이 충분히 길면, 쇼트 키 소스 콘택 전극(150)의 에지로부터의 전류는 전류에 대한 소스 콘택의 기여도가 우세하기 때문에 무시될 수 있다. 배리어 새들 포인트가 낮아지면 확산 전류는 전계의 변화에만 의존하기 때문에 전류가 포화되기 전 전압 변화와의 관계는 선형이 된다. 즉, 드레인 전압 에 따라 선형적으로 변화한다.
드레인 전압()이 쇼트 키 소스 콘택(150)의 가장자리 아래의 산화물 반도체(140)를 고갈시킬만큼 충분히 크면, 쇼트 키 배리어 박막 트랜지스터(100)는 이전 전류가 선형이든 지수이든 상관없이 포화 상태에 도달한다. 그러나 위의 실험에서와 같이 출력 임피던스는 여전히 산화물 반도체 채널 두께 H의 영향을 받는다. 소스가 포화되기 전의 상황과 달리, 쇼트 키 소스 콘택(150)전체의 고르지 않은 배리어는 출력 임피던스에 심각한 영향을 미치지 않을 것이다. 포화후에는 드레인 콘택 전극(160)으로부터의 전위가 소스 전극 내부로 전달 될 수 없기 때문이다. 이때, 전위는 쇼트 키 소스 콘택 전극(150)의 경계 영역으로 만 전달될 수 있다. 이때 경계에서 배리어 높이가 약간 변경되면 일정한 전류 변화가 발생하여 출력 임피던스가 감소하게 된다. 드레인 전압의 작은 변화는 경계 영역의 배리어 새들 포인트의 높이를 변경하여 전류의 지수 변화를 유발한다. 마찬가지로 산화물 반도체 채널의 두께 H를 줄임으로써 이러한 배리어 새들 포인트를 제거하여 도 3H와 같이 전압 독립적 배리어 높이(거울상힘 감소 및 터널링 효과 무시)와 더 높은 출력 임피던스를 얻을 수 있다. 그리고 도 3H 및 도 3J에 설명 된 시뮬레이션 된 투과 특성 곡선은 배리어 고르지 않은 영역(180)이 이 효과의 원인임을 추가로 확인한다.
고유 게인
소자 시뮬레이션에서 볼 수 있듯이, 최소 전도대의 새들 포인트가 제거되거나 거의 제거되기 때문에 쇼트 키 배리어 박막 트랜지스터의 고유 게인이 매우 높다. 고유 게인（AV）은 박막 트랜지스터의 최대 전압 게인이므로 박막 트랜지스터가 신호를 증폭하는 능력을 나타내는 중요한 지표이다. 특히 박막 트랜지스터의 고유 게인（AV）은 따라서 소자 성능을 설명하는 지표 중 하나로 간주된다. 디스플레이 애플리케이션에서는 고유 게인이 높은 박막 트랜지스터를 정전류 소스로 사용할 수 있다. 동시에 높은 고유 게인은 로직 회로에 더 큰 노이즈 안전 계수를 제공하고 노이즈 내성을 향상시킨다. 고유 게인（AV）은 트랜스 컨덕턴스(gm)와 출력 컨덕턴스(gd)의 비율에 따라 또는 트랜스 컨덕턴스(gm)와 출력 저항(r0)의 곱에 따라 계산할 수 있다.
또는
그중
및
현재 실리콘 기반 금속 산화물 반도체 전계 효과 트랜지스터의 고유 게인은 일반적으로 20-40 이내이지만 채널이 긴 폴리 실리콘 박막 트랜지스터의 고유 게인은 100보다 높은 것으로 입증되었다. 새들 포인트의 특성을 고려할 때 소자의 IGZO 필름 두께를 줄임으로써 고유 게인을 극대화할 수 있다.
그러나 출력 곡선이 매우 평평하기 때문에 쇼트 키 배리어 박막 트랜지스터의 전류-전압 특성 곡선에서 직접 고유 게인을 얻기가 어렵다. 이 평탄도는 테스트 장비의 한계 분해능에 도달하기 위해 현재 ID의 최소 변화에 대한 고정밀 테스트가 필요한다.
도 5A에서 두께가 20nm 인 쇼트 키 배리어 박막 트랜지스터의 출력 곡선은 VD가 15V에서 60V로 변할 때 전류 변화가 pA 정도임을 보여준다. 빨간색 실선은 15V 내지 60V 결과의 선형 맞춤이며 점선은 변동 정도를 나타낸다.
도 5A의 선형 피팅 결과를 사용하여 VG가 10V, 20V 및 30V와 같을 때 고유 게인은 19,000, 29,000 및 11,000에 도달한다. 출력 곡선의 15 포인트 평활화로 얻은 게인 값은 선형 피팅 결과와 매우 일치하며 부분 바이어스에서 게인 값은 100,000만큼 높다(도 5B). 고 게인 특성을 추가로 확인하기 위해 전류 소스를 부하로 사용하여 쇼트 키 배리어 박막 트랜지스터를 인버터에 연결한다(도 5C 삽입). 60V의 드레인 전압의 경우 반전 중 전압 게인은 6,200에 도달한다.
일 예에 따르면, 도 5D는 드레인 전압(VD)의 함수로서 쇼트 키 배리어 박막 트랜지스터(100)의 고유 게인(AV)을 도시한다. 특히, 도 5D는 게이트 전압(VG)이 40V일 때 산화물 반도체 채널 두께(H)가 10nm, 20nm, 30nm, 50nm 인 쇼트 키 배리어 박막 트랜지스터(100)의 드레인 전압(VD)와 고유 게인(AV)간의 관계를 나타내는데 그중 산화물 반도체는 IGZO이다.
도 5D에 에 도시 된 바와 같이, 산화물 반도체 채널 두께(H)가 10nm, 20nm, 30nm 및 50nm 인 소자에서 산화물 반도체 채널 두께(H)는 20nm이다(그중 산화물 반도체는 IGZO). 쇼트 키 배리어 박막 트랜지스터(100)는 넓은 범위의 드레인 전압(VD)에서 최대 고유 게인(AV)이 3,000이다. 산화물 반도체 채널 두께(H)가 50nm 인 쇼트 키 배리어 박막 트랜지스터(100)는 15V의 드레인 전압(VD)에서 최대 20의 고유 게인을 갖는다. 드레인 전압(VD)15V에서 산화물 반도체 채널 두께(H)가 각각 20nm 및 30nm 인 쇼트 키 배리어 박막 트랜지스터(100)는 100만큼 높은 고유 게인(AV)을 갖는다. 특히, 표준 트랜지스터에 비해 반도체 채널 두께 H가 20nm 인 쇼트 키 배리어 박막 트랜지스터(100)의 고유 게인(AV)은 3,000에 이르며 큰 개선을 보여주고 있다. 다른 재료를 기반으로 한 쇼트 키 배리어 박막 트랜지스터와 비교하여, 쇼트 키 배리어 박막 트랜지스터(100)는 넓은 전압 범위에서 1,000이상의 고유 게인(AV)을 유지한다. 일부 폴리 실리콘 쇼트 키 배리어 박막 트랜지스터의 고유 게인(AV)은 매우 좁은 드레인 전압(VD)범위 내에서 10,000에 도달하지만, 지금까지 산화물 반도체 쇼트 키 배리어 박막 트랜지스터의 고유 게인(AV)은 400에 불과한다. 쇼트 키 배리어 박막 트랜지스터(100)의 전통적인 작동 메커니즘을 이해하는 것만으로는 쇼트 키 배리어 박막 트랜지스터(100)의 고유 게인(AV)을 크게 증가시킬 수 없다. 보다 정확하게는 산화물 반도체 쇼트 키 접합에서 특히 흔히 볼 수 있는 배리어 비 균일성 이론은 고성능 소자를 구현하는 데 동일하게 중요한다. 첫째, 소스가 포화되어 소스가 고르지 않은 쇼트 키 배리어의 영향을 받지 않다. 둘째, 반도체 채널 두께(H)를 감소시킴으로써, 저 배리어 영역의 배리어 불균일성에 의해 적어도 부분적으로 야기 된 전도대의 최소값 EC에서의 배리어 새들 포인트가 감소되거나 제거된다. 두 가지 효과의 조합은 드레인 전압의 작은 변화로 인한 드레인 전류의 변화를 줄여 거의 일정한 전류를 유지하는 데 도움이 된다.
도 5D에 도시 된 바와 같이, 반도체 채널 두께(H)가 10nm미만일 때 고유 게인(AV)은 더 이상 증가하지 않는다. 보다 구체적으로, 이러한 작은 산화물 반도체 채널 두께(H)를 갖는 쇼트 키 배리어 박막 트랜지스터(100)에서, 전기장이 너무 커져서 터널링 및 다른 배리어 감소 메커니즘이 출력 곡선의 포화 전류에 영향을 미친다. 이러한 예에서 최대 고유 게인 AV의 획득은 게이트 콘택 누설 전류 및 결함으로 인한 히스테리시스에 의해 제한된다. 특히 고 게인 쇼트 키 배리어 박막 트랜지스터(100)에서 이러한 요인은 게인 측정에 오류를 일으킬 수 있다.
단 채널 효과
고밀도 집적을 달성하기 위해서는 트랜지스터의 크기를 줄여야 하지만 단 채널 효과는 항상 트랜지스터의 크기를 줄이는 데 있어 주요 걸림돌이었다. IGZO 박막 트랜지스터의 예에서 채널 길이를 5 미크론 미만으로 줄이면 포화 전류가 VD에 크게 의존하도록 충분히 높은 전기장이 생성된다. 반대로, 쇼트 키 배리어 박막 트랜지스터는 채널과 채널의 크기가 아닌 소스 영역이 소스 및 드레인 전류를 결정하기 때문에 단 채널 효과에 더 강한다.
본 발명자는 전자빔 리소그래피를 사용하여 채널 길이가 360, 602 및 1640 nm 인 IGZO 쇼트 키 배리어 박막 트랜지스터를 제작하였다. 채널 길이가 3 개인 소자의 주사 전자 현미경(SEM)이미지는 도 6A에 나와 있다. 도 6B, 6C 및 6D는 채널 길이가 360nm에 도달하면 VD가 20V의 전압에서 평평하고 포화 상태를 유지함을 보여준다. 우리가 아는 한, 단 채널 효과에 대한 이러한 저항은 산화물 반도체에서 실현 된 적이 없다. 또한 전류 레벨은 채널 길이에 관계없이 항상 동일한다. 즉, 쇼트 키 배리어 박막 트랜지스터는 정렬 정확도에 대해 더 큰 허용 오차를 가지며 이는 대 면적 전자 회로에 매우 중요한다.
네거티브 바이어스 광 온도 스트레스
기존의 박막 트랜지스터, IGZO와 같은 산화물 반도체에서 채널은 빛과 네거티브 게이트 바이어스의 영향에 매우 민감한다. 이 영향을 네거티브 바이어스 광 온도 스트레스(NBITS)라고 한다. 이러한 종류의 스트레스는 기존 TFT의 임계 전압이 사용 중에 네거티브 전압 방향으로 이동하게 하여 백라이트 디스플레이에 TFT를 적용하는 데 어려운 문제이다. 쇼트 키 배리어 박막 트랜지스터(100)는 전류가 소스에만 의존하므로 추가적인 차폐 층이 필요하지 않기 때문에 이러한 문제를 제거한다. 이에 대해서는 아래에서 더 자세히 설명한다.
기존 IGZO 박막 트랜지스터가 밴드 갭 에너지에 가까운 광자에 의해 조사되고 네그티브 바이어스에 있을 때 산화물 반도체 채널의 문턱 전압 VT는 큰 네거티브 시프트를 나타낸다. 이러한 불안정성은 산소 결손에 의해 형성된 심층 결함때문이다. 밴드 갭의 에너지에 가까운 광자는 전자(홀)를 전도대로 여기시킨다. 이러한 정공은 전기장의 작용으로 게이트 콘택으로 이동하고 인터페이스 또는 게이트 유전체에 갇힐 수 있다. 바이어스 전압이 사라지면 이러한 정공은 여전히 갇혀 전자가 인터페이스의 IGZO 측에 모이게 된다. 문턱 전압 VT는 고전압 어닐링 및 비대칭 소스-드레인 콘택의 사용과 같은 다양한 조치에 의해 감소 될 수 있지만, 지금까지 차광 조치를 취하지 않고 IGZO 쇼트 키 배리어 박막 트랜지스터를 디스플레이에 통합하는 것은 여전히 비현실적이다. 이 음영 측정은 IGZO 쇼트 키 배리어 박막 트랜지스터의 투명성 이점을 사라지게 만들고 추가 제작 단계를 도입한다.
이와 반면에, 쇼트 키 배리어 박막 트랜지스터(100)는 종래의 IGZO 박막 트랜지스터의 문턱 전압 VT의 네거티브 시프트를 갖지 않는다. NBITS 테스트는 20nm 두께의 IGZO 쇼트 키 배리어 박막 트랜지스터(100)에서 수행되었다. 소자는 VG=-20 V, 온도 60 ℃, LED 백색광 강도 2000lx의 환경에 배치된다. 20 시간의 스트레스 테스트 후 소자의 VON은 도 7과 같이 거의 변경되지 않았다. 이 높은 안정성은 전류가 채널 전도도와 관련이 없다는 사실에서 비롯된다. 소스의 높은 저항은 채널의 불안정성을 가린다. 네거티브 바이어스 광 온도 스트레스에 대한 이러한 저항은 디스플레이 산업에서 산화물 반도체의 광범위한 적용에 대한 걸림돌을 제거한다.
다른 산화물 재료의 적용
이 작업에서는 작동 원리와 설계 방법에 대한 더 깊은 이해를 통해 채널 레이어가 반도체만 될 수 있다는 한계조차도 해소하였다. 반 금속 산화물 ITO가 여기서 테스트되었다. 도 8A에서와 같이 ITO 박막 트랜지스터의 게이트 변조가없는 일반적인 박막 트랜지스터에서는 이 물질을 사용하기가 어렵다. 그러나, 도 8B에 도시 된 바와 같이 ITO 쇼트 키 배리어 박막 트랜지스터의 출력 특성은 도 2M의 IGZO 쇼트 키 배리어 박막 트랜지스터의 출력 특성과 유사하다. ITO 쇼트 키 배리어 박막 트랜지스터는 쇼트 키 소스 콘택의 설계가 채널 레이어의 재료 선택 범위를 넓힐 수 있음을 보여준다.
시뮬레이션
본 발명의 소자 시뮬레이션 부분은 Silvaco Atlas 소프트웨어를 사용한다. Atlas는 포아송 방정식, 캐리어 연속성 방정식 및 전하 수송 방정식을 해결하는 데 사용된다. 고르지 않은 배리어 영역(180)을 쇼트 키 소스 콘택(150)에 도입하여 쇼트 키 배리어 박막 트랜지스터의 구조를 시뮬레이션하였다. 배리어 높이가 인 고르지 않은 영역을 제외하고 쇼트 키 콘택 소스 배리어 높이는 0.5eV로 설정된다. 높은 배리어는 전류에 크게 기여하지 않기 때문에 배리어 높이가 보다 낮은 고르지 않은 영역 만 고려한다. 따라서 Δ값은 0(균일 소스 시뮬레이션)에서 0.3eV로 변경된다. 고르지 않은 영역으로부터 드레인(160)에 가까운 쇼트 키 콘택 소스(150)의 에지로부터의 거리 P는 각각 0, 10, 100, 1000 및 4000 nm이다. 고르지 않은 영역의 너비도 각각 3, 10 및 30nm로 설정된다. 달리 지정하지 않는 한 소스 길이와 채널 길이는 각각 5μm 및 2μm로 설정된다. 반도체 채널의 두께는 10nm, 20nm, 30nm, 50nm 및 100nm이다. 산화물 반도체는 IGZO이며 IGZO의 기본 Atlas 모델이 사용된다. 유전체 층은 SiO2이고 유전체 두께는 100nm이다. 드레인 콘택(160)의 길이는 1㎛이고, 게이트 콘택은 전체 소자에 걸쳐있다. 채널 폭 LCH는 1μm이다.
쇼트 키 다이오드 제작 공정
IGZO-Pt 쇼트 키 다이오드(10)는 오믹 콘택으로 Ti를 사용하여 제작되었다. 기판(11)과(12)는 SiO2-Si 실리콘 웨이퍼를 사용했고, 기판은 초음파 세정기에서 Decon90, 탈 이온수, 아세톤 및 이소프로판올을 사용하여 세정하였다. 그 다음, 20nm 두께의 티타늄 층이 저항 콘택 층(13)으로서 무선 주파수 스퍼터링에 의해 웨이퍼 상에 증착된다. 티타늄의 스퍼터링 공정 동안 작동 가스 분위기는 5×10-3 mbar 아르곤이고 스퍼터링 전력은 150W이다. 150nm 두께의 IGZO 층은 무선 주파수 스퍼터링에 의해 증착되었다. IGZO 타겟은 In2O3:Ga2O3:ZnO의 분자 비가 1 : 1 : 2 인 Kurt J Lesker Company Ltd(UK)를 사용하였다. IGZO 스퍼터링 공정의 작동 가스 분위기는 5Х10-3 mbar 아르곤이고 스퍼터링 전력은 100W이다. Pt 증착 전에 구조는 질소 분위기에서 300 ℃에서 1 시간 동안 어닐링되어야 한다. 그런 다음, 쇼트 키 소스 콘택(15)으로서 70nm 두께의 Pt 층도 Leybold Materials GmbH(독일)에서 제공하는 Pt 타겟을 스퍼터링하여 증착되었으며, 작동 가스 분위기는 3 % 산소를 포함하는 5×10-3 mbar였다. 아르곤, 스퍼터링 전력은 60W이다. 달리 명시되지 않는 한, 스퍼터링 타겟의 직경은 3 인치이다(즉, 60W 스퍼터링의 경우 1.32 W/cm2). 마스크는 쇼트 키 다이오드 패턴을 정의하는 데 사용된다.
쇼트 키
배리어
박막 트랜지스터의 제작 공정
쇼트 키 배리어 박막 트랜지스터(100)와 박막 트랜지스터는 모두 100nm 두께의 SiO2로 덮인 실리콘 웨이퍼를 사용한다. 웨이퍼는 초음파 세정기에서 Decon90, 탈 이온수, 아세톤 및 이소프로판올로 세정되었다. 산화물 반도체 채널 층(140)은 스퍼터 성장 IGZO를 채택하고, IGZO 타겟은 Kurt J Lesker Company Ltd(UK)에서 제공하는 In2O3 : Ga2O3 : ZnO의 분자 비율이 1 : 1 : 2 인 타겟을 채택한다. IGZO 스퍼터링 공정의 작동 가스 분위기는5×10-3 mbar 아르곤이고 스퍼터링 전력은 100W이다. Pt 증착 전에 구조를 질소 분위기에서 300°C에서 1 시간 동안 어닐링해야 한다. 그런 다음, 쇼트 키 소스 콘택(15)로서 70nm 두께의 Pt 층도 Leybold Materials GmbH(독일)에서 제공하는 Pt 타겟을 스퍼터링하여 증착되었으며, 작동 가스 분위기는 3 % 산소를 포함하는 5×10-3 mbar이다. 아르곤, 스퍼터링 전력은 60W이다. 달리 명시되지 않는 한 스퍼터링 타겟의 직경은 3 인치이다. IGZO 박막 트랜지스터의 준비 방법은 쇼트 키 배리어 박막 트랜지스터의 준비 방법과 비슷하지만 소스 및 드레인 콘택으로 Pt 대신 Ti를 사용하며 스퍼터링 방법은 쇼트 키 다이오드의 방법과 동일한다. 채널 층을 제외하고 ITO 쇼트 키 배리어 박막 트랜지스터의 준비 방법은 IGZO 쇼트 키 배리어 박막 트랜지스터의 준비 방법과 동일하며 ITO 타겟 증착을 위한 작동 가스 분위기는 5×10-3 mbar 아르곤이다. 무선 전력은 100W이다. 단 채널 쇼트 키 배리어 박막 트랜지스터(100)가 패턴을 정의하기 위해 전자빔 노출을 채택하는 것을 제외하고, 쇼트 키 배리어 박막 트랜지스터(100)와 박막 트랜지스터의 패턴 정의는 모두 마스크 및 포토 리소그래피 기술을 사용한다.
소자 성능 테스트
모든 소자의 표준 전류-전압 테스트는 실온에서 Keysight E5270B 반도체 분석기로 테스트된다. 고유 게인을 계산할 때 Keysight E5270B의 600ms 사이클 펄스 모드에서 IGZO 쇼트 키 배리어 박막 트랜지스터의 출력 곡선의 30 배 평균 값이 선택된다. IGZO 쇼트 키 다이오드의 저온 테스트는 Lakeshore cryogenic CRX-4K 워크 스테이션을 사용한다. SEM 이미지는 Zeiss Sigma 전계 방출 주사 전자 현미경으로 촬영되었다. 바이어스 전압 테스트는 Advanced Research Systems DE-204 온도 콘솔을 사용한다.
방법
도 12는 일 예에 따른 산화물 반도체 채널 층 상에 쇼트 키 소스 콘택을 형성하는 방법을 도시한다.
S801에서 소스 콘택 전극은 산소 함유 가스 분위기에서 산화물 반도체 채널 층에 증착된다.
이 방법은 여기에 설명 된 모든 단계를 포함한다.
도 13은 일 예에 따른 산화물 반도체 채널 층 상에 쇼트 키 소스 콘택을 형성하는 방법을 도시한다.
산화물 반도체 채널 층은 비정질 a（In2O3）b（Ga2O3）c（ZnO）이며, 여기서 a = 1, b = 1, c = 2이고 산화물 반도체 채널 H의 두께는 5nm 내지 50 nm 범위, 바람직하게는 10 nm 내지 40 nm 범위,보다 바람직하게는 15 nm 내지 30 nm 범위, 예컨대 20 nm 또는 25 nm.
예컨대, Pt는 소스 콘택으로 사용된다.
S901에서는 소스 콘택을 증착하기 전에 산화물 반도체를 어닐링한다. 어닐링은 불활성 기체 분위기에서 수행되어야 하며, 온도 범위는 200°C 내지 400°C,보다 바람직하게는 250°C 내지 350°C, 예컨대 300°C 이상, 바람직하게는 60 분이다.
S902에서, 소스 콘택은 산소 함유 가스 분위기에서 산화물 반도체 채널에 증착된다. 산소-함유 가스는 0.1 % 내지 10 %의 산소 농도를 함유하는 불활성 가스, 바람직하게는 아르곤일 수 있고, 더욱 바람직하게는 3% 산소 분압과 같은 1% 내지 5%이다. 가스 압력은 1×10-3 mbar내지 1×10-1 mbar, 바람직하게는 1×10-4 mbar내지 1×10-2 mbar， 예컨대 5×10- 3mbar의 압력 범위에 있어야 한다. 산화물 반도체 층에 소스 콘택을 증착하는 것은 산화물 반도체 층에 소스 콘택을 스퍼터링 및 증착하는 것을 포함한다. 전력 범위는 0.4 W/cm2 내지 3 W/cm2, 더 바람직하게는 0.6 W/cm21.7 W/cm2, 예컨대 0.88 W/cm2 또는 1.32 W/cm2와 같은 범위내로 제어된다. 이러한 스퍼터링 전력 밀도는 예컨대 각각 직경이 3 인치, 40W 또는 60W 인 스퍼터링 타겟에 대해 20W 내지 150W,보다 바람직하게는 30W 내지 80W 범위의 스퍼터링 전력에 대응한다.
방법은 여기에 설명 된 단계 중 임의의 것을 포함한다.
테스트
실내 온도 테스트는 프로브 스테이션에서 수행된다. 다이오드(10)및 쇼트 키 배리어 박막 트랜지스터(100)는 프로브를 사용하여 테스트된다. 네거티브 바이어스 조명의 온도 스트레스 측정을 위해 Advanced Research Systems, Inc.의 4K 극저온 온도 컨트롤러에 연결하기 전에 쇼트 키 배리어 박막 트랜지스터를 칩 캐리어에 붙여 넣고 금선으로 연결한다. 광원은 백색 LED 램프로 광도 약 2000lx이고 쇼트 키 배리어 박막 트랜지스터에서 약 3cm 거리에 있다. Agilent E5260B 반도체 분석기는 전기 성능 테스트를 위해 내부 Labview 프로그램에 의해 제어된다.
XPS테스트
XPS 측정은 10mA 방출 전류 및 15kV 바이어스에서 실행되는 Axis Ultra Hybrid(Kratos, Manchester UK)를 사용한다. 과잉 전하 효과를 제거하기 위해 전하 중화기가 사용된다. 장비의 원래 압력은 10-8 mbar이다. 테스트 스캔과 고해상도 스캔은 각각 80eV 및 20eV 에너지에서 수행되었다. 고해상도 스캔은 대략 O 1s 및 Pt 4p3/2 신호 피크, Pt 4f5 /2 및 f7/ 2신호 피크, C 1s 신호 피크의 두 관심 영역에서 수행되었다. 분석은 Casa PS 소프트웨어를 사용한다. 결합 에너지는 284.8ev에서 비정질 탄소 피크를 기준으로 보정된다. 보정 후 배경 차이 방법을 사용하여 스펙트럼을 수정한다. Pt 4f5 /2 및 f7/2의 신호 피크가 비대칭 LA 함수를 사용한다는 점을 제외하고 스펙트럼은 모두 Gaussian-Lorentzian 공식에 적합한다.
XPS
Pt가 아르곤에 증착되면 O 1s피크에서 금속 산화물 성분이 검출되지 않다. 3 % 산소를 포함하는 아르곤 분위기에서 Pt 스퍼터링은 약 530eV에서 금속 산화물 신호 피크를 형성한다. 60W에서 O 1s 및 Pt 4p3 /2 신호 피크의 비율은 약 1 : 4이다. 40W에서 이 비율은 4 : 5로 증가하여 산화 정도가 증가함을 나타낸다. 스퍼터링 가스 분위기에 산소가 포함되어 있고 전력이 60W에서 40W로 감소하면 Pt 4f5 /2 및 f7/2의 신호 피크가 왼쪽으로 드리프트된다. 왼쪽으로의 이동은 산화도가 증가함을 나타내며 스퍼터링 파워가 감소하면 신호 피크에 대한 산소 함량이 높은 PtO, PtO2 및 Pt의 비율이 증가한다. 낮은 스퍼터링 파워에서 산화 정도의 증가는 주로 증착 시간이 길어 필름에 더 많은 산소가 도입되기 때문이다.
고르지 않은 위치
전류에 대한 하부 배리어 영역의 기여는 소스 에지에서 드레인까지의 최단 거리 P에 크게 좌우된다. 도 11A, 11B 및 11C의 출력 곡선에서 볼 수 있듯이, 불균형이 소스의 드레인 끝 부분에 가까울수록 ID가 커진다. 도 11C에서 불균질성이 소스의 가장자리에 위치하지 않는 한 모든 경우에 전류는 포화 전에 기하 급수적으로 증가한다. 즉, P = 0 nm이다. 가장자리에서 고르지 않은을 좁힐 수 없으며 전도대에 새들 포인트가 형성되지 않다. 이 경우 효과적인 배리어 높이는 전압과 관련이 없으며 전류는 기하 급수적 인 성장 추세를 나타내지 않다. 전류가 위치에 크게 의존하는 이유는 소스 아래의 측면 저항때문이다. 소스의 가장자리에서 멀어 질수록 인터페이스의 잠재력이 낮아진다. 따라서 소스 에지에서 더 먼 영역은 역 바이어스되고 생성되는 전류는 더 작다. 전류의 불균일성이 지배적이기 때문에 소스의 가장자리에서 멀어 질수록 소스의 총 전류가 낮아진다.
비슷한 이유로 출력 임피던스는 고르지 않은 위치에 따라 달라진다. 소자가 소스에서 포화되면 소스의 처음 200nm를 제외하고 소스 아래의 반도체-유전체 인터페이스의 전위가 VD에 관계없이 고정된다(도 11D 참조). 따라서 소스 에지의 200nm 범위의 불균일성은 VD 포화의 불균일성에 의해서만 영향을 받으므로 출력 임피던스 및 고유 게인에 대한 제한 요소가 된다.
쇼트 키
배리어
박막 트랜지스터 이론
시뮬레이션 외에도 소자의 동작을 더 이해하기 위해 분석 이론을 도출 할 수 있다. 고 게인 소자에서 새들 포인트는 더 이상 큰 영향을 미치지 않다. 방정식 1은 소스 인터페이스에서 효과적인 배리어 높이를 제공한다.
그중 과 은 각각 거울상 힘 효과와 전기장 효과로 인한 배리어 감소 항이다. 쇼트 키 배리어 박막 트랜지스터에서는 대부분의 전류가 소스의 선단을 통해 흐르게 되는데, 자세히 분석 한 결과 선형 영역의 전류 은 식 2로 표현할 수 있음을 알 수 있다.
마찬가지로 포화 영역의 전류 는 다음과 같이 표현할 수 있다.
이 중 W는 소스 콘택 폭, q는 기본 전하, 은 반도체의 전자 이동도, N C 는 전도대 상태의 유효 밀도, V T 는 쇼트 키 배리어 박막 트랜지스터의 임계 전압, k는 볼츠만 상수이다. T는 온도, C S 및 C G 는 각각 반도체 및 게이트 절연체의 단위 면적당 커패시턴스이다. 현재 실험에서 = 10.6 cm2/Vs(IGZO TFT에서 얻음), W = 2 mm, SiO2 및 IGZO의 상대 유전율은 각각 3.9 및 10이다. 도 4C에서 실험적으로 측정 된 전달 곡선(원)과 방정식 3에 따라 얻은 곡선은 매우 일관된다. 피팅을 통해 α = 0.73 nm，V T = 11.7 V, = 0.74eV로, 도 9C에서 얻은 배리어 높이의 결과와 거의 완전히 일치한다. 동일한 매개 변수를 사용하여 얻은 출력 곡선도 우리의 이론과 일치한다(도 4C). 위의 결과는 우리의 분석 공식이 쇼트 키 배리어 박막 트랜지스터의 I-V 특성을 정확하게 설명한다는 것을 보여준다.
보다 구체적으로 이 이론은 고 게인 소자에만 적용할 수 있다. 즉, 반도체가 충분히 얇게 만들어지거나 다른 이유로 인해 새들 포인트의 영향을 무시할 수 있다. 역방향 바이어스에서 소스에서 흐르는 전류는 식 4와 같이 확산에 의해 제어된다.
여기서 는 위치 x에서 소스의 수직 전류, q는 기본 전하, 은 반도체의 전자 이동도, 는 전도대에서 상태의 유효 밀도, 쇼트 키 인터페이스에서 전기장 이다. 는 쇼트 키 배리어의 높이, 는 위치 x에서 반도체 절연체 인터페이스의 전위, k는 볼츠만 상수, T는 온도이다. 에너지 밴드 다이어그램은 도 4A에 나와 있다. 위치 x :
이 중 은 평균 배리어 높이（）이고 H는 반도체 층의 두께이다. 따라서 위치 x에서 소스의 수직 전류 밀도는 방정식 5에 의해 주어질 수 있다.
일 때 전류 주입의 대부분은 에서 발생한다고 가정한다. 따라서 위치 x에서의 저항률 ρ V 는 방정식 6에 의해 주어질 수 있다.
를 가정하면, 여기서 는 쇼트 키 배리어 박막 트랜지스터의 게이트 전압이고 는 쇼트 키 배리어 박막 트랜지스터의 문턱 전압이다. 따라서 소스 아래의 반도체-절연체 인터페이스에 따른 저항 은 식 7로 표현할 수 있다.
이 중 는 채널의 전도도, 는 채널의 전자 밀도, 는 게이트 유전체 단위 면적당 정전 용량,는 쇼트 키 배리어 박막 트랜지스터의 문턱 전압을 나타낸다.
따라서 소스의 유효 길이는 방정식 8로 표현할 수 있다.
쇼트 키 배리어 박막 트랜지스터의 문턱 전압을 계산하려면 식 9로 표현되는 평균 배리어 높이 전위 을 고려해볼 수 있다.
이 중 는 반도체 층 단위 면적당 정전 용량이고 는 반도체 채널의 문턱 전압이다. 따라서 쇼트 키 배리어 박막 트랜지스터의 문턱 전압은 수학 식 10으로 표현할 수 있다.
소자가 포화되기 전에 는 소스 가장자리 아래의 반도체를 완전히 고갈시키지 않으며(도 4B)두 가지 다른 상황에서 전류를 추정할 수 있다. 소스 길이가 이면 선형 영역의 전류는 다음과 같이 식 11로 표현될 수 있다(수식 2와 동일).
일 때 선형 영역의 전류는 방정식 12로 표현할 수 있다.
마찬가지로, 직렬 저항 모델을 기반으로 포화 상태에서 포화 드레인 전압 는 식 13으로 표현할 수 있다.
소스 길이가 이면 포화 전류는 다음 식 14로 표현할 수 있다.
소스 길이가 이면 포화 전류는 식 15로 표현할 수 있다.
거울상힘의 저하를 고려하면 배리어 높이가 방정식 16에 나와 있다.
최근 연구 결과에 따르면 Pt-IGZO 인터페이스가 명확하지 않다. 전환 영역에서 Pt 클러스터는 In으로 둘러싸여 있어 인터페이스 상태가 형성된다. 이 인터페이스 상태는 의 배리어 감소 항으로 이어질 수 있다. 유사한 경향은 터널링 효과 또는 금속을 관통하는 전기장 효과때문일 수 있다. 이러한 효과를 결합하여 소스의 유효 배리어는 방정식 17(수식 1과 동일)로 표현할 수 있다.
및 방정식에서 로 대체하여，도 4C 및 4D와 같이 I- V특성 피팅 공식을 얻다.
수정
바람직한 실시 예가 도시되고 설명되었지만, 당업자는 첨부 된 청구 범위에서 정의되고 전술 한 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 변경 및 수정을 할 수 있다.
요약서
본 발명은 산화물 반도체 채널 상에 쇼트 키 소스 콘택을 포함하는 쇼트 키 배리어 박막 트랜지스터를 제공한다. 쇼트 키 소스 콘택은 소자의 고유 게인을 개선하고, 단 채널 효과를 개선하고, 네거티브 바이어스 광 온도 스트레스에 대한 저항을 개선할 수 있다. 본 발명은 또한 소자의 고유 게인, 단 채널 효과에 대한 저항 및/또는 네거티브 바이어스 조명에 대한 온도 스트레스를 개선하는 산화물 반도체 채널에 쇼트 키 소스 콘택을 형성하는 방법을 제공한다.
트랜지스터는 70 년 전에 발명되었지만 쇼트 키 다이오드와 유사한 소스 콘택 전극을 추가하는 것을 포함하여 새로운 트랜지스터 설계를 개발하는 것이 여전히 가능한다. 다이오드 배리어의 모양과 위치를 제어하는 방법을 찾고 이론적 분석을 통해 본 발명은 기존 실리콘 트랜지스터보다 몇 배 더 높은 최대 29,000의 매우 높은 전압 증폭 게인을 달성한다. 네거티브 바이어스 조명 온도 스트레스는 디스플레이 드라이버와 같은 주요 응용 분야에서 산화물 반도체가 직면하는 가장 중요한 병목 현상이며, 본 발명에서 제안 된 소자는 네거티브 바이어스 조명 온도 스트레스에 거의 완전히 영향을 받지 않는다. 또한, 채널 길이가 360nm 인 소자는 명백한 단 채널 효과를 생성하지 않아 고밀도 집적 회로 및 디스플레이 적용에서 또 다른 중요한 문제를 해결한다.
쇼트 키 배리어 박막 트랜지스터의 소자 물리학, 특히 배리어 제어에 대한 더 깊은 이해를 통해 본 발명자는 박막 트랜지스터에서 현재 가장 높은 고유 게인을 달성하기 위해 최선을 다하였다. 또한 이러한 소자는 업계에서 산화물 트랜지스터가 직면 한 가장 중요한 두 가지 문제, 즉 NBITS 및 단 채널 효과의 영향을 받지 않다. 따라서 이러한 소자는 대 면적 디스플레이, 논리 게이트 및 아날로그 회로에서 큰 응용 가능성을 가지고 있다.
이 출원와 동시에 또는 이 청구서 이전에 제출 된 모든 서류 및 문서는 이 청구서와 함께 일반인들에게 공개되며, 모든 서류 및 문서의 내용은 참조용으로 여기에 통합된다.
본 출원에 개시된 모든 특징(첨부 된 청구 범위 및 도면 포함)및/또는 이렇게 개시된 임의의 방법 또는 프로세스의 모든 단계는 기능 및/또는 단계의 상호 배타적 인 조합을 제외하고 임의의 조합으로 결합될 수 있다.
달리 명시 적으로 언급하지 않는 한, 본 출원에 개시된 각 기능(첨부 된 청구 범위 및 도면 포함)은 동일하거나 동등하거나 유사한 목적을 가진 기능으로 대체될 수 있다. 따라서, 달리 명시 적으로 언급하지 않는 한, 개시된 각 특징은 일련의 동등하거나 유사한 특징의 한 예일뿐이다.
본 발명은 상기 실시 예의 세부 사항에 제한되지 않는다. 본 발명은 본 출원에 개시된 임의의 신규 또는 특징의 조합(수반 된 청구 범위 및 도면 포함), 또는 그렇게 개시된 임의의 새로운 방법 또는 새로운 공정 단계 및 이들의 조합으로 확장된다.
10: 다이오드 11: 게이트 콘택트
12: 유전체 층 13: 오믹 콘택트 층
14: 산화물 반도체 15: 소스 콘택트
100: 박막 트랜지스터 110: 게이트 콘택 전극
120: 절연 층 140: 산화물 반도체 채널
150: 소스 콘택 전극 160: 드레인 콘택 전극
12: 유전체 층 13: 오믹 콘택트 층
14: 산화물 반도체 15: 소스 콘택트
100: 박막 트랜지스터 110: 게이트 콘택 전극
120: 절연 층 140: 산화물 반도체 채널
150: 소스 콘택 전극 160: 드레인 콘택 전극
Claims (17)
- 산화물 반도체 채널 위에 형성된 쇼트키 소스 콘택 전극을 포함하고,
게이트 절연체 층으로부터 형성된 스택, 상기 게이트 절연체 층을 덮는 산화물 반도체 채널, 상기 산화물 반도체 채널의 적어도 제1 부분을 덮는 쇼트키 소스 콘택, 상기 산화물 반도체 채널의 적어도 제2 부분을 덮는 게이트 콘택, 및 드레인 콘택 - 상기 소스 콘택, 상기 게이트 콘택 및 상기 드레인 콘택은 서로 이격됨 -;
쇼트키 소스 콘택트로부터 연장되고 쇼트키 소스 콘택트와 드레인 콘택트 사이에서 산화물 반도체 채널의 제3 부분을 오버레이하는 또 다른 유전체층을 오버레이함으로써 쇼트키 소스 콘택트와 드레인 콘택트 사이의 갭을 부분적으로 채우는 필드 플레이트를 더 포함하고;
여기서, 필드 플레이트는 쇼트키 소스 콘택트와 산화물 반도체 채널 사이에 용량성 결합을 제공함으로써 쇼트키 소스 콘택트의 근위 및/또는 에지에서 고전계를 방지하는 쇼트키 배리어 박막 트랜지스터. - 제1항에 있어서,
상기 쇼트키 소스 콘택 전극의 유효 배리어 높이는 쇼트키 배리어 박막 트랜지스터의 드레인 전압(VD)에 따라 변화하지 않는 쇼트키 배리어 박막 트랜지스터. - 제1항 또는 제2항에 있어서,
상기 산화물 반도체 채널을 포함하는 전도대의 가장 높은 지점은 제로 바이어스에서 상기 쇼트키 소스 콘택 전극과 산화물 반도체 채널 사이의 계면에서 10 nm 이내, 5 nm 이내, 3 nm 이내 중 하나인 쇼트키 배리어 박막 트랜지스터. - 제3항에 있어서, 상기 산화물 반도체 채널의 두께(H)는 산화물 반도체 채널과 쇼트 키 소스 콘택사이의 계면 평면에 수직 인 방향으로 측정하는 쇼트키 배리어 박막 트랜지스터.
- 제1항에 있어서,
상기 산화물 반도체는 산화 아연계 산화물 반도체 및 비정질 산화 아연계 산화물 반도체 중 하나를 포함하는 쇼트키 배리어 박막 트랜지스터. - 제5항에 있어서,
상기 산화물 반도체는 비정질인 a(In2O3).b(Ga2O3).c(ZnO)를 포함하고, 여기서 a，b，c는 실수이고 a≥0, b≥0, 및 c≥0인 쇼트키 배리어 박막 트랜지스터. - 제1항에 있어서,
상기 산화물 반도체 채널의 두께(H)는 5 nm 내지 50 nm 범위, 10 nm 내지 40 nm 범위, 15 nm 내지 30 nm 범위 중 하나로, 20 nm 및 25 nm 중 하나를 포함하는 쇼트키 배리어 박막 트랜지스터. - 제1항에 있어서,
상기 쇼트키 소스 콘택 전극은 적어도 4.5eV 및 5eV 중 하나의 일 함수를 갖는 금속, 합금 또는 비금속 재료이거나 이를 포함하는 쇼트키 배리어 박막 트랜지스터. - 제1항에 있어서,
상기 쇼트키 소스 콘택 전극을 증착하기 전에 상기 산화물 반도체 채널에 대한 어닐링 처리하는 쇼트키 배리어 박막 트랜지스터. - 제1항에 있어서,
산소 함유 가스 분위기에서 스퍼터링에 의해 상기 산화물 반도체 채널 위에 상기 쇼트키 소스 콘택 전극이 증착되는 쇼트키 배리어 박막 트랜지스터. - 제1항의 쇼트키 배리어 박막 트랜지스터를 포함하는 디스플레이.
- 제1항의 쇼트키 배리어 박막 트랜지스터를 제작하기 위해 산화물 반도체 채널 위에 쇼트키 소스 콘택 전극을 형성하는 방법으로서,
상기 쇼트키 소스 콘택 전극을 산소 함유 가스 분위기에서 상기 산화물 반도체 채널 위에 증착하는 단계를 포함하는 방법. - 제12항에 있어서,
상기 증착하는 단계는, 상기 산화물 반도체 채널 위에 상기 소스 콘택 전극을 스퍼터링 방법으로 증착하는 단계를 포함하고, 스퍼터링 전력은 0.4 W/cm2 내지 3 W/cm2 범위 및 0.6 W/cm2 내지 1.7 W/cm2 범위 중 하나인 방법. - 제12항 또는 제13항에 있어서,
산소 함유 가스 분위기는 불활성 기체 중 아르곤을 포함하고, 산소 성분의 분압은 0.1 % 내지 10 % 범위 중 1 % 내지 5 % 범위인 방법. - 제14항에 있어서，
가스 분위기 압력은 1×10-5 mbar 내지 1×10-1 mbar 범위, 1×10-4 mbar 내지 1×10-2 mbar 범위이고, 및 5×10-3 mbar 중 하나를 포함하는 방법. - 제12항에 있어서,
상기 소스 콘택 전극을 증착하기 전에 상기 산화물 반도체를 어닐링 처리하는 단계를 포함하는 방법. - 제16항에 있어서,
상기 어닐링 처리는 불활성 분위기 및 질소 분위기 중 하나이고, 어닐링 온도는 200℃ 내지 400℃ 범위, 250℃ 내지 350℃ 범위, 및 300℃ 중 하나를 포함하는 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB1803169.0 | 2018-02-27 | ||
| GB1803169.0A GB2571351A (en) | 2018-02-27 | 2018-02-27 | Device and method |
| GB1821078.1 | 2018-12-21 | ||
| GBGB1821078.1A GB201821078D0 (en) | 2018-12-21 | 2018-12-21 | Device and method |
| PCT/GB2019/050522 WO2019166791A1 (en) | 2018-02-27 | 2019-02-26 | Schottky barrier thin film transistor and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210015754A KR20210015754A (ko) | 2021-02-10 |
| KR102605252B1 true KR102605252B1 (ko) | 2023-11-24 |
Family
ID=65724449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207027806A KR102605252B1 (ko) | 2018-02-27 | 2019-02-26 | 쇼트키 배리어 박막트랜지스터 및 방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP3759741B1 (ko) |
| KR (1) | KR102605252B1 (ko) |
| CN (1) | CN112106205A (ko) |
| TW (1) | TW201937744A (ko) |
| WO (1) | WO2019166791A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118039702A (zh) * | 2019-09-30 | 2024-05-14 | 北京大学深圳研究生院 | 一种顶栅肖特基氧化物薄膜晶体管及制备方法 |
| CN111211160B (zh) * | 2020-01-15 | 2021-05-14 | 电子科技大学 | 一种垂直GaN功率二极管 |
| CN111524998A (zh) * | 2020-05-07 | 2020-08-11 | 西安电子科技大学 | 太阳光盲区肖特基背栅金属氧化物半导体场效应光电晶体管 |
| CN113972220B (zh) * | 2021-09-27 | 2024-03-15 | 沈阳工业大学 | 高集成中央双向肖特基结型单管反相器及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100258802A1 (en) * | 2009-04-10 | 2010-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Method for Manufacturing the Same |
| US20170250287A1 (en) * | 2012-04-13 | 2017-08-31 | The Governors Of The University Of Alberta | Buried source schottky barrier thin transistor and method of manufacture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110074355A (ko) * | 2009-12-24 | 2011-06-30 | 삼성전자주식회사 | 트랜지스터 |
-
2019
- 2019-02-26 CN CN201980027918.6A patent/CN112106205A/zh active Pending
- 2019-02-26 EP EP19710071.2A patent/EP3759741B1/en active Active
- 2019-02-26 WO PCT/GB2019/050522 patent/WO2019166791A1/en unknown
- 2019-02-26 KR KR1020207027806A patent/KR102605252B1/ko active IP Right Grant
- 2019-02-27 TW TW108106802A patent/TW201937744A/zh unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100258802A1 (en) * | 2009-04-10 | 2010-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Method for Manufacturing the Same |
| US20170250287A1 (en) * | 2012-04-13 | 2017-08-31 | The Governors Of The University Of Alberta | Buried source schottky barrier thin transistor and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3759741A1 (en) | 2021-01-06 |
| KR20210015754A (ko) | 2021-02-10 |
| EP3759741B1 (en) | 2023-07-12 |
| TW201937744A (zh) | 2019-09-16 |
| CN112106205A (zh) | 2020-12-18 |
| WO2019166791A1 (en) | 2019-09-06 |
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