CN112106205A - 器件与方法 - Google Patents

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Abstract

本发明描述了一种肖特基势垒薄膜晶体管。这种肖特基势垒薄膜晶体管包含了在氧化物半导体上的肖特基源极接触电极。这种肖特基势垒薄膜晶体管拥有至少500的本征增益。本发明还描述了一种在氧化物半导体沟道上形成肖特基源极接触电极的肖特基势垒薄膜晶体管制备方法。

Description

器件与方法
技术领域
D1本发明与肖特基势垒薄膜晶体管相关。尤其是与在氧化物半导体沟道上形成肖特基源极接触电极的肖特基势垒晶体管，以及在肖特基势垒晶体管中在氧化物半导体沟道上制备肖特基源接触的方法相关。
背景技术
D2通常来说，肖特基势垒薄膜晶体管(Schottky Barrier Thin-FilmTransistor,SBTFT)(也被称为源-栅三极管，Source-Gated Transistor,SGT，或者肖特基源三极管，Schottky Source Transistor,SST)由一个栅绝缘层，一个覆盖在栅绝缘层上的半导体沟道，一个至少覆盖半导体沟道层一部分的源极接触电极，一个漏极接触电极，以及一个栅极接触电极堆积组成。源极接触电极，栅极接触电极，以及漏极接触电极相互区隔。源极接触电极与半导体沟道层相交的部分为半导体层的源极区域，这个区域定义了源极接触电极与半导体源极区域界面处的肖特基势垒。半导体层的源极区域耗尽时，栅极接触电极可以控制从源极接触电极至半导体沟道源极区处越过肖特基势垒的载流子输运。
D3氧化物半导体，尤其是铟-镓-锌氧化物(IGZO)，在薄膜电子器件领域已经趋于成熟。但氧化物半导体薄膜三极管(Thin-Film Transistors,TFTs)相对较低的本征增益，短沟道效应以及负偏压光照温度应力(NBITS)仍然限制着其在在显示领域中的发展。
D4因此，氧化物半导体TFT还需要进一步改进。
发明内容
D5本发明的目的之一是通过使用源极接触电极覆盖一部分氧化物半导体沟道层的肖特基势垒薄膜晶体管从而提供一种可以消除或者减轻本文中或者其他文件中提到的缺点。例如，本发明的目的之一体现在通过使用源极接触电极覆盖一部分氧化物半导体沟道层的肖特基势垒薄膜晶体管从而进一步提高器件的本征增益，改进短沟道效应，以及/或改进负偏压光照温度压力效应。例如，本发明的目的之一体现在提出了在氧化物半导体沟道层上形成肖特基源极接触电极的方法从而提高器件本征增益，改进短沟道效应，以及改进负偏压光照温度压力效应。
D6根据第一方面，本发明提供了一个本征增益超过500，由在氧化物半导体沟道层上的肖特基源极接触电极形成的肖特基势垒薄膜晶体管。
D7根据第二方面，本发明提供了一种根据第一方面提出的肖特基势垒薄膜晶体管组成的反相器，逻辑门，集成电路，模拟电路，以及显示器电路。
D8根据第三方面，本发明提供了一种在氧化物半导体沟道上形成肖特基接触的方法，用于制备肖特基势垒薄膜晶体管，此方法包含:在含氧气体环境里在氧化物半导体沟道上沉积源极接触电极。
具体实施方式
D9正如权力要求中所述，本发明提出了一种肖特基势垒薄膜晶体管。本发明也提出了一种用于制作肖特基势垒薄膜晶体管的在氧化物半导体沟道上形成肖特基源极接触的方法。本发明中提出的其他内容都包含在权利要求中，下文将给出详细内容。
在氧化物半导体沟道上形成肖特基源极接触的肖特基势垒薄膜晶体管
D10本发明的第一部分提出了一种在氧化物半导体沟道层上形成肖特基源极接触的肖特基势垒薄膜晶体管，其本征增益超过500。
D11因此，由于肖特基势垒薄膜晶体管有相对较高的(超过500)本征增益，肖特基势垒薄膜晶体管适用于例如反相器、逻辑电路、模拟电路以及大面积显示等应用。不仅如此，肖特基势垒薄膜晶体管能更好的改善短沟道效应，和负偏压光照温度应力效应带来的影响，更多细节如下文所示。
D12晶体管是近期社会技术革命的基石，它的发现重塑了现代社会。为了实现更进一步的发展，人们必须要设计新的晶体管以满足工业需要。将薄膜晶体管与另一种基础电子器件(肖特基二极管)结合，人们实现了一种非常规的晶体管设计。这种新型肖特基势垒薄膜晶体管(肖特基势垒薄膜晶体管)的优点包括高本征增益，低电压饱和，对沟道长度不敏感，以及更好的稳定性。
D13文献中，拥有类似设计和特征的肖特基势垒薄膜晶体管被赋予了不同的名称，比如肖特基势垒薄膜晶体管、源-栅晶体管以及隧穿接触晶体管。在不同的名称背后，是不断提出的各种互相冲突的理论。例如，源极势垒高度的降低，隧穿电流的增加或是有效源极长度的调制都曾被认为是造成电流和栅极的依赖性的原因。同样的，对肖特基漏极接触的影响也存在着不同的报道。同样，二极管反向饱和电流，隧穿电流以及源极引起的半导体层耗尽都曾被认为是造成电流饱和的原因。
D14在肖特基势垒薄膜晶体管发展的同时，氧化物半导体器件的突破开创了微电子领域的新纪元，尤其是在大面积、柔性、透明方面的应用。氧化物半导体的宽禁带宽度(一般>3eV)保证了高光学透明度，同时室温的可加工性提供了柔性基底的兼容性。尽管氧化物半导体，尤其是对铟-镓-锌氧化物(IGZO)的研究已经接近成熟，但在大面积应用时，还有很多障碍。其中最重要的就是负偏压光照温度应力(NBITS)。当IGZO TFT处在负栅极偏压时，温度的提升以及吸收与禁带宽度能量相近的光子导致了开启电压向负方向偏移。目前，NBITS仍然是阻碍IGZO在显示器中替代多晶硅和非晶硅的重要因素。
D15同样重要的还有器件尺寸问题。为了维持电子电路的发展，必须要不断的增大晶体管的密度；因此必须要减小晶体管的尺寸。然而，在源极和漏极之间的沟道长度减小到一定程度后，晶体管的性能将显著降低。特别是开关比以及本征增益的降低会阻碍短沟道器件在显示器中作为驱动器件。
D16在本工作中，我们根据反向偏压薄膜肖特基二极管的新理论进行设计，制备出的TFT展现出了极高的增益。基于这些设计和理论分析，栅源三极管的本征增益普遍超过10,000，峰值增益达29,000。此外，这也是第一次发明出不受NBITS影响的氧化物半导体薄膜晶体管。同时，此类器件的沟道长度减小到360nm后也没有出现明显的短沟道效应。最后，在我们的设计中，沟道层不再必须是半导体，比如可以使用氧化物导体，如铟锡氧化物(ITO)。
D17在肖特基势垒薄膜晶体管的经典模型中，处于零偏压的情况下，处在肖特基源极接触与半导体沟道界面上的半导体中的导带能量EC是处于最大值的(即源极势垒高度ΦB)。导带能量EC在半导体沟道中随着远离界面而降低。通常来说，肖特基势垒薄膜晶体管需要大约0.3eV-0.5eV的源极势垒高度，从而耗尽半导体的沟道层，同时产生足够高的电流以满足应用需要。
D18传统模型认为肖特基源极接触以及半导体层都是均匀的。因为氧化物半导体内在的异质性(也被认为是不均匀性)，发明人认为这种传统的模型并不适用于氧化物半导体上的肖特基源极接触。这种异质性可能是纳米尺度的，比如可能是由于氧化物半导体和/或源极接触电极内在组分的不均匀性导致的，可能是氧化物半导体内近界面区域氧组分耗尽导致的，可能是多晶、单晶或非晶的形貌变化和/或源极接触电极的不同结晶产生的功函数变化导致的。
D19与传统模型相反，对于源极接触覆盖氧化物半导体沟道的肖特基势垒薄膜晶体管来说，在远离源极接触电极和氧化物半导体沟道之间的界面时，氧化物半导体中的导带能级EC反而增加。因此，在氧化物半导体沟道内的有效源极势垒高度
Figure BDA0002739484700000031
会比界面上的势垒高度高。在界面内，垂直于肖特基源极接触和半导体层的方向上，当源极处的低势垒区被高势垒区包围时，氧化物半导体导带的最小值EC增大。因此，势垒鞍点(Saddle Point,SP)可能会在导带最小值中形成。势垒鞍点提供了最优选的电流流通路径，同时也影响了有效源极势垒高度。在纳米尺度下不均匀的势垒分布可能会导致有多个势垒鞍点同时决定了有效源极势垒高度。本发明提出在一般条件下势垒鞍点会随着电压变化，导致有效势垒高度也和电压直接相关。当漏极电压增加时，势垒鞍点变得更低使更多电流可以越过势垒，具体细节会在下文详细叙述。随着漏极电压增大而增长的电流降低了本征增益。也就是说，器件的不均匀性，至少部分地，通过提高或降低有效势垒高度，决定着肖特基势垒薄膜晶体管的特性。尤其是因为不均匀性导致的低势垒区域对肖特基势垒薄膜晶体管的特性有着决定性的因素，具体细节会在下文详细叙述。
D20为了使源极接触电极的性质提高至预期水平，本发明已经证实肖特基接触的有效势垒高度应该低于界面上的源极势垒高度。发明者也已经证实这可能通过(至少是部分地通过)控制氧化物半导体的厚度(也就是说氧化物半导体沟道厚度H)和/或其不均匀性，从而达到控制肖特基势垒薄膜晶体管的性能或者减少其不均匀性的影响。
D21一种更理想的情况就是通过移除势垒鞍点以使有效势垒高度
Figure BDA0002739484700000041
和电流不再受施加的电压影响。减小氧化物半导体沟道层的厚度H可能使势垒鞍点在氧化物半导体沟道与源极接触之间向接近界面处移动，直到势垒鞍点最终完全消失。
D22本发明已经证明有效源极势垒高度可以通过调控氧化物半导体沟道中的势垒鞍点来减小，具体细节会在下文详细叙述。控制势垒鞍点可以通过以下方式实现，例如通过减小势垒鞍点的高度和减小有效势垒高度，通过减少势垒鞍点距离界面的距离甚至实现完全消除势垒鞍点的效果。也就是说，减少有效势垒高度不仅仅可以通过减少势垒鞍点的高度，也可以通过移动其在氧化物半导体沟道中的位置实现。
D23本发明已经证明如果氧化物半导体沟道层的厚度太大，势垒鞍点的高度或者说其距离界面的距离太大导致肖特基源极接触的有效势垒高度
Figure BDA0002739484700000042
太高使其性能已不能满足需求，比如由于势垒鞍点的问题导致偏压开始影响势垒高度，具体细节会在下文详细叙述。相反地，本发明已经证明如果氧化物半导体沟道层的厚度太小，实际应用的电场变得很大会导致隧穿等其他降低势垒的附加机制影响肖特基势垒薄膜晶体管的输出曲线的饱和电流，具体细节会在下文详细叙述。
D24在沉积源极接触前，通过对氧化物半导体沟道层进行处理可以提高电导率，例如退火或者对表面区域等离子体处理。然而，即使有足够的厚度，氧化物半导体沟道层也可能在处理期间被氧气耗尽，例如退火。发明者证实由于氧处理引起的半导体沟道层的耗尽可能导致更大的不均匀性从而影响到半导体源极接触，具体细节会在下文详细叙述。本发明已经证实，通过在氧氛围中在氧化物半导体沟道层上沉积源极接触电极可能会有利于氧化物半导体通过多余的氧元素耗尽表面区域，或者形成有益的含氧界面层，具体细节会在下文详细叙述。
D25通过创造性地利用势垒高度不均匀性以及由此产生的源极接触处势垒高度对厚度的依赖，发明者已经克服了与氧化半导体有关的传统问题，例如IGZO肖特基薄膜晶体管工艺问题。特别值得注意的是，发明者已经成功地制造了氧化物半导体器件，例如IGZO肖特基势垒薄膜晶体管，展现出了在短沟道时极高的本征增益，极佳的稳定性和负偏压光照温度应力下的极佳稳定性。
D26这类肖特基势垒薄膜晶体管适用于大面积显示、逻辑门和模拟电路等。此外，这些肖特基势垒薄膜晶体管的低电压饱和特性显著降低了电力消耗，使它们十分适用于电池供电的可穿戴设备。
D27通常，传统的肖特基势垒薄膜晶体管(肖特基势垒薄膜晶体管)在源极处采用肖特基接触(即肖特基源极接触)来调节漏极电流ID，使漏极电流ID不受半导体沟道的影响。
D28为了能够像传统的肖特基势垒薄膜晶体管一样工作，有如下三个基本的设计原则:
(a)栅极接触区域必须与肖特基源极接触区域重叠；
(b)半导体沟道必须具有足够的导电性，从而不会限制漏极电流ID；
(c)半导体沟道必须足够薄，使得施加一个反向电压时，沟道层能够全部耗尽。
D29传统的肖特基势垒薄膜晶体管结构已经应用了各种半导体沟道层，包括非晶硅、多晶硅、氧化锌、氧化锌纳米片和氧化锌纳米线。到目前为止，使用氧化物半导体制造的传统肖特基势垒晶体管表现出的性能非常差，这可能是较差的肖特基源极接触或者较低的沟道电导率造成的。
D30通常，为了在能够耗尽半导体层的同时提供足够大的电流，肖特基势垒薄膜晶体管要求源极势垒高度约为0.3-0.5eV。对于氧化物半导体，形成具有如此低势垒高度的均匀肖特基接触很困难。此外，势垒高度不均匀性在用氧化物半导体制作的肖特基势垒薄膜二极管中普遍存在，并被证明会显著降低这些二极管的反向偏置电流-电压特性。到目前为止，文献中关于肖特基势垒薄膜晶体管工作机制的所有讨论都会假定在源极接触处有一个均匀的势垒。由于肖特基薄膜晶体管的工作机制严重依赖于源极处反向偏压时肖特基势垒的行为，因此，深入了解势垒高度变化给晶体管所带来的影响是非常重要的。
D31在这里，氧化物半导体，特别是IGZO肖特基势垒薄膜晶体管表现出极高了的增益，其对负偏压光照温度应力和短沟道效应表现出前所未有的抵抗性。首先，发明者通过在惰性气体中进行热退火制造了导电IGZO沟道。然而，在IGZO或任何其他非晶半导体上形成的肖特基结都可能具有不均匀的势垒高度。势垒不均匀性导致在导带最小值处形成鞍点，鞍点作为有效的势垒高度，极易随着偏压而变化。为了使本征增益最大化，应该移除或减少鞍点所造成的影响。发明者通过两种机制实现了这一点:
1.通过对肖特基势垒薄膜晶体管进行模拟，确定了通过减小半导体厚度可以消除鞍点；
2.在源极接触电极的沉积过程中，利用溅射功率和通入氧来控制势垒的不均匀性。
D32通过这两种机制，生产出的器件本征增益始终高于1,000。最后，发明者已经证明了这类肖特基势垒薄膜晶体管在800nm下不受短沟道效应的影响，并且在负偏压光照温度应力下非常稳定。
D33对于氧化物半导体，氧缺陷被认为会引起肖特基源极接触的不均匀性。本发明描述的制造方法适用于所有氧化物半导体。此外，对具有非均匀肖特基源极接触的肖特基势垒薄膜晶体管的模拟使发明者更深入的理解了肖特基薄膜晶体管的工作原理，这种原理同样也适用于其他非晶半导体系统，例如有机物半导体。本发明所述的方法也可用于互补金属氧化物电路种。例如，在n型氧化物半导体上使用Pt作为肖特基源极接触，这样可以同时用做n型和p型晶体管的接触电极。虽然肖特基势垒薄膜晶体管中的电流可能相对低于标准薄膜晶体管，而仿真表明，氧化物半导体如IGZO,肖特基薄膜晶体管产生的电流也足够用于AMOLED显示中。
D34发明者已经为这些基于氧化物半导体沟道的肖特基薄势垒膜晶体管确定了新的设计原则:为了使源极肖特基接触在氧化物半导体沟道上的性能不受漏极偏置电压影响，有效源极势垒高度
Figure BDA0002739484700000061
应该低于界面处的源极势垒高度ΦB。发明者已经证明，这至少可以通过控制氧化物半导体沟道的厚度(即氧化物半导体沟道厚度H)或调节沟道的不均匀性实现，从而控制薄膜晶体管的性质或控制不均匀性对薄膜晶体管的影响。换句话说，对于非均匀势垒，氧化物半导体沟道的厚度(即氧化物半导体沟道厚度H)应该减小，使得势垒鞍点被移除或者足够接近肖特基源极接触和氧化物半导体沟道之间的界面，而不能薄到产生足够高的电场而降低增益或者耗尽氧化物半导体沟道，从而使得工作电压较大。利用这种新的设计原则，发明人成功地制造了具有超高本征增益的氧化物半导体，如IGZO肖特基势垒薄膜晶体管。这一结果在很大程度上归功于对肖特基源极接触和氧化物半导体之间的界面无序性的详细研究，这对于研究其他无序材料也是十分有用的。此外，这些肖特基势垒薄膜晶体管还表现出对短沟道效应和负偏压光照温度应力超高的不敏感性。单独来看，这些提高都是对现有技术的卓越改进，宏观上来说，它们标志着肖特基薄膜晶体管技术的重大进步。
本征增益
D35肖特基势垒薄膜晶体管的本征增益AV在这里可以被认为是衡量其性能的参数之一，具体细节会在下文详细叙述。肖特基势垒薄膜晶体管拥有至少500的本征增益。在一实例中，本征增益优选为至少1000，更优选为至少2000，最优选为至少3000，至少5000，至少8000或10000。在一实例中，本征增益优选为50,000、至多为45,000、至多为40,000、至多为35,000、至多为30,000、至多为25,000、至多为20,000、至多为10,000。
NBITS
D36负偏压光照温度应力可能会导致传统薄膜晶体管的开启电压在工作时发生负偏移。在一实例中，在用白色发光二极管照射30分钟后，优选在45分钟后，在大约2000lx照度下，光源与器件间隔3cm，偏置电压为-20V，栅极电压和温度为20V和80℃时，肖特基薄膜晶体管的开启电压的变化至多为10％，优选至多为5％，更优选至多为1％。短沟道效应
D37由于源极接触与漏极接触距离太近，短沟道效应可能导致器件的尺寸无法缩小的问题。在一实例中，在沟道长度L减少到2μm，或1μm，甚至0.8μm时，该薄膜晶体管在施加20V的漏极电压时仍然显示出平滑的饱和区。
有效势垒高度
D38在一实例中，在器件工作时，肖特基源极接触的有效势垒高度基本上与肖特基晶体管的漏极电压无关。在这种情况下，势垒鞍点被降低和/或去除了。应该理解的是，诸如镜像力势垒降低等其他因素仍然会导致源漏电流与漏极电压相关，但是并不显著。
D39在一实例中，零偏压下氧化物半导体沟道的导带最小值(即鞍点)的最大电势在肖特基源极接触和氧化物半导体沟道之间的界面的10nm内，优选在5nm内，或者更优选在3nm内。在这种情况下，势垒鞍点就被降低或者移除了。
D40在一实例中，氧化物半导体沟道具有足够小的厚度，使得氧化物半导体沟道在零偏压下的导带最小值(即鞍点)的最大电势在肖特基源极接触和氧化物半导体沟道之间的界面的10nm内，优选在5nm内，更优选在3nm内。当氧化物半导体沟道为IGZO材料时，情况尤其如此。
D41在一实例中，零偏压下，在远离肖特基源极接触电极方向，通过降低氧化物半导体沟道内的导带能级，会减小或移除势垒鞍点。
氧化物半导体
D42应当理解的是，氧化物半导体沟道包括氧化物半导体或由氧化物半导体形成，并且当晶体管开启时具有足够高的导电性。因此晶体管的源极接触区域很大程度上决定了晶体管电流。
D43在一实例中，氧化物半导体是非晶氧化物半导体。在一实例中，氧化物半导体是晶体氧化物半导体。在一实例中，氧化物半导体包括或者是n型氧化物半导体。在一实例中，氧化物半导体包括或者是p型氧化物半导体。
D44在一实例中，氧化物半导体包括/或者是基于氧化锌的氧化物半导体，优选为基于非晶氧化锌的氧化物半导体。在一实例中，基于氧化锌的氧化物半导体包含铪、钇、钽、锆、钛、铜、镍、铬、铟、镓、铝、锡和镁等元素的至少一种。
D45在一实例子中，氧化物半导体包括/或是氧化锌、锌镓氧化物、锌锡氧化物、三氧化二铟、铟锡氧化物、铟锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铪锌氧化物、铟硅锌氧化物、铟锆锌氧化物、铟锡锌氧化物、铟镓锡氧化物、二氧化锡、铝锌氧化物、铝锌锡氧化物或者锆锌锡氧化物。在一实例中，氧化物半导体包括/或是晶体的，例如多晶的氧化锌，晶体的，例如多晶的氧化锌镓，晶体的，例如多晶的锌锡氧化物，晶体的，例如多晶的氧化铟，晶体的，例如多晶的铟锡氧化物，晶体的，例如多晶的铟锌氧化物，晶体的，例如多晶的铟镓氧化物，晶体的，例如多晶的铟镓锌氧化物，晶体的，例如多晶的铟铪锌氧化物，晶体的，例如多晶的铟硅锌氧化物，晶体的，例如多晶的铟锆锌氧化物，晶体的，例如多晶的铟锡锌氧化物，晶体的，例如多晶的铟镓锡氧化物，晶体的，例如多晶的二氧化锡，晶体的，例如铝锌氧化物，晶体的，例如多晶的铝锌锡氧化物，晶体的，例如多晶的锆锌锡氧化物。例如，氧化物半导体包括/或是非晶氧化锌、非晶锌镓氧化物、非晶锌锡氧化物、非晶氧化铟、非晶铟锡氧化物、非晶铟锌氧化物、非晶铟镓氧化物、非晶铟镓锌氧化物、非晶铟铪锌氧化物、非晶铟硅锌氧化物、非晶铟锆锡氧化物、非晶铟锡锌氧化物、非晶铟镓锡氧化物、非晶二氧化锡、非晶铝锌氧化物、非晶铝锌锡氧化物或者是非晶锆锌锡氧化物。
D46在一优选的实例中，氧化物半导体是InGaZnO(IGZO)。该氧化物半导体的组成可以是a(In2O3).b(Ga2O3).c(ZnO)。更优选的是，氧化物半导体是非晶的InGaZnO(IGZO)。氧化物半导体可以是非晶的a(In2O3).b(Ga2O3).c(ZnO)。在一实例中，a、b和c是实数，其中a≥0,b≥0，或c>0。在一实例中，a、b和c是实数，其中a≥1、b≥1或0<c≤1。在一实例中，a＝1,b＝1,c＝2。
D47在一实例中，在沉积肖特基源极接触之前，氧化物半导体沟道层经过了退火或者等离子体处理，具体细节会在下文详细叙述。
D48在一实例中，氧化物半导体包含氧耗尽区。在一实例中，氧化物半导体包含靠近氧化物半导体沟道和肖特基源极接触或在氧化物半导体沟道和肖特基源极接触之间的界面处的氧耗尽区。在一实例中，氧耗尽区在界面的5nm内，优选在3nm内。在一实例中，在沉积肖特基源极接触之前的退火期间形成氧耗尽区。优选氧化物半导体是IGZO，更优选的氧化物半导体是非晶IGZO。
氧化半导体沟道厚度H
D49如果氧化物半导体沟道厚度过大，鞍点的高度或鞍点距界面的距离可能过大，因此对于预想的肖特基源极接触电极的性质，即不随偏压变化来说，有效源极势垒高度
Figure BDA0002739484700000081
过高。然而，发明者已经确定，如果氧化物半导体沟道厚度过小，则器件工作中的电场变得太大，以至于隧穿效应和其他势垒降低机制同时也影响了薄膜晶体管的输出曲线中的饱和电流，具体细节会在下文详细叙述。
D50在一实例中，氧化物半导体沟道的厚度H在5nm至50nm的范围内，优选在10nm至40nm的范围内，更优选在15nm至30nm的范围内，例如20nm或25nm。应当明确的是，氧化物半导体沟道的厚度H是在与氧化物半导体沟道和肖特基源极接触之间的界面平面垂直方向上测量的。
肖特基源极接触
D51在一实例中，肖特基源极接触需要由功函数至少4.5eV，或优选至少5eV的材料形成，例如金属、合金、非金属(表1)。在一实例中，肖特基源极接触通常由铂、钯、镍、金或氧化铟锡构成。
D52在一实例中，肖特基源极接触通过在氧气氛围存在时通过蒸发或溅射沉积，例如在包含氧气的氛围中，通过溅射沉积在氧化物半导体沟道上。
D53在一实例中，肖特基源极接触的厚度在10nm至250nm的范围内，优选在25nm至150nm的范围内，更优选在50nm至100nm的范围内，例如70nm。
表1各元素的功函数(eV)
Figure BDA0002739484700000091
D54在一实例中，肖特基源极接触包括具有分级成分的多层肖特基源极接触或者单层肖特基源极接触。例如，多层肖特基源极接触可以是沉积在氧化物半导体沟道上的厚度为5nm的Pt层以及覆盖在Pt层上面的Au层。
界面层
D55在一实例中，肖特基薄膜晶体管包括设置在肖特基源极接触和氧化物半导体沟道之间的界面层。例如，界面层可以由氧化物组成，如AgOx、二维材料，如石墨烯或者有机自组装单层，例如十八烷基三氯硅烷。在一实例中，界面层的厚度在0.1nm至5nm的范围内，优选在0.5nm至2nm的范围内。
漏极接触
D56在一实例中，漏极接触材料可由例如金属、合金、非金属、导电氧化物等材料形成。在一实例中，漏极接触由金属形成，例如钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)、镍(Ni)、钨(W)、铂(Pt)、铬(Cr)、金(Au)或其合金或导电氧化物，例如铟锌氧化物(IZO)、铟锡氧化物(ITO)或其混合物。
栅极接触
D57在一实例中,栅极接触可由例如金属、合金、非金属、导电氧化物等材料形成。在一实例中,栅极接触可由(或包含)金属形成,如钼(Mo)、铜(Cu)、钛(Ti),铝(Al)、镍(Ni)、钨(W)、铂(Pt)、铬(Cr),金(Au)或其合金、掺杂半导体如掺杂硅(Si)或导电氧化物如氧化铟锌(IZO),氧化铟锡(ITO)或其混合物。
肖特基势垒薄膜晶体管结构
D58在一实例中，所述肖特基薄膜晶体管结构组成包括栅极绝缘层、覆盖栅极绝缘层的氧化物半导体沟道、覆盖氧化物半导体沟道的第一部分的肖特基源极接触、覆盖氧化物半导体沟道的第二部分的栅极接触和漏极接触形成的叠层，其中源极接触、栅极接触和漏极接触相互间隔。
优选的实例
D59在一实例中，该肖特基薄膜晶体管结构组成包括:
由栅极绝缘层形成的叠层，其中栅极绝缘层是二氧化硅；
氧化物半导体沟道覆盖栅极绝缘层，其中氧化物半导体沟道层是退火的非晶a(In2O3).b(Ga2O3).c(ZnO)，其中a＝1，b＝1和c＝2，其中氧化物半导体包括在沉积源极接触之前的退火期间形成的氧耗尽区，并且其中氧化物半导体沟道的厚度H在5nm至50nm的范围内，优选在10nm至40nm的范围内，更优选在15nm至30nm的范围内，例如20nm或25nm；
D60肖特基源极接触区域至少覆盖氧化物半导体沟道的第一部分，其中源极接触电极是利用在包含氧的气氛中将Pt溅射在退火的氧化物半导体上而形成的；
覆盖于氧化物半导体沟道的第二部分的是漏极接触区域，其中漏极接触电极所用材料是Pt；
以及位于第三部分绝缘层下的栅极接触，其中栅极接触所用材料是掺杂硅；其中源极接触、栅极接触和漏极接触相互分隔。
D61一个优选的实例提供了一种肖特基薄膜晶体管，该晶体管包括氧化物半导体沟道上的肖特基源极接触，该肖特基势垒薄膜晶体管具有至少500，优选至少1000，更优选至少2000，最优选至少3000的本征增益，其中氧化物半导体沟道层是非晶IGZO，具体地说是a(In2O3).b(Ga2O3).c(ZnO)，其中a＝1，b＝1和c＝2，并且其中氧化物半导体沟道的厚度H在5nm至50nm的范围内，优选在10nm至40nm的范围内，更优选在15nm至30nm的范围内，例如16nm至28nm，例如20nm至25nm。
并且其中源极接触是由功函数至少为4.5eV的材料(例如金属、合金、非金属，优选铂)形成的肖特基源极接触。在零偏压下，肖特基薄膜晶体管中氧化物半导体沟道导带最小值的最高点在肖特基源极接触和氧化物半导体沟道之间的界面的10nm范围内，优选在5nm范围内，更优选在3nm范围内，。
D62第二方面包含了基于第一方面的肖特基势垒三极管组成的反相器、逻辑门、集成电路、模拟电路或显示器电路。
在氧化物半导体沟道上形成肖特基源极接触电极的方法
D63根据第三方面，提出了一种在肖特基势垒薄膜晶体管的氧化物半导体沟道上形成肖特基源极接触的方法，该方法包括:在氧化物半导体沟道层上在包含氧的气氛中沉积源极接触。
D64肖特基源极接触、氧化物半导体沟道和肖特基势垒晶体管可以参考第一方面。
沉积功率
D66在一实例中，在氧化物半导体沟道上沉积源极触电极包括在氧化物半导体沟道上蒸发源极接触。
D67在一实例中，在沉积源极接触时的溅射功率范围为0.4W/cm2到3W/cm2,优选为0.6W/cm2到1.7W/cm2,例如0.88W/cm2或1.32W/cm2。这些溅射功率对应于20W到150W范围内的溅射功率，优选范围是30W到80W，例如，对于本专利中使用直径为3英寸的溅射靶，最优功率为40W或60W。
D68在一实例中，在沉积源极接触时的厚度范围为10nm到250nm，优选25nm到150nm,最优选是从50nm到100nm，例如70nm，当溅射功率为0.4W/cm2到3W/cm2，优选为0.6W/cm2到1.7W/cm2，例如0.88W/cm2或1.32W/cm2。
D69由于较高的溅射功率可能导致更快的源极接触沉积速率，因此在溅射过程中，在氧化物半导体沟道和源极接触之间形成的界面上可能混入较少的氧。例如，对于IGZO氧化物半导体，当使用更高的溅射功率时，更多的In3+可以被还原，导致较低势垒区域(势垒高度的不均匀性有较大的可能性)和较高的反向电流。随着功率的增加，更大密度是由于氧含量的差异减少了，这种效应可能会趋于饱和。
气体氛围
D70在一实例中，惰性气体中含有含氧气，惰性气体最好是氩气，含氧范围为0.1％到10％之间，优选范围是在1％到5％之间，例如3％体分压。
D71在一实例中，气体压力的范围为1x10-5mbar到1x10-1mbar，优选范围为1x10-4mbar到1x10-2mbar之间，例如5x10-3mbar。
D72在一实例中，气氛的基本含氧压力范围为1x10-8mbar到1x10-2mbar，优选范围是1x10-7mbar到1x10-2mbar，最优的范围是1x10-6mbar到1x10-3mbar，例如1x10-5mbar到1x10-4mbar.
退火条件
D73在一实例中所述方法包括在沉积源极接触之前对氧化物半导体沟道进行处理，以增加所述氧化物半导体沟道的导电性，改善工作电压和/或提高载流子迁移率。处理氧化物半导体沟道可以采用退火(也称为热退火)和/或等离子处理，例如Ar等离子处理。
D74在一实例中，所述方法包括在在其上沉积源电极之前对氧化半导体沟道进行退火。
D75在一实例中，优选在氮气氛围中退火，温度范围从200℃到400℃，优选范围从250℃到350℃，例如在300℃至少15分钟，更优选是至少30分钟，最优选是至少60分钟。退火可以提高半导体沟道的导电性，改善工作电压和提高载流子的迁移率。退火可能也作用于表面区域，和/或全部厚度的那些氧化物半导体由于氧气被耗尽的区域。
半导体沟道材料
D76在一实例中，氧化物半导体材料由溅射、脉冲激光沉积、溶液处理、燃烧合成或旋涂等方法制备供。在一实例中，氧化物半导体沟道通过溅射制备的。
优选实例
D77在一实例中，该方法包括:
其中，在将源极接触沉积在氧化物半导体沟道层上之前对氧化半导体进行退火和在含氧气的气体氛围中将源极接触沉积在氧化物半导体沟道上；
其中，退火条件为：惰性气氛中(优选为氮气)，温度范围200℃至400℃，优选范围250℃至350℃，例如300℃，至少30分钟，优选为约60分钟；
其中，由氧气组成的溅射气体氛围中的惰性气体，优选为氩气，含氧范围为0.1％至10％，优选为1％至5％，例如3％体分压；
其中气体压力的范围为1x10-5mbar到1x10-1mbar，优选范围为1x10-4mbar到1x10-2mbar之间，例如5x10-3mbar。
其中，氧化物半导体沟道为非晶态IGZO，优选为a(In2O3)b(Ga2O3).c(ZnO)，a＝1，b＝1，c＝2。厚度H的范围从5nm到50nm，优选在10nm到40nm，最优选从15nm到30nm，例如16nm到28nm中的20nm到25nm，例如20nm或25nm；
其中源极接触金属为Pt。
相关定义
D78在本规范中，词汇“组成”是指包括指定的组件，但不排除其他组成部分的存在。词汇“主要由…组成”或“主要由…组成”是指包括指定的成分，但不包括其他成分，除作这些成分时作为杂质存在的，在加工中不可避免添加的材料，以及为实现本发明的技术性能以外的目的而添加的成分，比如着色剂等。
D79在适当的情况下，本协议所述的可选功能可以单独使用，也可以相互结合使用，特别是在附带的权力要求中所述的组合中。在适当的情况下，本发明的每个方面或示例性实施例的内容也适用于本发明的所有其他方面或实例。换句话说，阅读本规范的技术人员应将本发明的每个方面或实例的内容视为不同方面和实例之间可互换和组合的。
附图简要说明
D80为了更好地理解本发明，并展示如何实施本发明的示例性实施例，仅通过实例参考所附的图表，其中:
图1A根据实例按图解释了二极管；图1B据实例按图解释了一种肖特基势垒薄膜晶体管；图1C据实例按图解释了一种肖特基势垒薄膜晶体管；
D82图2A至2M根据实例描述了通过调整源极接触沉积条件和半导体厚度，设计和优化肖特基势垒薄膜晶体管；图2A按图描述了带有欧姆接触的TFT的结构和电流传输路径；图2B根据实例按图描述了具有肖特基接触的TFT中的结构和电流传输路径；图2C根据实例按图描述了TFT的输出特性曲线，图2D根据实例显示了肖特基势垒薄膜晶体管的输出特性曲线:饱和电压出现了显著差异(与图2C相比)，因为肖特基势垒薄膜晶体管很容易在源极下耗尽；图2E显示了在60W氩气(上)、60W在3％O2/Ar(中)、40W在3％O2/Ar(下)的XPS结果；图2F为Pt沉积过程中不同功率、不同氧含量肖特基二极管|I|-V曲线(器件结构见插图)；图2G给出了不同功率和氧含量的肖特基势垒薄膜晶体管在Pt沉积过程中的输出特性曲线(器件结构见插图)；图2H到2J显示了IGZO TFTs(图2H)在VD＝1V时的厚度依赖性(嵌入图为器件结构)、肖特基势垒薄膜晶体管在VD＝1V时(图2I)和肖特基势垒薄膜晶体管在VD＝10V时(图2J)的输出特性曲线；图2K至2M分别为IGZO厚度为50nm(图2K)、30nm(图2L)和20nm(图2M)时肖特基势垒薄膜晶体管的输出特性；
D83图3A据实例按图描述了肖特基势垒薄膜晶体管的模型；图3B据实例按图描述了肖特基势垒薄膜晶体管的模型；图3C据实例按图描述了肖特基势垒薄膜晶体管的ID-VD输出曲线；图3D据实例按图描述了肖特基势垒薄膜晶体管的ID-VD输出曲线；图3E描述了肖特基势垒薄膜晶体管；图3D据实例按图描述了图中VG＝10V、VD＝1V时，IGZO厚度为100nm时肖特基势垒薄膜晶体管源的电流密度分布图；图3F描述了图3D中的通过肖特基势垒薄膜晶体管源极处的电流密度；图3G描述了图3D中的肖特基势垒晶体管的导带最小值的Ec随深度z的分布；图3H和3I显示了器件仿真(图3H)和实验(图3I)中不同半导体厚度下的肖特基势垒薄膜晶体管的输出曲线；在图3H，平均势垒高度，ФB0为0.5eV和势垒高度不均匀性是ФB＝ФB0-Δ＝0.2eV。非均匀性宽度L0为10nm，距离源边缘P为100nm；图3J和3K据实例按图描述了肖特基势垒薄膜晶体管模型在势垒不均匀时的|ID|-VG转移曲线，VD＝1V(图3J)和VD＝10V(图3K)，其中IGZO厚度为10、20、30、50和100nm，Δ＝0.3eV和P＝1μm。实验结果如图2I和2J所示；不同的P值和Δ值可以看到相似的结果；图3L据实例按图描述了肖特基势垒薄膜晶体管导带最小值EC-z深度分布图；图3M显示了当VD＝0-2V时，在图3H中，IGZO厚度为20nm时，肖特基势垒薄膜晶体管不均匀性中心下方的导带最小值轮廓。
D84图4A和4B解释了理论中肖特基势垒薄膜晶体管没有明显的势垒不均匀性；图4A描述了源和半导体界面之间的导带，显示了电流注入的机制；图4B示意图描述了肖特基势垒薄膜晶体管的结构，显示了电流饱和前后耗尽区域的形状。图4C、4D为VD＝10V时的实测转移曲线(图4C)与VG＝20、26、30V时的实测输出曲线(图4D)的拟合.
D85图5A至5D据实例按图描述了肖特基势垒薄膜晶体管的本征增益测量；图5A为VG＝10V,20V,30V时IGZO厚度为20nm的肖特基势垒薄膜晶体管的放大输出曲线。在非常小的电流波动落在测量器件的容忍范围内时，对原始数据进行线性拟合；图5B显示了在VG＝10V,20V,30V时，IGZO厚度为20nm的肖特基势垒薄膜晶体管的本征增益，显示了输出曲线的线性拟合和15点平滑所得到的本征增益值；图5C显示了用电流源(Keysight E5270B)作为负载的逆变器测量的本征增益；测量设置显示在插图中；图5D示意图描述了具有不同IGZO厚度的肖特基势垒薄膜晶体管的本征增益与VD的关系。
D86图6A至6D显示了使用氧化物材料的肖特基势垒薄膜晶体管的优点；图6A显示了三个短通道长度的肖特基势垒薄膜晶体管的扫描电子显微镜(SEM)图像；图6B至6D显示了沟道长度为1640nm(图6B)、602nm(图6C)和360nm(图6D)的短沟道肖特基接触晶体管的输出曲线，可以看出所有器件都不受短沟道效应的影响；
D87图7描述了肖特基势垒薄膜晶体管的负偏压以及光照效应；图7显示了设备在NBITS下20小时的传输曲线。该器件暴露在60℃的加热条件下，使用2000lx白光LED，在VG＝-20V的偏压下。
D88图8A为带有Ti-ITO沟道材料的TFT的ID-VG曲线示意图；图8B描述了带有Pt-ITO沟道材料的肖特基势垒薄膜晶体管的ID-VG曲线。
D89图9A显示了Pt-IGZO二极管在220K-300K不同温度下的|J|-V曲线，其中Pt在3％的O2/Ar气体，沉积功率为60W；图9B为图9A下的势垒高度和理想性系数相对于1/T的曲线图，其中，势垒高度的温度依赖性(与平均势垒高度的标准差为σ＝0.08eV)表明存在势垒不均匀性；图9C为势垒高度和理想因子与Pt沉积功率的函数图，其中误差条为离均值的标准差；
D90图10给出了IGZO厚度为20nm，Pt在60W、3％O2/Ar条件下沉积的肖特基势垒薄膜晶体管iID-VG曲线的统计数据图(误差条显示了与平均值的标准差)；
D91图11A至11D显示了非均匀性位置对带有厚度为100nm半导体层的肖特基势垒薄膜晶体管特性的影响，其中非均匀性为10nm宽，VG＝10V；图11A:Δ＝0.1eV时的输出曲线；图11B:Δ＝0.2eV时的输出曲线；图11C:Δ＝0.3eV时的输出曲线；图11D:在源边界z＝5um处，不同VD值时半导体-介质界面的电势；
D92图12描述了根据推荐工艺在氧化半导体沟道上形成肖特基源极接触的方法；
D93图13描述了根据推荐工艺在氧化半导体沟道上形成肖特基源极接触的方法。
图纸详细解释
源极势垒的控制
D94图1A根据实例描述了二极管10。图1A显示了在Si/SiO2衬底上的IGZO-Pt肖特基二极管10的结构截面图。二极管10由硅制备的栅接触11，上面是二氧化硅制备的电介质层12，由钛制备的欧姆接触层13，覆盖着IGZO氧化物半导体层14，覆盖着介电质层12，和Pt肖特基源极接触电极15,覆盖一部分氧化物半导体14。
D95二极管10的氧化物半导体沟道层厚度H为150nm，其中氧化物半导体为IGZO。该二极管10具有肖特基源极接触厚度h为70nm，并且肖特基源极接触为Pt(金属)。二极管10具有一个厚度为70nm的Ti欧姆接触电极。所有的金属层通过射频溅射沉积。其他用于栅极接触11、介电层12、欧姆接触层13和肖特基源接触15的材料是已知的。氧化物半导体14的材料前文已经给出。
D96图1B描述了肖特基势垒薄膜晶体管100。图1B显示了IGZO-Pt形成的肖特基势垒薄膜晶体管100在Si/SiO2衬底上的结构横截面图。肖特基势垒薄膜晶体管100由一个高掺杂硅片形成的栅接触电极，SiO2形成的栅绝缘层，IGZO形成的氧化物半导体沟道组成。肖特基源接触电极由Pt组成，其覆盖氧化物半导体沟道的第一部分，漏极接触由Pt组成，其覆盖了氧化物半导体沟道的第二部分。肖特基源触电极150和漏极触电极160之间的间距为L。氧化物半导体沟道的厚度为H。肖特基源触点电极50的厚度为h。在本例中，Si/SiO2衬底形成栅触电极110(也称为栅电极)和栅绝缘层120。然而，也可以在玻璃或塑料等绝缘基板上制备肖特基势垒薄膜晶体管100。在这种情况下，栅极接触电极110(例如金属或导电氧化物如ITO)沉积在绝缘衬底上，然后在其上沉积栅极绝缘层(例如SiO2或HfO2)。栅触电极110，栅绝缘层120，肖特基源极接触电极150，和/或漏极接触电极160的材料已知。氧化物半导体沟道140的材料在前文中已经给出。
D97肖特基势垒薄膜晶体管100的氧化物半导体沟道厚度H为20nm，其材料为IGZO。一般来说，肖特基势垒薄膜晶体管100的氧化物半导体沟道厚度H的范围从5到100nm。所述肖特基势垒薄膜晶体管100的源极S的长度为600μm，沟道长度L为60μm。肖特基势垒薄膜晶体管100的宽度W为2mm。肖特基势垒薄膜晶体管100的肖特基源极接触厚度h为70nm，其材料为Pt(即一种金属)。如下所述，肖特基势垒薄膜晶体管100中所有的金属层是通过射频溅射沉积的。
D98对于肖特基势垒薄膜晶体管机理而言，IGZO应该具有高导电性，以便使源区有效的控制电流。这可以通过氧化物半导体在300℃的氮气气氛下退火来实现(即热退火)。然而，由于In3+在高温下会还原为In0，氧化物半导体上的肖特基接触性质高度依赖于界面上的氧含量(即肖特基源极接触和氧化物半导体沟道之间的界面，Pt–IGZO界面)。因此，在氮气氛围中对氧化物半导体退火会减少氧含量，从而导致肖特基势垒性能变差。
D99图1C根据实例描述了肖特基势垒薄膜晶体管。图1C显示了在Si/SiO2衬底上制作的IGZO-Pt肖特基势垒薄膜晶体管100A的结构截面图。肖特基势垒薄膜晶体管100A大体上与前述肖特基势垒薄膜晶体管100类似。
D100与肖特基势垒薄膜晶体管100相比，肖特基势垒薄膜晶体管100A还包括由Pt形成的场板170，该场板170从肖特基源极接触150延伸并且覆盖由SiO2形成的另一介质层180。介质层180在肖特基源极接触150和漏极接触160之间覆盖氧化物半导体沟道140的第三部分，填充其间的部分间隙。场板170在肖特基源极接触150和氧化物半导体沟道140之间提供电容耦合，从而防止在肖特基源极接触150附近和/或边缘处产生过高的电场。
D101图2A到图2M根据实例描述了调整源极接触的沉积条件和氧化物半导体厚度，设计和优化了肖特基势垒薄膜晶体管。图2A描述了欧姆接触TFT的结构和电流传输路径。图2B根据实例描述了肖特基接触薄膜晶体管的结构和电流传输路径，显示了电流如何由于源极下耗尽而饱和。图2C根据实例显示了欧姆接触TFT的典型输出特性曲线，图2D根据实例显示了肖特基势垒薄膜晶体管的输出特性曲线：饱和电压出现了显著的差异(与图2C相比)，这是因为肖特基势垒薄膜晶体管很容易在源极下耗尽。图2E显示了在60W氩气(上)，60W在3％O2/Ar(中)，40W在3％O2/Ar(下)的XPS结果。图2F为在Pt沉积过程中使用不同功率和氧含量的肖特基二极管的|I|-V曲线。图2G给出了在Pt沉积过程中使用不同功率和氧含量的肖特基势垒薄膜晶体管的转移特性曲线。图2H到2J显示了IGZO TFTs(图2H)在VD＝1V(器件结构见插图)，肖特基势垒薄膜晶体管在VD＝1V时(图2I)和肖特基势垒薄膜晶体管在VD＝10V(图2J)的转移特性曲线。图2K到2M分别为IGZO厚度为50nm(图2K)，30nm(图2L)和20nm(图2M)时肖特基势垒薄膜晶体管的输出特性曲线。
D102源极势垒是肖特基势垒薄膜晶体管的最重要特征。在氧化物半导体上形成肖特基源极具有挑战性，并且取决于在界面处是否具有足够的氧含量。然而，由于氧空位是氧化物半导体中的施主态，这进一步对导电沟道的制备增加了难度。另外，为了提高导电沟道的导电性而在器件制备完成之后进行的退火会破坏势垒的性能，所以必须在沉积肖特基接触之前进行退火。因此，为了保证界面处有足够的氧含量，在肖特基接触的沉积过程中需要加入氧气。发明人在3％O2/Ar氛围中并调整沉积功率能有效的控制Pt膜中的氧含量。如图2E中的XPS结果显示，纯氩气氛围中沉积的Pt膜中的氧含量可忽略不计。当引入氧气后，O1s与Pt 4p3/2峰面积的比率增加，Pt 4f5/2和4f7/2峰向左偏移，表明Pt膜被氧化。此外，通过将沉积功率从60W降低到40W，也可以进一步提高Pt膜的氧含量。
肖特基势垒薄膜晶体管
D103传统的TFT包括由半导体沟道连接的源极和漏极。为了使TFT正常工作，接触应该为欧姆接触，即低电阻。半导体沟道通过绝缘介质电容性地耦合到栅电极，因此栅极电压可以控制沟道的电导率(图2A)。在肖特基势垒薄膜晶体管(图2B)中，源极欧姆接触被肖特基接触代替。因此，决定电流的是源极而不是沟道。图2C与图2E中IGZO TFT和肖特基势垒薄膜晶体管的输出特性曲线证明了用肖特基源极接触代替源极欧姆接触的效果。TFT电流仅在高漏极电压下饱和，而在肖特基势垒薄膜晶体管中，由于肖特基源极完全耗尽了半导体层，使得肖特基势垒薄膜晶体管中电流达到饱和时的电压显著降低(图2B)。更重要的是，肖特基势垒薄膜晶体管的饱和度越好，意味着本征增益(晶体管的重要特性参数)远远大于TFT。
D104通过制作Pt-IGZO肖特基二极管和肖特基势垒薄膜晶体管，我们测试了不同氧含量的肖特基接触的性能。图2F为肖特基二极管|I|-V曲线，图2G为肖特基势垒薄膜晶体管的转移特性曲线。未经氧处理的Pt-IGZO二极管由于在肖特基接触中形成了较低的势垒，实际上接近欧姆接触。较低的势垒是由于界面处氧含量不足而将In3+还原为In0引起的。使用富氧Pt作为接触电极，势垒将更均匀，从而降低二极管中的反向电流和肖特基势垒薄膜晶体管中的导通电流。二极管反向电流和低温测量的强偏置依赖性证明了某些势垒高度不均匀性仍然存在(图9A和图9B)。此外，从二极管I-V曲线提取的势垒高度可以看出，沉积功率的变化也会影响势垒的不均匀性。较高的沉积功率导致更快的Pt沉积速率，在Pt-IGZO界面处引入的氧含量更少，从而使势垒高度随着沉积功率的增加而下降(图9C)。因此，功率的增加导致肖特基势垒薄膜晶体管的导通电流增加并且开启电压减小。尽管在100W的沉积功率下可以使肖特基势垒薄膜晶体管具有较高的导通电流，但60W的沉积功率可以提供均匀的势垒高度，因此选择60W作为Pt沉积的最佳条件。有关沉积条件对势垒影响的更多信息，请参见图9C。
D105图2F根据实例显示了肖特基二极管10的|I|-V曲线。图2F为在Pt沉积过程中使用不同溅射功率和氧含量的肖特基二极管的|I|-V曲线。肖特基二极管10的氧化物半导体沟道厚度H为150nm，其材料为IGZO。肖特基二极管10的肖特基源极接触厚度h为70nm，其材料为Pt。肖特基二极管10的欧姆接触层厚度h为70nm，其材料为Ti。通过在无氧情况下以60W的功率和在3％O2/Ar氛围下分别以40W、60W和100W的功率沉积肖特基源极接触Pt，我们制作了一系列肖特基势垒薄膜晶体管。
D106如图2F所示，在无氧的情况下沉积Pt会导致IGZO-Pt接触为欧姆接触。为了增加界面(即肖特基源极接触和氧化物半导体沟道之间的界面)中的氧含量，而不会对IGZO沟道(即氧化物半导体沟道)的导电性产生不利影响，我们首先对氧化物半导体进行热退火，然后在3％O2/Ar的氛围中沉积Pt。此外，二极管的反向电流随着Pt的沉积功率增加而增加(图2F)。例如，当V＝-1V时，100W下二极管中的电流比40W下二极管中的电流大两个数量级。如果将沉积功率提高到100W以上对电流的影响有限。
D107如图2G所示，在肖特基势垒薄膜晶体管100的转移特性曲线中可以观察到与肖特基二极管10类似的结果。对比在3％O2/Ar氛围中以40W沉积Pt与在3％O2/Ar氛围中以60W沉积Pt所制备的肖特基势垒薄膜晶体管100，其中前者的开启电压要比后者高6V。在3％O2/Ar氛围中以60W沉积Pt所制备的器件电流较高且导通电压接近于零，所以器件性能更加优越。然而，当沉积功率大于60W时，导通电流和开启电压的改善是有限的。
D108反向电流的这种强依赖性可能与势垒的不均匀性有关。由于较高的沉积功率导致更快的Pt沉积速率，溅射过程中在Pt-IGZO界面处的氧组分引入的较少。因此，当使用较高的沉积功率时，更多的In3+被还原，导致低势垒区的密度更大，反向电流也更高。然而在较高功率下由于氧含量的差异的减小，其电流变化也随之减小。
肖特基势垒薄膜晶体管性能随厚度的变化
D109发明人已展示了肖特基二极管的反向电流对半导体厚度具有显著的依赖性。因此，通过调整厚度可以优化肖特基势垒薄膜晶体管的性能。为了验证该假设，同时制作了IGZO厚度分别为20nm、30nm和50nm的IGZO TFTs和肖特基势垒薄膜晶体管(图10显示了20nm肖特基势垒薄膜晶体管转移特性曲线的统计分析)。所有IGZO TFTs的迁移率约为7cm2V-1s-1，VT约为2V。IGZO TFTs没有明显的厚度依赖性(图2H)。相比之下，图2I和图2J中的肖特基势垒薄膜晶体管转移特性曲线显示出强烈的厚度依赖性。
D110首先，当漏极电压VD＝10V时，开启电压VON从50nm时的-18V增加到20nm时的0V。VON的调制可以归因于肖特基源极下耗尽的难易程度。较薄的半导体更容易耗尽，所以需要更大的正电压VG打开沟道。其次，图2I中的较薄器件具有较大的导通电流，目前已有的文献未能对此进行解释。
D111图2K，2L和2M的输出特性曲线中存在另外两个无法用现有的理论解释的趋势。首先，半导体越薄，在低VD下的曲线更加线性。其次，在该器件的饱和区域中，较薄的半导体层可提供更平坦的饱和电流。饱和电流的平坦度对于获得高本征增益特别重要。此外，当IGZO厚度从50nm减小到20nm时，观察到本征增益将增加近两个数量级。为了研究这种厚度依赖性的根源，我们进行了器件仿真，具体内容在下文中详细介绍。
D112对于完全耗尽的非均匀二极管来说，其有效势垒高度可能和厚度有关。通过调整肖特基势垒薄膜晶体管100的氧化物半导体沟道厚度H，我们优化了肖特基势垒薄膜晶体管的有效势垒高度。
D113使用IGZO作为氧化物半导体，我们分别制备了厚度为10nm、20nm、30nm和50nm的半导体沟道层的TFTs和肖特基势垒薄膜晶体管100。在纯Ar氛围中沉积的Ti作为TFT源极-漏极接触电极。60W在3％O2/Ar的氛围中沉积的Pt作为肖特基势垒薄膜晶体管100肖特基源极接触电极150。
D114根据图2K，2L和2M所显示的肖特基势垒薄膜晶体管100的ID-VD输出特性曲线，饱和电压随着氧化物半导体沟道厚度的减小而减小。这与双介电模型一致：
D115
Figure BDA0002739484700000191
D116其中VDsat1是在肖特基源极接触150下完全耗尽氧化物半导体沟道140所需的电压(也称为源极饱和电压)，VT是肖特基势垒薄膜晶体管的阈值电压，CS和CG分别是氧化物半导体沟道140和栅绝缘层120的单位面积电容。通常VDsat1远远低于传统TFTs的漏极饱和电压VDsat2。
Dl17 VDsat2＝VG-VT
D118我们同时也观察到了两个意想不到的趋势。
D119首先，对于更薄的氧化物半导体沟道厚度(例如30nm和50nm)的肖特基势垒薄膜晶体管100而言，饱和电流更平坦。
D120其次，对于具有更薄的氧化物半导体沟道厚度H(例如30nm和50nm)的肖特基势垒薄膜晶体管100，在饱和之前具有更线性的ID-VD输出曲线。饱和电流的VD依赖性对于实现高本征增益特别重要，这将在下文种进行详细描述。
势垒不均匀的影响
D121肖特基势垒薄膜晶体管的工作特性可以使用肖特基源极接触(150)的耗尽区或包络中的二极管和电阻器的分布式网络来描述.
D122图3A据实例描述了肖特基势垒薄膜晶体管(100)的模型。特别地，图3A展示了肖特基势垒薄膜晶体管(100)的分布式二极管模型的截面图。
D123正如以上关于图1B的描述，肖特基势垒薄膜晶体管(100)包括由Si形成的栅极接触(110)，由SiO2形成的栅极绝缘体层(120)，IGZO氧化物半导体沟道层(140)，覆盖在衬底的栅极绝缘体层(120)上，肖特基源极接触(150)，覆盖在氧化物半导体沟道(140)的第一部分，和漏极接触(160)，覆盖在氧化物半导体沟道(140)的第二部分。肖特基势垒薄膜晶体管(100)包含了在衬底Si层(110)的反面上的栅极接触(170)。肖特基源极接触电极(150)和漏极接触电极(160)彼此间隔为长度L。氧化物半导体沟道(140)的厚度为H。肖特基源极接触电极(150)的厚度为h。
D124氧化物半导体的沟道层(140)可以被视为多个二极管Ds的分布式网络(在该示例中，四个二极管彼此并联并且与第五个二极管串联布置)，和在肖特基源极接触(150)的耗尽区或包络线之间的多个电阻Rsc(在该示例中为4个)和RCH(在此示例中为3个)所组成，其中，电阻Rsc为至少部分是氧化物半导体的电阻，电阻器RCH是至少部分是沟道的电阻。在使用中，漏极电流ID由反向偏置的源极势垒控制。在模式1中，电流I1通过在调控最接近漏极接触(160)的肖特基源极电极(150)边缘处的势垒高度来控制的。在模式2中，电流I2通过调控类似JFET原理的在肖特基源极接触(150)边缘下方形成的耗尽区来控制的。漏极电流ID＝I1+I2。也就是说，反向偏置的二极管控制着漏极电流。
D125由于氧化物半导体沟道(140)是高导电的，因此垂直传输很可能由肖特基源极接触(150)处的反向偏置二极管而不是垂直电阻所主导。反向偏置二极管中的指数电流增加可能归因于多种原因，包括隧穿，镜像力降低和/或势垒不均匀。然而，如果隧穿或降低镜像力是指数电流增加的根源，那么随着氧化物半导体沟道厚度H的减小，电场将增加。因此，ID对VD的指数依赖性只会通过降低氧化物半导体沟道厚度H而加剧。如图2K到2M的实验结果所示，减小氧化物半导体沟道的厚度H可以消除指数增长的情况，因此隧穿和/或镜像力降低的影响可以被认为很小和/或忽略不计。反向电流对Pt-IGZO肖特基二极管(10)中的氧化物半导体沟道厚度H的依赖性可能是由于势垒高度不均匀所致。但是，到目前为止，还没有任何关于肖特基势垒薄膜晶体管中肖特基源极接触中不均匀性的研究。
D126图3B根据实例展示了肖特基势垒薄膜晶体管的模型结构。其中，图3B展示出了在肖特基源极接触(150)中源极势垒包含不均匀性(180)(也称为势垒不均匀性或低势垒区域)的肖特基势垒薄膜晶体管的模型截面图。
D127根据上面关于图1B和图3A的描述，肖特基势垒薄膜晶体管(100)包括由Si形成的栅极接触(110)，由SiO2形成的栅极绝缘体层(120)，IGZO氧化物半导体沟道层(140)，覆盖在衬底的栅极绝缘体层(120)上，肖特基源极接触(150)，覆盖在氧化物半导体沟道(140)的第一部分，和漏极接触(160)，覆盖在氧化物半导体沟道(140)的第二部分。肖特基势垒薄膜晶体管(100)包含了在衬底Si层(110)的反面上的栅极接触(170)。肖特基源极接触电极(150)和漏极接触电极(160)彼此间隔为长度L。氧化物半导体沟道(140)的厚度为H。肖特基源极接触电极(150)的厚度为h(即肖特基源极接触厚度)，长度为d(即肖特基源极接触长度d)。势垒不均匀区域(180)具有10nm的宽度，这导致了低势垒区域(LBR)，这个不均匀区域与肖特基源极接触电极(150)的漏极端相距的距离为P。
D128肖特基势垒薄膜晶体管100是用Silvaco公司(美国)提供的Silvaco Atlas(RTM)进行模拟的。如图3B所示，在肖特基源极接触电极150中插入了势垒不均匀区域180。仅考虑势垒高度低于平均势垒高度
Figure BDA0002739484700000211
0.5eV的势垒不均匀性，因为预计更高的不均匀势垒区域不会对漏极电流ID产生可观的影响。为了帮助理解在肖特基源极接触电极150中的随机分布的不均匀性对器件性能的影响，我们改变了势垒不均匀区域180的位置和大小。肖特基源极的接触长度S固定为5μm。肖特基源极150和漏极160彼此间隔长度L固定为2μm(也称为沟道长度)。沟道宽度固定为1μm。势垒不均匀区域180的宽度L0为10nm。
D129如图3B所示，我们通过使用Silvaco Atlas模拟了肖特基势垒薄膜晶体管，并将势垒不均匀区域(IH)插入到肖特基源极接触中。图3C描绘了实例中的肖特基势垒薄膜晶体管100的输出特性曲线ID-VD。其中图3C展示了具有均匀源极势垒的肖特基势垒薄膜晶体管100的输出特性曲线ID-VD，该输出特性曲线中VG以1V的步长从0V逐步增加到10V。
D130更详细地，图3C展示了模拟出的具有均匀势垒高度肖特基源极150的肖特基势垒薄膜晶体管100的输出曲线ID-VD，其氧化物半导体，IGZO，的沟道厚度H为100nm。注意，这种均匀势垒的肖特基源极接触150在实际制备中是不可能实现的，这里只是用于比较和分析。这种输出特性曲线是标准肖特基势垒薄膜晶体管的典型曲线，当VG为10V时，器件具有0.7nA的低饱和电流IDsat1，2.6V的低饱和电压VDsat1和200GΩ的高输出阻抗r0。
D131图3D展示了实例中的肖特基势垒薄膜晶体管100的输出曲线ID-VD。其中图3D展示了模拟的肖特基势垒薄膜晶体管100的输出曲线ID-VD，其栅极接触电压VG以1V为步长，从0V逐步增长到10V。肖特基势垒薄膜晶体管100具有100nm厚的IGZO氧化物半导体沟道层。势垒不均匀区域的宽度P为10nm，幅度Δ＝0.3eV。低势垒区(LBR)位于距离肖特基源极150漏极接触端100nm的位置。
D132与图3C相比，图3D展示了肖特基源极接触电极150具有不均匀势垒的肖特基势垒薄膜晶体管的输出曲线，除此以外，图3D与图3C中肖特基势垒薄膜晶体管的其他参数一样。在此示例中，低势垒区(LBR)位于与肖特基源极150与漏极接触端相距100nm的位置。该区域的势垒降低了Δ＝0.3eV。LBR的存在会导致输出阻抗大大降低，并且电流会增加一个数量级以上。实验中看到的非线性区域也被成功展示了出来，这表明不均匀势垒可能是图2D和图2E中所示的不理想的特性的来源。在不同的势垒降低值Δ，距离P和宽度值L0下，我们也观察到了了类似的特性。在饱和之前，不同栅极接触电压VG的输出曲线重叠。这是由于在器件模拟中，肖特基源极只有5μm长。仿真软件中对模型节点数量的限制无法在增大源极长度的同时精确地仿真势垒不均匀区域。
D133从图3E的电流分布可以看出，电流主要是由低势垒不均匀区域贡献的。
D134图3E显示了图3D中肖特基势垒薄膜晶体管100的电流密度。其中图3E显示了在不同的栅极电压VG(从0.2V到2V，步长为0.2V)下，图3D中肖特基势垒薄膜晶体管100的肖特基源极150处的电流密度|J|的分布。这里肖特基势垒薄膜晶体管100有一个氧化半导体为IGZO的沟道，其厚度H为20nm。不均匀势垒区域180的宽度L0为10nm,Δ＝0.3eV。低势垒区(LBR)位于与肖特基源极150的漏极接触端相距P＝100nm的位置。
D135更详细地说，为了确定图3D所示非线性电流曲线的起源，我们取了漏极电压VD低于饱和时肖特基源极触点150处的电流密度剖面。从图3E可以看出，电流密度|J|主要由势垒不均匀区域180流出。与肖特基源极150贡献的电流密度|J|不同，当漏极电压VD从0.2V增加到2V时，这个电流密度|J|呈指数增长，增幅为两个数量级。
D136图3F展示了沿肖特基界面的电流密度的分布，其IGZO层厚度H为100nm。与源极其他部分不同，当VD从0.2V增加到2V时，通过不均匀势垒区域的电流指数增加了两个数量级。图3G展示了其指数增长的原因，该图显示了器件势垒鞍点随电压变化，意味着有效势垒高度也会随着电压变化。如图3M所示，当H＝20nm时，鞍点在零偏压时要低得多，更重要的是，其鞍点随偏压的变化程度也会低得多。因此在低VD时不存在指数的ID-VD关系。一旦器件饱和，由于鞍点已经不存在了，其源漏饱和电流更加平坦，并且增益增加了惊人的2个数量级。
D137图3G展示了图3D的肖特基势垒薄膜晶体管的导带最小值Ec随深度z的分布。即，图3G描绘了作为深度z和导带最小值Ec的关系。其中对于10V的VG，图3G展示了VD从0V到2V以0.2V的步长变化时在不均匀势垒区域中心下方的导带的最小值的深度分布。肖特基势垒薄膜晶体管100具有100nm厚的IGZO沟道。不均匀势垒区域的宽度L0为10nm，幅度Δ＝0.3eV。低势垒区(LBR)位于与肖特基源极150的漏极接触端相距P＝100nm的位置。Ec-z深度轮廓展示了各自的势垒鞍点(SP0V-SP2V)(即，导带最低能级的最大值)。为了清楚起见，我们仅标记了鞍点SP0V和SP2V。
D138更详细地说，上文中关于图3F描述的电流密度|J|指数增长的原因可以在图3G中看出。图3G展示的从非均匀势垒区域180的中心处垂直向下到半导体-电介质界面的导带最低能级的轮廓。这些轮廓表明，由于周围较高的势垒区的影响，在不均匀势垒区域下方形成了势垒鞍点。这些势垒鞍点成为了非均匀区域势垒的有效势垒高度，因此进一步决定了整个肖特基源极接触电极150的有效势垒高度。各个鞍点高度随电压的变化程度导致饱和之前电流指数型的增长。
D139如图3H和3I的输出曲线以及图3J和3K的传输曲线所示，模拟结果清楚地再现了实验中所看到的厚度相关性。
D140图3J描述了肖特基势垒薄膜晶体管模型的转移曲线|ID|-VG。图3J展示了距离源极的漏极端1μm处有非均匀势垒区域的肖特基势垒薄膜晶体管在VD＝1V时的|ID|-VG转移曲线，晶体管的氧化物半导体沟道层厚度H分别为10nm，20nm，30nm，50nm和100nm。不均匀势垒区域具有10nm的宽度和幅值Δ＝0.3eV。平均势垒高度
Figure BDA0002739484700000231
为0.5eV。低势垒区(LBR)位于相距肖特基源极150的漏极接触端P＝100nm的位置。模拟结果与实验结果的比较如图2I所示。不同的Δ值和平均势垒高度
Figure BDA0002739484700000232
也可以得到相似的结果。
D141图3K展示了距离源极的漏极端1μm处有非均匀势垒区域且栅氧化层厚度H为10nm，20nm，30nm，50nm和100nm的肖特基势垒薄膜晶体管，在VD＝10V时的模拟转移曲线|ID|-VG。不均匀势垒区域的宽度H为10nm，幅度Δ＝0.3eV。平均势垒高度
Figure BDA0002739484700000233
为0.5eV。低势垒区(LBR)位于相距肖特基源极150漏极接触端P＝100nm的位置。模拟结果与实验结果的比较如图2J所示。不同的Δ值和平均势垒高度
Figure BDA0002739484700000234
也可以得到相似的结果。
D142图3L比较了对于不同的半导体厚度，在零偏压下从不均匀势垒区域的中心沿着图3E中的垂直虚线的导带最低能量的分布。对于较厚的半导体层，由于周围较高势垒区的耗尽，在不均匀区域下方形成了一个鞍点。当IGZO变薄时，电场增加并使鞍点高度降低，直到薄到一定厚度时鞍点会完全消失。
D143图3L根据实例描述了肖特基势垒薄膜晶体管的导带最低能量的深度分布Ec-z。图3L展示了在零偏压(即V＝0V)下在不均匀势垒区域中心下方的导带最低能量的深度分布Ec-z和氧化层厚度H的关系，其中沟道厚度H分别为10nm，20nm，30nm，50nm和100nm。氧化物半导体是IGZO。不均匀势垒区域的宽度L0为10nm，幅度Δ＝0.3eV。较低的势垒区(LBR)与肖特基源极接触电极150的漏极接触端相距100nm。平均势垒高度
Figure BDA0002739484700000235
为0.5eV。这显示出了有效势垒高度会随着氧化物半导体沟道厚度H而变化。
D144对于所有厚度H为10nm，20nm，30nm，50nm和100nm的氧化物半导体沟道，肖特基源极接触150–氧化物半导体140的界面处的导带最低能量Ec相同。
D145氧化物半导体沟道厚度H为20nm，30nm，50nm和100nm的Ec-z深度分布具有不同的势垒鞍点(SP20nm，SP30nm，SP50nm，SP100nm)(即导带最低能的最大值)。对于这些氧化物半导体沟道厚度H为20nm，30nm，50nm和100nm的Ec-z深度剖面分析，导带最小值Ec随着远离肖特基源极接触电极150–氧化物半导体140的界面而增大，在各个势垒鞍点(SP20nm，SP30nm，SP50nm，SP100nm)处出现不同的最大值，然后在氧化物半导体140内单调减小。各个鞍点SP20nm，SP30nm，SP50nm，SP100nm分别处于大约4nm，6nm，9nm和14nm的不同位置。
D146氧化物半导体沟道厚度H为10nm的Ec-z深度剖面分析没有出现势垒鞍点。这意味着当氧化物半导体沟道厚度H＝10nm时，导带最低能量Ec的最大值在肖特基源极接触电极150–氧化物半导体140的界面处，并且导带最低能量Ec在远离界面时单调减小。
D147根据实验结果，如以上图3H和3I所述，随着氧化物半导体沟道厚度H的减小，电流饱和之前的指数增长消失。图3L比较了零偏压下不同氧化物半导体沟道厚度H的导带最低能量Ec的分布。途中展示了势垒鞍点随着氧化物半导体沟道层厚度H变化，这与在肖特基二极管中观察到的现象相同。随着氧化物半导体沟道厚度H减小，电场增加并且减小势垒鞍点的高度。当氧化物半导体沟道厚度H足够小时，例如，当氧化物半导体沟道厚度H为10nm时，势垒鞍点最终被完全去除。在没有势垒鞍点的情况下，不均匀势垒区域180的有效势垒高度不在随着电压而变化，并且漏极电流ID将不再随漏极电压VD呈指数增长。这样，实验中观察到的趋势就得到了再现。这种效应对所有不均匀势垒区域都有效，但除了那些在肖特基源极接触电极150边缘的不均匀势垒，因为这些势垒无法被周围高势垒区域影响，所以没有鞍点。如果肖特基源极接触电极150足够长，由于源极接触内部对电流的贡献占主导地位，来自肖特基源极接触电极150边缘的电流可以被忽略。一旦降低了势垒鞍点，由于扩散电流仅取决于电场的变化，因此电流饱和之前随电压的变化关系将变为线性，即随漏极电压VD线性变化。
D148一旦漏极电压VD大到足以耗尽肖特基源极接触150的边缘下的氧化物半导体140时，肖特基势垒薄膜晶体管100就达到饱和，无论之前电流是线性的还是指数的。然而，正如上述实验中一样，输出阻抗仍然会被氧化物半导体沟道厚度H影响。与源极饱和之前的情况不同，肖特基源极接触150各处的不均匀势垒不会严重影响输出阻抗。这是因为在饱和之后，来自漏极接触电极160的电势不能传递到源极内部。这时电势只能传递到肖特基源极接触电极150边界的区域，此时边界处势垒高度的微小变化会产生一定电流变化，从而降低输出阻抗。漏极电压的微小变化会导致边界区域势垒鞍点的高度变化，从而造成电流的指数变化。同样，通过减小氧化物半导体沟道的厚度H，可以去除这些势垒鞍点，从而获得与电压无关的势垒高度(忽略镜像力降低和隧穿效应)以及更高的输出阻抗，正如图3H和3I所示。在图3I和图3J中描述的模拟出来的传输特性曲线进一步证实了势垒不均匀区域180正是产生这种效应的原因。
本征增益
D149如器件模拟所示，因为导带最小值的鞍点被移除或近似移除，我们的肖特基势垒薄膜晶体管的本征增益非常高。本征增益AV是薄膜晶体管的最大电压增益，所以是薄膜晶体管放大信号能力的重要指标。特别地，薄膜晶体管的本征增益AV由此被认为是描述器件性能的指标之一。在显示领域的应用中，高本征增益的薄膜晶体管可以作为恒定电流源。同时，高本征增益也会给逻辑电路提供更大的噪声安全系数，提高其抗噪能力。本征增益AV可以按照跨导gm和输出电导gd的比值计算，或者按照跨导gm和输出电阻r0的乘积计算：
Figure BDA0002739484700000251
或
AV＝gmr0
其中
Figure BDA0002739484700000252
并且
Figure BDA0002739484700000253
D150目前，硅基金属氧化物半导体场效应晶体管的本征增益一般处于20-40内，但是具有长沟道的多晶硅薄膜晶体管的本征增益已经被证明高于100。鉴于鞍点的特性，可以通过降低我们器件中IGZO薄膜的厚度来使本征增益最大化。
D151然而，因为输出曲线十分平坦，从我们的肖特基势垒薄膜晶体管的电流电压特性曲线中直接得到本征增益难度较大。这种平整度需要对电流ID的最小变化进行高精度测试，达到我们测试设备的极限分辨率。
D152图5A中具有20nm厚度IGZO的肖特基势垒薄膜晶体管的输出曲线显示，当VD从15V变化到60V，电流的变化只有pA量级。红色实线是15V到60V结果的线性拟合，虚线显示的是波动程度。
D153使用图5A的线性拟合结果得到当VG分别等于10V、20V和30V时，本征增益达到了19,000，29,000和11,000。使用输出曲线的15点平滑处理获得的增益数值和线性拟合结果高度符合，部分偏压下增益数值高达100,000(图5B)。为了进一步确认高增益特性，肖特基势垒薄膜晶体管被连接在反相器上，使用一个电流源作为负载(图5C插图)。在漏极60V电压的情况下，反转时的电压增益达到了6,200。
D154根据实例，图5D展示了肖特基势垒薄膜晶体管100的本征增益AV和漏极电压VD的函数关系。特别地，图5D展示了当栅极电压VG为40V时，氧化物半导体沟道厚度H分别为10nm、20nm、30nm和50nm的肖特基势垒薄膜晶体管100的漏极电压VD和本征增益AV的关系，其中氧化物半导体为IGZO。
D155如图5D所示，在氧化物半导体沟道厚度H为10nm、20nm、30nm和50nm的器件当中，氧化物半导体沟道厚度H为20nm(其中氧化物半导体为IGZO)的肖特基势垒薄膜晶体管100在较大范围的漏极电压VD下最高本征增益AV达到了3,000。氧化物半导体沟道厚度H为50nm的肖特基势垒薄膜晶体管100在15V的漏极电压VD下本征增益高达20。在15V的漏极电压VD下，氧化物半导体沟道厚度H分别为20nm和30nm的肖特基势垒薄膜晶体管100具有高达100的本征增益AV。特别地，和标准晶体管相比，半导体沟道厚度H为20nm的肖特基势垒薄膜晶体管100本征增益AV达到3,000，展现出了巨大的进步。和基于其他材料的肖特基势垒薄膜晶体管相比，肖特基势垒薄膜晶体管100在很大的电压范围内保持了超过1,000的本征增益AV。虽然一些多晶硅肖特基势垒薄膜晶体管本征增益AV在很窄的漏极电压VD范围内达到了10,000，但是到目前为止氧化物半导体肖特基势垒薄膜晶体管本征增益AV只有400。仅通过理解肖特基势垒薄膜晶体管的传统工作机制是不可能实现肖特基势垒薄膜晶体管100本征增益AV的巨大提升。更确切的说，在氧化物半导体肖特基结中尤其普遍的势垒不均匀性的理论对实现高性能器件同样重要。首先，源极饱和使得源极不受不均匀的肖特基势垒的影响。其次，通过减少半导体沟道厚度H，至少部分由于低势垒区域势垒不均匀性造成的导带最小值EC处的势垒鞍点被减少或移除。二种效果相结合有助于降低漏极电压的微小变化而引起的漏极电流变化，从而保持近乎恒定的电流。
D156如图5D所示，当半导体沟道厚度H低于10nm时，本征增益AV没有进一步增大。更确切地说，在氧化物半导体沟道厚度H如此小的肖特基势垒薄膜晶体管100中，电场变得很大以致于隧穿和其他势垒降低机制影响了输出曲线的饱和电流。这些例子中最大本征增益AV的获取受限于栅极接触漏电流和缺陷导致的迟滞现象。尤其是在高增益的肖特基势垒薄膜晶体管100中，这些因素会导致增益测量的误差。
短沟道效应
D157为了实现高密度集成，必须缩小晶体管的尺寸，但短通道效应一直是缩小晶体管尺寸的主要障碍。在IGZO薄膜晶体管实例中，将沟道长度减小到5微米以下会产生足够高的电场，使饱和电流强烈依赖于VD。相比之下，肖特基势垒薄膜晶体管对短沟道效应有更强的抵抗性，因为是源极区域而不是沟道和沟道的尺寸决定了源漏电流。
D158利用电子束光刻，发明者制造了沟道长度分别为360、602和1640nm的IGZO肖特基势垒薄膜晶体管。三种沟道长度的器件扫描电子显微镜(SEM)图像如图6A所示。图6B、6C和6D展示了在沟道长度达到360nm情况下，VD在20V电压下仍然保持平坦的饱和。据我们所知，这种对短沟道效应的抵抗性从未在氧化物半导体中实现。此外，电流大小始终一致，与沟道长度无关，这意味着肖特基势垒薄膜晶体管对准准确度有更大的容忍性，这对大面积电子电路非常重要。
负偏压光照温度应力
D159在传统的薄膜晶体管中，氧化物半导体，例如IGZO，沟道对光和负栅偏压的影响非常敏感，这种影响被称为负偏压光照温度应力(NBITS)。这种应力会导致传统TFT的阈值电压在使用过程中向负电压方向移动，这对于TFT在背光显示种的应用来说是个难以解决的题。肖特基势垒薄膜晶体管100由于电流仅依赖于源极从而消除了该问题，因此不再需要额外的屏蔽层，下文有更详细地描述。
D160当传统的IGZO薄膜晶体管在接近禁带能量的光子照射下且处于负偏压时，氧化物半导体沟道的阈值电压VT出现较大的负向偏移。这种不稳定性被归因于氧空位形成的深能级缺陷。接近禁带能量的光子将激发电子(空穴)进入导带。这些空穴会在电场作用下向栅极接触移动，并可能被困在界面或栅介质中。当偏压消失，这些空穴仍会被困住，从而导致电子聚集在界面的IGZO侧。虽然可以通过各种措施降低阈值电压VT，比如高压退火和使用不对称源极漏极接触，但是到目前为止，在不采取遮光措施的情况下将IGZO肖特基势垒薄膜晶体管集成到显示器中仍然不切实际。这种遮光措施使得IGZO肖特基势垒薄膜晶体管的透明性优势消失，并引入了额外的制造步骤。
D161与之相比，肖特基势垒薄膜晶体管100不存在传统IGZO薄膜晶体管的阈值电压VT的负向漂移。在20nm厚的IGZO肖特基势垒薄膜晶体管100上进行了NBITS测试。器件被放置在VG＝-20V，温度为60℃，LED白光强度2000lx的环境中。经过20h的压力测试后，器件的VON几乎没有变化，如图7所示。这种高稳定性应该来源于电流与沟道电导率无关。源极的高电阻会掩盖沟道的不稳定性。这种对于负偏压光照温度应力的抵抗性消除了氧化物半导体在显示行业广泛应用一直以来的障碍。
其他氧化物材料的应用
D162在这项工作中，通过对工作原理和设计方法的进一步理解，甚至消除了通常所说的沟道层只能是半导体的限制。这里测试了一种半金属氧化物ITO。在普通的薄膜晶体管中很难使用这种材料，如ITO薄膜晶体管中缺乏栅极调制，如图8A所示。然而，如图8B所示，ITO肖特基势垒薄膜晶体管的输出特性与图2M中的IGZO肖特基势垒薄膜晶体管的输出特性类似。ITO肖特基势垒薄膜晶体管表明肖特基源极接触的设计可以拓宽沟道层的材料选择范围。
模拟
D163本发明种器件模拟部分使用了Silvaco Atlas软件。Atlas被用于求解泊松方程、载流子连续性方程和电荷输运方程。将势垒不均匀区域180导入肖特基源极接触150中，我们模拟了肖特基势垒薄膜晶体管结构。除了势垒高度为
Figure BDA0002739484700000281
的不均匀区域，肖特基接触源极势垒高度
Figure BDA0002739484700000282
设为0.5eV。因为较高的势垒对电流的贡献不大，我们仅考虑势垒高度低于
Figure BDA0002739484700000283
的不均匀区域。因此，Δ的值从0(模拟均匀源)变为0.3eV。肖特基接触源极150靠近漏极160端边缘距不均匀区域的距离P分别为0、10、100、1000和4000nm。不均匀区域的宽度也分别设为3、10和30nm。除非另有说明，否则源极长度和沟道长度分别设定为5μm和2μm。半导体沟道厚度分别为10nm、20nm、30nm、50nm和100nm。氧化物半导体是IGZO，使用了IGZO的默认Atlas模型。介质层为SiO2，介质厚度为100nm。漏极接触160的长度为1μm，栅极接触与整个器件重叠。沟道宽度LCH为1μm。
肖特基二极管的制备过程
D164使用Ti做欧姆接触制备了IGZO-Pt肖特基二极管10。衬底11和12采用SiO2-Si硅片，在超声波清洗机分别使用Decon90、去离子水、丙酮和异丙醇对衬底进行了清洗。然后，采用射频溅射的方式将20nm厚的钛层沉积在晶圆上，作为欧姆接触层13。钛的溅射过程中，工作气体氛围为5×10-3mbar的氩气，溅射功率是150W。采用射频溅射的方式沉积了150nm厚的IGZO层，IGZO靶材采用Kurt J Lesker Company Ltd(UK)提供的In2O3:Ga2O3:ZnO分子比为1:1:2的靶材。IGZO溅射过程的工作气体氛围为5×10-3mbar的氩气，溅射功率是100W。在Pt沉积之前，该结构需要在300℃氮气氛围中退火1h。然后，作为肖特基源极接触15的70nm厚的Pt层也是通过溅射Leybold Materials GmbH(Germany)提供的Pt靶材沉积，工作气体氛围为5×10-3mbar的含3％氧气的氩气，溅射功率是60W。除非另有说明，溅射靶材直径为3英寸(即60W溅射时对应1.32W/cm2)。采用掩模版定义肖特基二极管的图形。
肖特基势垒薄膜晶体管的制备过程
D165肖特基势垒薄膜晶体管100和薄膜晶体管都采用覆盖有100nm厚SiO2的硅片。硅片在超声波清洗机分别使用Decon90、去离子水、丙酮和异丙醇对衬底进行了清洗。氧化物半导体沟道层140采用溅射生长的IGZO，IGZO靶材采用Kurt J Lesker Company Ltd(UK)提供的In2O3:Ga2O3:ZnO分子比为1:1:2的靶材。IGZO溅射过程的工作气体氛围为5×10-3mbar的氩气，溅射功率是100W。在Pt沉积之前，该结构需要在300℃氮气氛围中退火一小时。然后，作为肖特基源极接触15的70nm厚的Pt层也是通过溅射Leybold Materials GmbH(Germany)提供的Pt靶材沉积，工作气体氛围为5×10-3mbar的含3％氧气的氩气，溅射功率是60W。除非另有说明，溅射靶材直径为3英寸。IGZO薄膜晶体管的制备方式和肖特基势垒薄膜晶体管的制备方式相似，但是采用Ti而不是Pt作为源极漏极接触，溅射方式与肖特基二极管相同。除了沟道层外，ITO肖特基势垒薄膜晶体管的制备方式和IGZO肖特基势垒薄膜晶体管的制备方式相同，ITO靶材沉积工作气体氛围为5×10-3mbar的氩气，溅射功率是100W。除了短沟道肖特基势垒薄膜晶体管100采用电子束曝光的方式定义图形外，肖特基势垒薄膜晶体管100和薄膜晶体管的图形定义都采用掩模版和光刻技术。
器件性能测试
D166所有器件的标准电流-电压测试都在室温条件下采用Keysight E5270B半导体分析仪测试。计算本征增益时，选用Keysight E5270B在600ms周期的脉冲模式下IGZO肖特基势垒薄膜晶体管的输出曲线的30次均值。IGZO肖特基二极管的低温测试采用Lakeshore cryogenic CRX-4K工作站。SEM图像是采用Zeiss Sigma场发射扫描电子显微镜拍摄。偏压测试采用Advanced Research Systems DE-204温度控制台。
方法
D167图12根据实例示意了一种在氧化物半导体沟道层上形成肖特基源极接触的方法。
D168在S801，源极接触电极在含氧的气体氛围中沉积在氧化物半导体沟道层上。
D169该方法包括本文所述的所有步骤。
D170图13根据实例示意了一种在氧化物半导体沟道层上形成肖特基源极接触的方法。
D171氧化物半导体沟道层为非晶态a(In2O3)b(Ga2O3)c(ZnO)，其中a＝1，b＝1，c＝2，其中氧化物半导体沟道的厚度H在5nm到50nm的范围内，优选在10nm到40nm的范围内，更优选在15nm到30nm的范围内，例如20nm或25nm。
D172例如，源极接触使用Pt。
D173在S901，在沉积源极接触之前，我们对氧化物半导体进行退火。退火需要在惰性气体氛围中进行，温度范围为200℃至400℃，更优选为250℃至350℃，例如300℃至少30分钟，最好为60分钟。
D174在S902，源极接触在含氧气体氛围中源极接触沉积在氧化物半导体沟道。含氧气体可以是惰性气体，最好是氩气，其包含的氧浓度在0.1％到10％之间，更优选为1％到5％之间，例如3％的氧分压。气体压力需要在1×10-3mbar到1×10-1mbar的压力范围内，最好是在1×10-4mbar到1×10-2mbar的压力范围，比如5×10-3mbar。在氧化物半导体层上沉积源极接触包括在氧化物半导体层上溅射沉积源极接触功率范围控制在0.4W/cm2到3W/cm2，更优选是在0.6W/cm2到1.7W/cm2的范围内，例如0.88W/cm2或1.32W/cm2。这些溅射功率密度对应20W到150W的溅射功率，更优选是在30W到80W的范围内，例如，对于直径3英寸的溅射靶，分别为40W或60W。
D175该方法包括本文所述的任何步骤。
测试
D176室温测试在探针台上进行。二极管10和肖特基势垒薄膜晶体管100使用探针测试。对于负偏压照明温度应力的测量，在连接到Advanced Research Systems,Inc.公司内的4K低温恒温温度控制器之前，将肖特基势垒薄膜晶体管粘贴在芯片载体上并用金丝连接。光源是一个白色LED灯，光强约2000lx，距离肖特基势垒薄膜晶体管约为3cm位置处。Agilent E5260B半导体分析仪由内部Labview程序控制从而进行电学性能测试。
XPS测试
D177 XPS测量采用Axis Ultra Hybrid(Kratos，Manchester UK)，在10mA发射电流和15kV偏压下运行。电荷中和器被用来消除任何多余的电荷效应。设备的原始压力为10-8mbar。测试扫描和高分辨率扫描分别在80eV和20eV能量下进行。在两个感兴趣的范围进行了高分辨率扫描，大约为O1s和Pt 4p3/2信号峰和Pt 4f5/2和f7/2信号峰,以及C1s信号峰。分析采用Casa PS软件。结合能根据284.8ev处的无定碳峰进行校准。校准后，用背景差法对光谱进行校正。除了Pt 4f5/2和f7/2信号峰使用非对称LA函数外，波谱都采用Gaussian-Lorentzian公式拟合。
XPS
D178当Pt在氩气中沉积时，O 1s峰上没有检测到金属氧化物成分。Pt在含3％氧气的氩气氛围中溅射会在530eV左右形成金属氧化物信号峰。在60W时，O 1s和Pt4p3/2信号峰的比值大约是1:4。在40W时，这个比值会增加到4:5，表明氧化程度上升。当溅射气体氛围含有氧气并且功率从60W降低到40W时，Pt 4f5/2和f7/2信号峰会向左漂移。向左漂移说明氧化程度增加，随着溅射功率的降低，PtO,PtO2和更高含氧量的Pt对于信号峰的比重会加大。在较低溅射功率下氧化程度的增加主要是由于更长的沉积时间导致薄膜中引入了更多的氧。
不均匀性的位置
D179较低势垒区对电流的贡献很大程度上取决于源极边缘到漏极的最近距离P。如图11A、11B和11C中的输出曲线所示，不均匀性越靠近源极的漏极端，ID就越大。在图11C中，在所有情况下，电流在饱和之前呈指数增长，除非不均匀性位于源极的边缘，即P＝0nm。在边缘处，不均匀性不能被夹断，并且不会在导带中形成鞍点。在这种情况下，有效势垒高度与电压无关，电流也不会呈现指数增长趋势。电流如此强烈地依赖位置的原因是源极下方的横向电阻。离源极边缘越远，界面的电势就越低。因此，距离源极边缘较远的区域反向偏压更小，产生的电流也更小。由于电流的不均匀性占主导地位，离源极边缘越远，源极的总电流就越低。
D180因为相似的原因，输出阻抗也取决于不均匀性的位置。当器件在源极饱和时，源极下方的半导体-电介质界面的电势是固定的，与VD无关，除了在源极的前200nm左右的情况下(如图11D所示)。因此，源极边缘200nm范围内的不均匀性仅受VD饱和程度不均匀性的影响，使其成为输出阻抗和本征增益的限制因素。
肖特基势垒薄膜晶体管理论
D181除了模拟仿真之外，还可以推导出一种分析理论来进一步理解器件的行为。在高增益器件中，鞍点不再有显著影响，式1给出了源极界面处的有效势垒高度：
Figure BDA0002739484700000311
D182其中ΦIFL和αqεM分别是因镜像力效应和电场作用而产生的势垒降低项。在肖特基势垒薄膜晶体管中，大部分电流流过源极的前端，我们经过详细分析发现，线性区中的电流Ilin可以由式2表示：
Figure BDA0002739484700000312
D183同样的，饱和区的电流Isat可以由式3表示：
Figure BDA0002739484700000313
D184其中，W是源极接触宽度，q是基本电荷，μn是半导体中的电子迁移率，NC是导带中的有效态密度，VT是肖特基势垒薄膜晶体管的阈值电压，k是玻尔兹曼常数，T是温度，CS和CG分别是半导体和栅极绝缘体的单位面积电容。在目前的实验中，μn＝10.6cm2/Vs(从IGZO TFT中获得)，W＝2mm且SiO2和IGZO的相对介电常数分别为3.9和10。在图4C中，实验测得的转移曲线(圆圈)和根据式3获得的曲线非常吻合。通过拟合，得出α＝0.73nm，VT＝11.7V,
Figure BDA0002739484700000314
这几乎与图9C中得到的势垒高度的结果完全一致。使用相同的参数，得到的输出曲线也非常符合我们的理论(图4C)。上述结果表明，我们的分析公式准确的描述了肖特基势垒薄膜晶体管的I-V特性。
D185更详细的说，该理论仅适用于高增益器件，即由于半导体被制造得足够薄或其他原因，可以将鞍点的影响忽略。在反向偏压时，从源极流出的电流受扩散控制，如
式4：
Figure BDA0002739484700000321
D186其中，JV(x)是位置x处源极的垂直电流，q是基本电荷，μn是半导体中的电子迁移率，Nc是导带中的有效态密度，εM(x)肖特基界面处的电场，ΦB是肖特基势垒高度，Vint(x)是位置x处半导体-绝缘体界面处的电势，k是玻尔兹曼常数，T是温度。能带图如图4A所示。在位置x处：
Figure BDA0002739484700000322
D187其中，
Figure BDA0002739484700000327
是平均势垒高度
Figure BDA0002739484700000328
H是半导体层的厚度。因此，位置x处源极的垂直电流密度可以由式5给出：
Figure BDA0002739484700000323
D188当
Figure BDA0002739484700000329
时，我们假设大部分电流注入发生在
Figure BDA00027394847000003210
处。因此，在x位置处的电阻率ρV可以由式6给出：
Figure BDA0002739484700000324
D189如果我们假设VD＜＜(VG-VT)，其中VG是肖特基势垒薄膜晶体管的栅极电压，VT是肖特基势垒薄膜晶体管的阈值电压。于是，在源极下沿半导体-绝缘体界面的电阻RL可以由式7表示：
Figure BDA0002739484700000325
D190其中，σch表示沟道的电导率，Nch表示沟道内的电子密度，Cc表示栅极电介质的单位面积电容，VT表示肖特基势垒薄膜晶体管的阈值电压。
D191因此，源极有效长度可以由式8表示：
Figure BDA0002739484700000326
D192为了计算肖特基势垒薄膜晶体管的阈值电压，考虑将平均势垒高度势
Figure BDA00027394847000003211
由式9表示：
Figure BDA0002739484700000331
D193其中，CD是半导体层的单位面积电容，VT-TFT是半导体沟道的阈值电压。因此，肖特基势垒薄膜晶体管的阈值电压可以由式10表示：
Figure BDA0002739484700000332
D194在器件饱和之前，VD不会导致源极边缘下方的半导体完全耗尽(图4B)，可以在两种不同的情况下估算电流。如果源极长度S＞＞Leff，则线性区的电流Ilin可以由式11(与式2相同)表示：
Figure BDA0002739484700000333
D195当Leff＞＞S时，线性区电流可以由式12表示：
Figure BDA0002739484700000334
D196类似的，在饱和状态下，基于串联电阻模型，饱和漏极电压VDsat可以由式13表示：
Figure BDA0002739484700000335
D197如果源极长度S＞＞Leff，饱和区电流可以由式14表示：
Figure BDA0002739484700000336
D198如果源极长度Leff＞＞S，饱和区电流可以由式15表示：
Figure BDA0002739484700000337
D199如果考虑镜像力下降，则势垒高度如式16所示：
Figure BDA0002739484700000338
D200基于最近的研究发现，Pt-IGZO界面并不明确。在过渡区中，Pt簇被In包围，从而导致界面态的形成。这种界面态可以导致一个大小为αqεM的势垒降低项。类似的趋势也可以归因于隧穿效应或电场穿透金属效应。结合这些效应，源极处有效势垒可以由
式17(与式1相同)表示:
Figure BDA0002739484700000341
D201通过在Ilin和Isat的方程式中用ΦB，eff代替ΦB，我们得到I-V特性拟合公式，如图4C和4D所示。
修正
D202虽然优选实施例已被展示和描述，但是本领域技术人员可以在不脱离本发明的范围的情况下做出各种改变和修改，如所附权利声明书中所定义的及以上所述。
总结
D203本发明提供了一种肖特基势垒薄膜晶体管，该肖特基势垒薄膜晶体管包括在氧化物半导体沟道上的肖特基源极接触。该肖特基源极接触具有改善器件的本征增益，改善对短沟道效应和/或改善对负偏置光照温度应力的抵抗力。本发明还提供一种在氧化物半导体沟道上形成肖特基源极接触的方法，该方法改善了器件的本征增益，对短沟道效应的抵抗力和/或对负偏置照明温度应力的抵抗力。
D204尽管晶体管发明于70多年前，但仍有可能开发新的晶体管设计方案，包括增加一个类似肖特基二极管的源极接触电极。通过找到一种控制二极管势垒的形状和位置的方法以及理论分析，本发明实现了高达29,000的极高电压放大增益，比传统的硅晶体管高几个数量级。负偏压照明温度应力是在显示器驱动器等主要应用中氧化物半导体遇到的最主要的瓶颈，而本发明提出的器件几乎完全不受负偏压照明温度应力的影响。此外，沟道长度为360nm的器件没有产生明显的短沟道效应，解决了高密度集成电路和显示器应用的另一重要问题。
D205通过获得对肖特基势垒薄膜晶体管的器件物理的理解，尤其是对势垒控制更深的理解，发明者尽其所能，在薄膜晶体管方面实现了目前最高的本征增益。此外，此类器件不受工业上氧化物晶体管面临的两个最关键问题的影响，即NBITS和短沟道效应。因此，这些器件在大面积显示器、逻辑门和模拟电路中具有巨大的应用潜力。
D206请注意与本申请同时或在本申请之前提交的所有论文和文件，随本申请向公众开放，所有这些论文和文件的内容在此引入作为参考。
D207本申请(包括任何所附权利要求和附图)中公开的所有特征，和/或如此公开的任何方法或过程的所有步骤，可以以任何组合进行组合，除了其中某些特征和/或步骤相互排斥的组合。
D208除非另有明确规定，本申请中披露的每项特征(包括任何附带的权利要求和图纸)均可由具有相同、等效或类似用途的特征替代。因此，除非另有明确说明，否则所公开的每个特征只是等效或类似特征的系列的一个示例。
D209本发明不限于上述实施例的细节。本发明扩展到本申请(包括任何随附的权利要求和附图)中公开的特征的任何新颖的或组合，或如此公开的任何新方法或新过程的步骤及其组合。

Claims (17)

1.一种在氧化物半导体沟道层上形成肖特基源极接触电极的肖特基势垒晶体管，这种肖特基势垒晶体管拥有至少500的本征增益，优选为至少1000，更优选为至少2000，最优选为至少3000。
2.权利要求1中提出的肖特基势垒晶体管，包含其肖特基源级接触电极的有效势垒高度基本不随肖特基势垒晶体管的漏极电压VD变化。
3.上述任意权利要求中提到的肖特基势垒晶体管，包含其氧化物半导体沟道层的导带最低能的最高点所处的位置在零偏压时位于肖特基源极接触电极与氧化物半导体沟道界面处的10nm之内，优选为5nm，更优选为3nm之内。
4.权利要求3中的肖特基势垒晶体管，包含了其氧化物半导体沟道的厚度H足够小，使其氧化物半导体沟道层的导带最低能的最高点所处的位置在零偏压时位于肖特基源极接触电极与氧化物半导体沟道界面处的10nm之内，优选为5nm，更优选为3nm之内。
5.上述任意权利要求中的肖特基势垒晶体管，包含了其氧化物半导体就是或包含了氧化锌基的氧化物半导体，优选为非晶氧化锌基氧化物半导体。
6.权利要求5中的肖特基势垒晶体管，包含了其氧化物半导体为非晶的a(In2O3).b(Ga2O3).c(ZnO),这里的a，b，c为实数且a0，b0，c0。
7.上述任意权利要求中的肖特基势垒晶体管，包含了其氧化物半导体沟道层厚度H的范围是5 nm至50 nm，优选为10 nm至40 nm，更优选为15 nm至30 nm，比如20 nm或25 nm。
8.上述任意权利要求中的肖特基势垒晶体管，包含了其肖特基源极接触电极是或包含了一种功函数至少为4.5 eV，优选为5 eV的材料，比如一种金属，一种合金，或一种非金属。
9.上述任意权利要求中的肖特基势垒晶体管，包含了其在沉积肖特基源极接触电极之前对氧化物半导体沟道进行过退火处理。
10.上述任意权利要求中的肖特基势垒晶体管，包含了其肖特基源极接触电极是通过在由氧气组成的氛围中通过溅射沉积到氧化物半导体沟道上的。
11.包含了权利要求1-10中的肖特基势垒薄膜晶体管组成的反相器，逻辑门，积分电路，模拟电路，以及显示器电路。
12.一种在氧化物半导体沟道上形成肖特基源极接触电极来制备肖特基势垒薄膜晶体管的方法，这种方法包含：
在由氧气组成的氛围中通过溅射沉积肖特基源极接触电极到氧化物半导体沟道层上。
13.权利要求12中的方法，包含了在氧化物半导体沟道上沉积源极接触电极包含了在氧化物半导体沟道上使用溅射方法沉积源极接触电极，且溅射功率在0.4 W/cm2-3 W/cm2,优选为0.6 W/cm2-1.7 W/cm2。
14.权利要求12和13中的方法，包含了氧气气体氛围为一种惰性气体，优选为氩气，和氧气的混合气体，其氧气组份分压在0.1%-10%之间，优选为1%-5%之间。
15.权利要求14中的方法，包含了气体氛围压力在1×10-5 mbar到1×10-1 mbar,更优选为1×10-4 mbar到1×10-2 mbar，比如5×10-3 mbar。
16.权利要求12到15中的方法，包含了在沉积源极接触电极之前对氧化物半导体的退火处理。
17.权利要求16中，包含了在惰性气氛中退火，优选为氮气，温度在200 ℃至400 ℃之间，优选为在250 ℃至350 ℃之间，比如300 ℃。
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