CN102723269B - 阵列基板及其制作方法、显示装置 - Google Patents
阵列基板及其制作方法、显示装置 Download PDFInfo
- Publication number
- CN102723269B CN102723269B CN201210211811.7A CN201210211811A CN102723269B CN 102723269 B CN102723269 B CN 102723269B CN 201210211811 A CN201210211811 A CN 201210211811A CN 102723269 B CN102723269 B CN 102723269B
- Authority
- CN
- China
- Prior art keywords
- photoresist
- source
- thickness
- passivation layer
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 100
- 238000002161 passivation Methods 0.000 claims abstract description 66
- 229920002120 photoresistant polymer Polymers 0.000 claims description 176
- 239000010408 film Substances 0.000 claims description 131
- 239000000758 substrate Substances 0.000 claims description 87
- 238000009413 insulation Methods 0.000 claims description 34
- 239000010409 thin film Substances 0.000 claims description 31
- 238000003384 imaging method Methods 0.000 claims description 20
- 230000000717 retained effect Effects 0.000 claims description 18
- 238000004380 ashing Methods 0.000 claims description 8
- 239000000155 melt Substances 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 abstract description 5
- 239000011521 glass Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000003595 mist Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种阵列基板制作方法，涉及显示技术领域，包括以下步骤：在基板上形成包括栅极和栅线的图形；在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域；在形成有所述栅绝缘层和所述半导体层的基板上形成包括源漏电极、数据线、沟道、钝化层和过孔的图形；在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形。还公开了一种阵列基板和显示装置。本发明采用自对准技术，利用栅极背曝光技术，可以精确的确定出沟道区域，从而使栅极和源漏电极之间的对位更加准确，减小了源漏电极与栅极之间的交叠串扰，避免了液晶显示器的色度不均的现象。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制作方法、显示装置。
背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid CrystalDisplay，简称TFT-LCD）具有体积小、功耗低、无辐射等优点，在当前的平板显示器市场中占据了主导地位。现有的薄膜晶体管阵列基板的制备方法，就是先在玻璃基板上利用等离子体增强化学沉淀（PECVD）和磁控溅射（Sputter）沉积上金属膜层及各种非金属膜层，然后涂上光刻胶，利用掩膜板进行曝光工艺，从而得到所需要的薄膜晶体管阵列基板结构。
在TFT制造过程中，需要将源漏电极和栅极进行精确对位以最大程度地降低源漏电极与栅极的寄生电容。然而，现有的阵列基板的制造方法中，所有TFT的源电极和漏电极的制作都是用设备对位各个角上的对位标记来全面对准的，这样的对位方法的对准精度有限，而且这种薄膜晶体管的尺寸均极小，小如数微米，因此利用掩膜板的对位标记来进行源漏电极与栅极的对准极其不容易，这样就造成下面的栅极与源/漏（S/D）电极之间有位置偏移。由于该位置偏移，这样就造成源漏电极与栅极之间的电容不均匀，液晶显示器就会发生色度不均（mura）现象，具体原因如下：
TFT导电原理是在源极及栅极之间加上引线电压，通过半导体沟道给像素电极充电，从而显示色彩。TFT的电容=Cgs+C沟道+Cgd，其中Cgs是栅极与源极交叠的电容，Cgd是栅极与漏极交叠的电容，Cgs与Cgd可以为0，理想情况下是源漏电极与栅极是有对准的，即Cgs=Cgd。一旦源漏电极与栅极不是对准的，那么Cgs不等于Cgd，从而导致每个TFT的电容就会不一致，那么在相同引线电压的情况下，像素的电压就不一致，从而引起显示器的色度不均（mura）现象。
并且现有的工艺中由于源漏电极与栅极之间不是自对准的，在掩膜板的设计中就会将半导体层的源漏电极与栅极之间的重叠量增大，以保证即使在对位误差最大的情形下也能有适当的重叠。这样不但增大了器件的源-漏与栅（S/D-G）间的电容，而且增大了器件的驱动电压，从而增加了高分辨率和大量图像内容显示所需的充电时间。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是：在阵列基板的制备过程中，因工艺及设备的误差，导致Cgs和Cgd交叠面积不一致，从而导致TFT电容不均匀，产生色度不均的问题。
（二）技术方案
为解决上述技术问题，本发明提供了一种阵列基板制作方法，包括以下步骤：
在基板上形成包括栅极和栅线的图形；
在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域；
在形成有所述栅绝缘层和所述半导体层的基板上形成包括源漏电极、数据线、沟道、钝化层和过孔的图形；
在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形。
其中，在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域，具体包括：
在形成包括栅极和栅线的图形的基板上依次沉积栅绝缘层薄膜和半导体薄膜，并在所述半导体薄膜上涂覆光刻胶；
对所述光刻胶曝光显影，保留半导体层图形区域的光刻胶，刻蚀掉暴露出的半导体薄膜，形成半导体层的图形；
利用所述栅极为掩膜板，从所述基板背面对半导体层图形区域的光刻胶进行曝光显影，保留所述半导体层上对应栅极区域的光刻胶以确定沟道区域。
其中，在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域，具体包括：
在形成包括栅极和栅线的图形的基板上依次沉积栅绝缘层薄膜和半导体薄膜，并在所述半导体薄膜上涂覆光刻胶；
采用双色调掩膜板从所述基板背面对所述光刻胶进行曝光显影，保留半导体层图形区域的光刻胶，且在保留的光刻胶中，栅极对应区域的具有第一厚度的光刻胶，其他区域具有第二厚度的光刻胶，第一厚度大于第二厚度；
刻蚀掉暴露出的半导体薄膜，形成半导体层的图形；
灰化掉所述第二厚度的光刻胶，保留第一厚度的光刻胶以确定沟道区域。
其中，所述半导体层的图形宽度大于栅极的图形宽度。
其中，在形成有所述栅绝缘层和所述半导体层的基板上形成源漏电极、数据线、沟道、钝化层和过孔的图形，具体包括：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜，以形成沟道；
形成沟道后继续沉积钝化层薄膜，并在所述钝化层薄膜上涂覆光刻胶；
采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极、数据线和沟道区域的光刻胶具有第一厚度，且使得过孔处漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除过孔处像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
其中，在形成有所述栅绝缘层和所述半导体层的基板上形成源漏电极、数据线、沟道、钝化层和过孔的图形，具体包括：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜，以形成沟道；
在所述钝化层薄膜上涂覆光刻胶，采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极和沟道区域的光刻胶具有第一厚度，且使得漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
其中，所述在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形，具体包括：
形成有所述源漏电极、所述数据线和所述钝化层的基板上形成透明导电薄膜，并在透明导电薄膜上涂覆光刻胶，对所述光刻胶进行曝光、显影后，保留所述像素电极区域的光刻胶，去除所述像素电极区域以外的光刻胶，对暴露出的透明导电薄膜进行刻蚀，并剥离剩余的光刻胶，形成所述像素电极的图形。
本发明还提供了一种通过上述阵列基板制作方法制作的阵列基板。
本发明还提供了一种显示装置，包括上述的阵列基板。
（三）有益效果
本发明利用栅极做掩膜，从玻璃基板背部曝光，准确地确定出沟道区域，从而使得在后续的制作过程中，获得了栅极与源漏电极自对准的薄膜晶体管的阵列基板，使栅极和源漏电极之间的对位更加准确，从而减小了源漏电极与栅极之间的交叠串扰，避免了因电容不均所产生的液晶显示器的色度不均的现象，而且本方法只需要四次掩膜技术就可实现TFT的工艺制程，提高了生产效率，节约了成本。
附图说明
图1是本发明实施例的阵列基板制作方法中第一次掩膜板曝光后形成基板的截面图；
图2是在图1的基板的基础上利用栅极为掩膜并背后曝光后形成的基板的截面图；
图3是在图1的基板的基础上利用双色调掩膜板进行背曝光后形成的基板的截面图；
图4是在图2的基板的光刻胶上沉积掺杂半导体薄膜及源漏电极金属薄膜后的截面图；
图5是剥离图4基板上的光刻胶后形成基板的截面图；
图6是在图5的基板上沉积钝化层薄膜后的截面图；
图7是在图6的基板利用双色调掩膜板刻蚀形成源漏电极、数据线及钝化层后的截面图；
图8是在图7的基板上刻蚀形成像素电极与源漏接触区域后的截面图；
图9是在图8的基板上形成像素电极后的截面图。
具体实施方式
本发明提供了一种阵列基板制作方法，包括以下步骤：
在基板上形成包括栅极和栅线的图形；
在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域；
在形成有所述栅绝缘层和所述半导体层的基板上形成包括源漏电极、数据线、沟道、钝化层和过孔的图形；
在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形。
本发明利用栅极做掩膜，从玻璃基板背部曝光，准确地确定出沟道区域，从而使得在后续的制作过程中，获得了栅极与源漏电极自对准的薄膜晶体管的阵列基板，使栅极和源漏电极之间的对位更加准确，从而减小了源漏电极与栅极之间的交叠串扰，避免了因电容不均所产生的液晶显示器的色度不均的现象，而且本方法只需要四次掩膜技术就可实现TFT的工艺制程，提高了生产效率，节约了成本。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
本实施例的阵列基板制作方法流程如下：
步骤1，在基板上形成包括栅极和栅线的图形。
具体地，在玻璃基板1（或是石英基板）上采用磁控溅射设备（Sputter）沉积一层栅极金属薄膜，薄膜厚度为栅极金属薄膜可以是Mo、Al、Cu或W等金属，或这几种金属多层沉积形成的多层薄膜。在栅金属薄膜上涂覆光刻胶，并通过掩膜板对光刻胶的曝光显影保留栅极图形区域A的光刻胶，通过湿法刻蚀，去除暴露出的栅金属薄膜，剥离剩余的光刻胶，如图1所示，形成栅极2和栅线（图中未示出栅线，通常还形成公共电极）。
步骤2，在形成有栅极2和栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域。具体包括以下两种方式：
方式1包括以下步骤：
在形成包括栅极和栅线的图形的基板上依次沉积栅绝缘层薄膜和半导体薄膜，并在所述半导体薄膜上涂覆光刻胶；
对所述光刻胶曝光显影，保留半导体层图形区域的光刻胶，刻蚀掉暴露出的半导体薄膜，形成半导体层的图形；
利用所述栅极为掩膜板，从所述基板背面对半导体层图形区域的光刻胶进行曝光显影，保留所述半导体层上对应栅极区域的光刻胶以确定沟道区域。
具体地，在形成有栅极和栅线的玻璃基板1上用等离子体增强化学气相沉积设备（PECVD）沉积栅绝缘层薄膜和半导体薄膜。栅绝缘层薄膜可采用硅的氮化物（SiNx）或硅的氧化物（SiOx）等材料，或这些材料多层沉积形成的多层薄膜，厚度为在刻蚀时对应的反应气体可以为SiH4、NH3、N2的混合气体或SiH2Cl2、NH3、N2的混合气体。半导体薄膜的厚度为在刻蚀时对应的反应气体可以是SiH4、H2的混合气体或者SiH2Cl2、H2的混合气体。
在沉积完上述薄膜层的基板上涂覆一层光刻胶5，采用掩膜板对光刻胶5曝光显影，保留半导体层图形区域B的光刻胶5，采用干法刻蚀工艺，去除掉暴露出的半导体薄膜，形成半导体层的图案4。
利用栅极2为掩膜板，从玻璃基板1的背面对保留的光刻胶5进行曝光显影，本次曝光不使用掩膜版，利用栅极金属的不透光作用进行掩膜，只保留对应栅极2上方的光刻胶5，如图2所示，形成了栅绝缘层3和半导体层4，而且还确定了之后形成沟道的区域，即栅极区域A。
进一步的，在确定沟道区域过程中，可以看到半导体层的图形宽度大于栅极的图形宽度
方式2包括以下步骤：
在形成包括栅极和栅线的图形的基板上依次沉积栅绝缘层薄膜和半导体薄膜，并在所述半导体薄膜上涂覆光刻胶；
采用双色调掩膜板从所述基板背面对所述光刻胶进行曝光显影，保留半导体层图形区域的光刻胶，且在保留的光刻胶中，栅极对应区域的具有第一厚度的光刻胶，其他区域具有第二厚度的光刻胶，第一厚度大于第二厚度；
刻蚀掉暴露出的半导体薄膜，形成半导体层的图形；
灰化掉所述第二厚度的光刻胶，保留第一厚度的光刻胶以确定沟道区域。
具体地，在形成有栅极和栅线的玻璃基板1上用PECVD沉积栅绝缘层薄膜和半导体薄膜，沉积的具体过程和方式1中沉积栅绝缘层薄膜和半导体薄膜相似。
如图3所示，在沉积完上述栅绝缘层和半导体层薄膜的基板上涂覆一层光刻胶5，采用双色调掩膜板（半色调或灰色调掩膜板）从基板背面对光刻胶5进行曝光显影，双色调掩膜板完全遮挡住整个A区域，即A区域为光刻胶完全保留区域，同时，部分保留对应半导体层图形B区域的光刻胶5（A区域以外的B区域），即A区域以外的B区域为光刻胶部分保留区域，除A区域和B区域以外的其他区域的光刻胶为完全去除区域，即其它区域的光刻胶完全被显影掉。由于双色调掩膜板从基板背后曝光，玻璃基板1、栅绝缘层薄膜和半导体薄膜都是透光材料，栅极2不透光，栅极区域A的光刻胶5完全保留，为具有第一厚度的光刻胶5。半透光区域，即区域B中除区域A外的区域，部分保留，为具有第二厚度的光刻胶5，且第一厚度大于第二厚度。
刻蚀掉暴露出的半导体薄膜，形成半导体层的图形，如图3所示。
灰化掉第二厚度的光刻胶5，即B区域的光刻胶，同时部分保留A区域的光刻胶，即保留第一厚度的光刻胶5以确定沟道区域，即部分保留区域A的光刻胶5。
进一步的，在确定沟道区域过程中，可以看到半导体层的图形宽度大于栅极的图形宽度
步骤3，在形成有栅绝缘层3和半导体层4的基板上形成包括源漏电极、数据线、沟道、钝化层和过孔的图形。具体包括两种方式：
方式1包括以下步骤：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜，以形成沟道；
形成沟道后继续沉积钝化层薄膜，并在所述钝化层薄膜上涂覆光刻胶；
采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极、数据线和沟道区域的光刻胶具有第一厚度，且使得过孔处漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除过孔处像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
具体的，在形成有栅绝缘层3和半导体层4的基板上采用PECVD方式沉积一层掺杂半导体薄膜，厚度为然后通过溅射或者热蒸镀的方法沉积源漏电极金属薄膜，厚度为材料可以选用Mo、Al、Cu、W等金属，或这几种金属多层沉积形成的多层薄膜。形成完上述薄膜层的基板如图4所示，一部分掺杂半导体薄膜和源漏电极金属薄膜直接沉积到了光刻胶5上面。
进一步的，掺杂半导体薄膜是为了降低源电极、漏电极与半导体层的欧姆接触电阻，如果半导体材料的特性可以满足产品的要求时，掺杂半导体薄膜是可以省略的。
沉积完上述薄膜层后进行光刻胶的剥离，从而可以把突出的位于半导体层上面与栅极区域A正对的光刻胶5去除掉，这样在除去光刻胶5的过程中，光刻胶5上面的掺杂半导体薄膜及源漏电极金属薄膜也被同时去除，从而得到了自对准栅极的TFT沟道结构，如图5所示。自对准栅极与沟道的准确对应，使沟道区域更加精确。
如图6所示，在形成自对准栅极的TFT沟道结构后，利用PECVD方式沉积一层钝化层薄膜，厚度为材料可选用SiNx或SiOx，或这些材料多层沉积形成的多层薄膜。
如图7所示，钝化层上方涂覆一层光刻胶，利用双色调掩膜板（灰色调或者半色调掩膜板）对光刻胶进行曝光显影，使源极区域C、漏极区域D、数据线区域（图中未标出）和沟道区域A（即栅极区域）的光刻胶完全保留，具有第一厚度，且使得漏极区域D中像素电极与漏极接触区域E的光刻胶部分保留，具有第二厚度，且第二厚度小于第一厚度，其他区域为光刻胶完全去除区域，经过显影去除掉其它区域的光刻胶。通过一次湿法刻蚀及两次干法刻蚀，依次刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜，刻蚀后的基板如图7所示，形成掺杂半导体层6、源极7a、数据线（图中未示出）、漏极7b及钝化层8，用以保护沟道。
如图8所示，在形成如图7所示的基板上对光刻胶进行灰化，去除掉像素电极与漏极接触区域E的具有第二厚度的光刻胶，然后进行刻蚀，如干法刻蚀，刻蚀掉区域E的钝化层薄膜，从而在漏极上得到漏极7b与像素电极的接触面，即过孔，使后续制作的像素电极与漏极7b相连。
方式2包括以下步骤：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜，以形成沟道；
在所述钝化层薄膜上涂覆光刻胶，采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极和沟道区域的光刻胶具有第一厚度，且使得漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
具体的在形成有栅绝缘层3和半导体层4的基板上采用PECVD方式沉积一层掺杂半导体薄膜；在掺杂半导体薄膜上通过溅射或者热蒸镀的方法沉积源漏电极金属薄膜；在源漏电极金属薄膜上利用PECVD方式沉积一层钝化层薄膜。一共沉积三层薄膜，沉积薄膜的厚度、材料和方式1类似。一部分掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜直接沉积到了光刻胶5上面。
进一步的，掺杂半导体薄膜是为了降低源电极、漏电极与半导体层的欧姆接触电阻，如果半导体材料的特性可以满足产品的要求时，掺杂半导体薄膜是可以省略的。
沉积完上述薄膜层后进行光刻胶的剥离，从而可以把突出的位于半导体层上面与栅极区域A正对的光刻胶5去除掉，这样在除去光刻胶5的过程中，光刻胶5上面的掺杂半导体薄膜、源漏电极金属薄膜及钝化层薄膜也被同时去除，从而得到了自对准栅极的TFT沟道结构。
在钝化层薄膜上涂覆一层光刻胶，利用双色调掩膜板（灰色调或者半色调掩膜板）对光刻胶进行曝光显影，使源极区域C、漏极区域D、数据线区域（图中未标出）和沟道区域A（即栅极区域）的光刻胶具有第一厚度，且使得漏极区域D中像素电极与漏极接触区域E的光刻胶具有第二厚度，即光刻胶部分保留区域，且第二厚度小于第一厚度，其他区域为光刻胶完全去除区域，显影掉其它区域的光刻胶。通过刻蚀工艺，如一次湿法刻蚀及两次干法刻蚀，依次刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜，刻蚀后的基板如图7所示，形成掺杂半导体层6、源极7a、数据线（图中未示出）、漏极7b及钝化层8。
然后对部分保留的光刻胶进行灰化，去除掉像素电极与漏极接触区域E的具有第二厚度的光刻胶，然后进行干法刻蚀，刻蚀掉区域E的钝化层薄膜，从而在漏极上得到漏极7b与像素电极的接触面，即过孔，使后续制作的像素电极与漏极7b相连。
步骤4，在形成有源极7a、漏极7b、数据线、钝化层8和过孔的基板上形成像素电极的图形。
形成有所述源漏电极、所述数据线和所述钝化层的基板上形成透明导电薄膜，并在透明导电薄膜上涂覆光刻胶，对所述光刻胶进行曝光、显影后，保留所述像素电极区域的光刻胶，去除所述像素电极区域以外的光刻胶，对暴露出的透明导电薄膜进行刻蚀，并剥离剩余的光刻胶，形成所述像素电极的图形。
具体的，利用磁控溅射设备（Sputter）沉积一层透明导电薄膜，成分可以是氧化铟锡（ITO）、氧化铟锌（IZO）或氧化铝锌等材料，厚度为然后涂覆光刻胶，并采用普通的掩膜板对光刻胶进行曝光显影，保留像素电极区域F的光刻胶，去除其它区域的光刻胶，采用湿法刻蚀，刻蚀掉暴露出的透明导电薄膜，以生成像素电极10，从而完成阵列基板的制作，制作完成的阵列基板如图9所示。
上述制作过程在步骤2中利用栅极做掩膜，从玻璃基板背部曝光，并在步骤3中利用沉积膜层后再剥离光刻胶的方法，获得了栅极与源漏电极自对准的薄膜晶体管的阵列基板，使栅极和源漏电极之间的对位更加准确，从而可以减小源漏电极与栅极之间的交叠串扰，避免了因电容不均所产生的液晶显示器的色度不均的现象。而且本实施例只需要四次（步骤1中一次、步骤2中一次、步骤3中一次、步骤4中一次）掩膜技术就可实现TFT的工艺制程，提高了生产效率，节约了成本。
实施例2
本实施例提供了一种利用实施例1中方法制备的阵列基板，制作过程中由于采用自对准方法，使栅极和源漏电极之间的对位更加准确，避免了源漏电极与栅极之间的电容不均匀而产生的液晶显示器的色度不均的现象，从而提供了阵列基板的良率。
实施例3
本实施例提供了一种显示装置，该显示装置包括利用实施例1中制备方法制得的阵列基板，该显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
本实施的显示装置包括采用实施例1中方法制备的阵列基板，制作过程中由于采用栅极背曝光的自对准方法，利用栅极做掩膜，从基板背部曝光，使栅极和源漏电极之间的对位更加准确，避免了源漏电极与栅极之间的电容不均匀而产生的液晶显示器的色度不均的现象，从而提供了阵列基板的良率。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
Claims (7)
1.一种阵列基板制作方法，其特征在于，包括以下步骤：
在基板上形成包括栅极和栅线的图形；
在形成有所述栅极和所述栅线的基板上形成栅绝缘层和半导体层的图形，并在所述半导体层上方通过栅极背曝光确定沟道区域，具体包括：在形成包括栅极和栅线的图形的基板上依次沉积栅绝缘层薄膜和半导体薄膜，并在所述半导体薄膜上涂覆光刻胶；采用双色调掩膜板从所述基板背面对所述光刻胶进行曝光显影，保留半导体层图形区域的光刻胶，且在保留的光刻胶中，栅极对应区域的具有第一厚度的光刻胶，其他区域具有第二厚度的光刻胶，第一厚度大于第二厚度；刻蚀掉暴露出的半导体薄膜，形成半导体层的图形；灰化掉所述第二厚度的光刻胶，保留第一厚度的光刻胶以确定沟道区域；
在形成有所述栅绝缘层和所述半导体层的基板上形成包括源漏电极、数据线、沟道、钝化层和过孔的图形；
在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形。
2.如权利要求1所述的阵列基板制作方法，其特征在于，所述半导体层的图形宽度大于栅极的图形宽度。
3.如权利要求1所述的阵列基板制作方法，其特征在于，在形成有所述栅绝缘层和所述半导体层的基板上形成源漏电极、数据线、沟道、钝化层和过孔的图形，具体包括：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜，以形成沟道；
形成沟道后继续沉积钝化层薄膜，并在所述钝化层薄膜上涂覆光刻胶；
采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极、数据线和沟道区域的光刻胶具有第一厚度，且使得过孔处漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除过孔处像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
4.如权利要求1所述的阵列基板制作方法，其特征在于，在形成有所述栅绝缘层和所述半导体层的基板上形成源漏电极、数据线、沟道、钝化层和过孔的图形，具体包括：
在形成有所述栅绝缘层和所述半导体层的基板上依次形成掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜；
剥离所述半导体层上方确定沟道区域时保留的光刻胶以及覆盖在所述光刻胶上的掺杂半导体薄膜、源漏电极金属薄膜和钝化层薄膜，以形成沟道；
在所述钝化层薄膜上涂覆光刻胶，采用双色调掩膜板对钝化层薄膜上的光刻胶进行曝光显影，使源极、漏极和沟道区域的光刻胶具有第一厚度，且使得漏极区域中像素电极与漏极接触区域的光刻胶具有第二厚度，第二厚度小于第一厚度，显影掉其它区域的光刻胶，并刻蚀掉无光刻胶区域的钝化层薄膜、源漏电极金属薄膜和掺杂半导体薄膜；
对保留的光刻胶进行灰化处理，去除像素电极与漏极接触区域的第二厚度的光刻胶，刻蚀暴露出的钝化层薄膜，并剥离剩余的光刻胶。
5.如权利要求1所述的阵列基板制作方法，其特征在于，所述在形成有所述源漏电极、所述数据线和所述钝化层的基板上形成像素电极的图形，具体包括：
形成有所述源漏电极、所述数据线和所述钝化层的基板上形成透明导电薄膜，并在透明导电薄膜上涂覆光刻胶，对所述光刻胶进行曝光、显影后，保留所述像素电极区域的光刻胶，去除所述像素电极区域以外的光刻胶，对暴露出的透明导电薄膜进行刻蚀，并剥离剩余的光刻胶，形成所述像素电极的图形。
6.一种通过如权利要求1～5中任一项所述的阵列基板制作方法制作的阵列基板。
7.一种显示装置，其特征在于，包括如权利要求1～5中任一项所述的阵列基板制作方法制作的阵列基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210211811.7A CN102723269B (zh) | 2012-06-21 | 2012-06-21 | 阵列基板及其制作方法、显示装置 |
| PCT/CN2012/086987 WO2013189160A1 (zh) | 2012-06-21 | 2012-12-20 | 阵列基板及其制作方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210211811.7A CN102723269B (zh) | 2012-06-21 | 2012-06-21 | 阵列基板及其制作方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102723269A CN102723269A (zh) | 2012-10-10 |
| CN102723269B true CN102723269B (zh) | 2015-04-01 |
Family
ID=46948995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210211811.7A Expired - Fee Related CN102723269B (zh) | 2012-06-21 | 2012-06-21 | 阵列基板及其制作方法、显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102723269B (zh) |
| WO (1) | WO2013189160A1 (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102723269B (zh) * | 2012-06-21 | 2015-04-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN103811417B (zh) * | 2012-11-08 | 2016-07-27 | 瀚宇彩晶股份有限公司 | 像素结构的制作方法 |
| CN104040693B (zh) * | 2012-12-04 | 2017-12-12 | 深圳市柔宇科技有限公司 | 一种金属氧化物tft器件及制造方法 |
| CN103700626B (zh) * | 2013-12-25 | 2017-02-15 | 京东方科技集团股份有限公司 | 一种阵列基板的制作方法、阵列基板和显示装置 |
| CN103915379B (zh) | 2014-03-24 | 2017-07-04 | 京东方科技集团股份有限公司 | 一种氧化物薄膜晶体管阵列基板的制造方法 |
| CN108474985B (zh) * | 2016-01-20 | 2021-06-15 | 夏普株式会社 | 液晶显示面板及其制造方法 |
| WO2017133002A1 (zh) * | 2016-02-05 | 2017-08-10 | 华为技术有限公司 | 场效应晶体管及场效应晶体管的制备方法 |
| CN105845693A (zh) * | 2016-03-28 | 2016-08-10 | 深圳市华星光电技术有限公司 | 薄膜晶体管、薄膜晶体管的制备方法及液晶显示面板 |
| CN106057736B (zh) * | 2016-08-02 | 2022-12-27 | 信利半导体有限公司 | 一种tft基板的制备方法及tft基板 |
| CN106502468B (zh) * | 2016-11-21 | 2023-12-05 | 合肥京东方光电科技有限公司 | 一种触控基板、触控显示装置及制作方法 |
| GB2561004B (en) | 2017-03-31 | 2022-06-01 | Pragmatic Printing Ltd | Electronic structures and their methods of manufacture |
| CN107464836B (zh) * | 2017-07-19 | 2020-04-10 | 深圳市华星光电半导体显示技术有限公司 | 一种顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管 |
| CN107579082B (zh) * | 2017-09-28 | 2020-05-05 | 京东方科技集团股份有限公司 | 一种阵列基板的制备方法 |
| CN111403261B (zh) * | 2019-01-03 | 2023-09-01 | 上海积塔半导体有限公司 | 减薄硅片的方法 |
| CN111726101B (zh) * | 2019-03-20 | 2024-04-09 | 深圳市麦捷微电子科技股份有限公司 | 一种tc-saw器件及其制造方法 |
| CN110047738B (zh) * | 2019-04-24 | 2022-04-26 | 合肥鑫晟光电科技有限公司 | 掩膜版、薄膜晶体管和阵列基板及制作方法、显示装置 |
| CN110911355A (zh) * | 2019-11-11 | 2020-03-24 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及制备方法 |
| CN110993620A (zh) * | 2019-12-05 | 2020-04-10 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制备方法、显示面板 |
| CN111584523B (zh) * | 2020-05-25 | 2023-09-12 | 成都京东方显示科技有限公司 | 阵列基板、显示面板以及阵列基板的制作方法 |
| CN111613577A (zh) * | 2020-05-28 | 2020-09-01 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板制备方法和半透光光罩 |
| CN111883582B (zh) * | 2020-07-30 | 2024-05-03 | 北海惠科光电技术有限公司 | 一种栅极、薄膜晶体管的制作方法和显示面板 |
| CN113488512A (zh) * | 2021-06-23 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
| CN113707556A (zh) * | 2021-08-13 | 2021-11-26 | Tcl华星光电技术有限公司 | 一种薄膜晶体管的制作方法、薄膜晶体管以及显示装置 |
| CN116936601B (zh) * | 2023-07-21 | 2024-06-11 | 深圳市思坦科技有限公司 | 集成芯片及其制备方法以及显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045487A (en) * | 1982-03-31 | 1991-09-03 | Fujitsu Limited | Process for producing a thin film field-effect transistor |
| US5254488A (en) * | 1988-01-04 | 1993-10-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
| CN101078842A (zh) * | 2006-05-23 | 2007-11-28 | 京东方科技集团股份有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN101452163A (zh) * | 2007-12-07 | 2009-06-10 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板结构及其制造方法 |
| CN101752319A (zh) * | 2008-12-19 | 2010-06-23 | 京东方科技集团股份有限公司 | 薄膜晶体管液晶显示器阵列基板的制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3478012B2 (ja) * | 1995-09-29 | 2003-12-10 | ソニー株式会社 | 薄膜半導体装置の製造方法 |
| US6555420B1 (en) * | 1998-08-31 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for producing semiconductor device |
| JP5655421B2 (ja) * | 2010-08-06 | 2015-01-21 | ソニー株式会社 | 半導体装置、表示装置、および電子機器 |
| CN102468231B (zh) * | 2010-11-10 | 2014-03-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和有源显示器 |
| CN102723269B (zh) * | 2012-06-21 | 2015-04-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
-
2012
- 2012-06-21 CN CN201210211811.7A patent/CN102723269B/zh not_active Expired - Fee Related
- 2012-12-20 WO PCT/CN2012/086987 patent/WO2013189160A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045487A (en) * | 1982-03-31 | 1991-09-03 | Fujitsu Limited | Process for producing a thin film field-effect transistor |
| US5254488A (en) * | 1988-01-04 | 1993-10-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
| CN101078842A (zh) * | 2006-05-23 | 2007-11-28 | 京东方科技集团股份有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN101452163A (zh) * | 2007-12-07 | 2009-06-10 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板结构及其制造方法 |
| CN101752319A (zh) * | 2008-12-19 | 2010-06-23 | 京东方科技集团股份有限公司 | 薄膜晶体管液晶显示器阵列基板的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013189160A1 (zh) | 2013-12-27 |
| CN102723269A (zh) | 2012-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102723269B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN102738007B (zh) | 一种薄膜晶体管的制造方法及阵列基板的制造方法 | |
| US9054195B2 (en) | Array substrate, method for fabricating the same, and display device | |
| US9324735B2 (en) | Array substrate and manufacturing method thereof, display panel and display device | |
| US9876037B2 (en) | Thin-film transistor array substrate and manufacturing method thereof | |
| CN103236440B (zh) | 薄膜晶体管、阵列基板及其制造方法、显示装置 | |
| US8895334B2 (en) | Thin film transistor array substrate and method for manufacturing the same and electronic device | |
| CN104298040A (zh) | 一种coa基板及其制作方法和显示装置 | |
| CN103489826A (zh) | 阵列基板、制备方法以及显示装置 | |
| CN102751240A (zh) | 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置 | |
| CN102629584B (zh) | 一种阵列基板及其制造方法和显示器件 | |
| US9059293B2 (en) | Array substrate and its manufacturing method | |
| CN103681696A (zh) | 一种电极引出结构、阵列基板以及显示装置 | |
| US9608118B2 (en) | Array substrate, display device and manufacturing method of array substrate | |
| CN104779302A (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN103887245A (zh) | 一种阵列基板的制造方法 | |
| CN105304646A (zh) | 阵列基板及其制造方法、显示面板、显示装置 | |
| CN107799466A (zh) | Tft基板及其制作方法 | |
| CN103489874A (zh) | 阵列基板及其制备方法、显示装置 | |
| CN103456747A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN108305879A (zh) | 薄膜晶体管阵列基板及制作方法和显示装置 | |
| CN102723365B (zh) | 一种薄膜晶体管及其制造方法、阵列基板和显示装置 | |
| US20190326332A1 (en) | Ltps tft substrate and manufacturing method thereof | |
| CN107275343B (zh) | 底栅型tft基板的制作方法 | |
| CN102931139B (zh) | 阵列基板及其制造方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150401 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |