CN1411651A - 单片cmos发送机/接收机及其使用方法 - Google Patents

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Abstract

本发明提供了一种包括发射机和接收机的单芯片RF通信系统。本发明的RF通信系统可以包含：一个接收/发射RF信号的天线；一个PLL，生成具有不同于载频的频率的多相时钟信号和一个具有载频的基准信号；一个解调混频器，将接收的RF信号与具有不同于载频的频率的多相时钟信号混频，以输出具有相对于载频降低频率的输出信号；两级放大器，将选择的信道信号放大到一个所需的动态电平；和一个A/D变换单元，将来自混频单元RF信号变换成数字信号。即使解调混频器输出具有较大振幅或功率的相邻信道信号，该两级放大也可以提供具有足够增益的选择信道的信号。

Description

单片CMOS发送机/接收机及其使用方法
发明背景
1、 发明领域
本发明涉及一种通信系统，特别是涉及一种CMOS射频(RF)通信系统。
2、 相关技术的背景
目前，射频(RF)通信系统具有包括PCS通信和IMT系统的各种应用。因而，人们一直在进行系统的CMOS片集成，以减少成本、尺寸和电源消耗。
通常，RF通信系统由RF前端块、基带数字信号处理(DSP)块或者基带调制解调块组成。当前，基带DSP块可以采用低成本和低功率的CMOS技术来实施。然而，RF前端不能由CMOS技术实施，因为，该CMOS技术受到速度、带宽和噪声特性的限制，即，低于流行的RF通信系统的速度、频率和噪声规范。
例如，PCS手持电话系统工作于2.0GHz频率，而目前的CMOS技术由于速度和噪声方面原因仅能可靠地工作于接近1.0GHz。因此，RF前端块利用双极性、双CMOS或GaAs技术实施，该技术具有比CMOS技术更好的速度、带宽和噪声特性，但是更昂贵以及消耗电源更多。
目前，称作“直接变换”和超外差(双变换)的两种不同类型的RF结构被用于COMS RF通信系统。这两种结构在CMOS实施方面具有优缺点。
图1是显示一个相关技术直接变换RF系统的示意图。相关技术直接变换CMOS RF通信系统100包括：一个天线105；一个RF滤波器110；一个低噪声放大器(LNA)120；一个锁相环(PLL)130；一个第一混频器140；一个第二混频器142；第一和第二放大器150、152；一个第一低通滤波器(LPF)160；第一和第二可变增益放大器(VGA) 170、172，其每个包括自动增益控制(AGC)环；一个第一模拟/数字(A/D)变换器180；一个第二A/D变换器182，一个第三混频器190和功率放大器192。
天线105接收RF信号。接收的RF由各种RF频带组成。然后，在RF滤波器110上滤波选择的RF信号。也就是，由RF滤波器110消除带外RF信号(例如，无关的RF频带)。滤波的带内RF信号在LAN120上得到放大(获得一个增益)。然而，带内RF信号由带内信道和可能的图像频带组成，如图1和图2中A所示。通过LNA 120的带内RF信号在第一和第二混频器140和142上通过正交乘法，直接解调成基带信号，因为LO频率等于载频。PLL130最好利用压控振荡器(VCO)生成两种类型的时钟信号，I时钟信号和Q时钟信号。I时钟信号和Q时钟信只是相位不同。I信号最好具有与Q信号相差90度的相位差。也就是，相对于正交相移I信号移相Q信号。两组信号I和Q最好用来增加RF系统识别或保持与噪声和干扰无关的接收信息的能力。发送具有不同相位的两种类型信号减少了信息损失或变化的可能性。
如图1和图2中B所示，下变换信号包括：预期信道、相邻信道和以及一个上变换信号。下变换信号由放大器150、152放大，然后再经过相应的低通滤波器(LPF)160、162，以避免由于来自LPF 160、162的噪声注入而使信噪比(SNR)急剧地降级，如图1和图2中C所示。来自LPF160和162的信号分别由可变增益(VGA)放大器170、172放大，成为用于第一和第二A/D变换器180、182上A/D变换所需的相应信号。然而，预期信道不能被放大到线性极限所允许的最大级别，因为在预期信道被放大到所需级别之前，相邻信道可能到达线性极限。因而，在相关技术的直接变换结构100中，整个信道的放大随相邻信道功率增加而减少，导致SNR降级。如图1和图2中D所示，LPF160、162输出一个大的噪声层，该噪声层由LPF 160、162加到预期信道上。所以，当在A/D变换之前将预期信号放大到所需级别时，放大了预期信道和噪声层。
然后，将数字信号传送到基带离散事件信号处理(DSP)块(未示出)。通过改变锁相环(PLL)130上的频率f0执行信道选择。
如上所述，相关技术的直接变换RF系统100因为其结构简单，因而具有CMOS RF集成的优点。在相关技术的直接变换RF系统中只需要单个PLL。此外，在相关技术的直接变换RF系统中不需要高质量的滤波器。然而，相关技术的直接变换结构的缺点是制作单个芯片集成是困难的或者是不可能的。如图3A所示，来自诸如VCO的本地振荡器(LO)的时钟信号cosωlOt可能泄漏到可能发生辐射的混频器输入端或者天线，因为本地振荡器(LO)的频率与RF载波的频率相同。无意发射的时钟信号Δ(t)cosωLOt可以离开附近物体反射，并且被混频器再次“重新接收”。低通滤波器由于时钟信号的泄漏而输出一个信号M(t)+Δ(t)。如图3B所示，与本地振荡器的自混频导致诸如混频器的输出的时变或“漂移”的DC-偏移的问题。时变的DC偏移和固有的电路偏移极大地减少了接收机部分的动态范围。此外，如上所述，相关技术的直接变换RF系统需要一个用于信道选择的高频、低相位噪声的PLL，该PLL很难用一个集成的CMOS压控振荡器(VCO)实现。
图4示出了一个双变换结构的相关技术的RF通信系统400，该双变换结构考虑了所有潜在的信道，并且使用一个可调谐的信道选择PLL将它们的频率首先从RF变换到IF，然后再从IF变换到基带。如图4所示，RF通信系统400包括天线405；一个RF滤波器410；一个LNA420；一个IR滤波器425；一个锁相环(PLL)PLL1 430；一个第一混频器435；一个IF滤波器440；IF VGA450；一个PLL2 460；一个第二混频器465；一个LPF 470；一个A/D变换器480；一个第三混频器490；和一个功率放大器492。
混频器435、465用于解调，而混频器490用于调制。混频器435用于一个所选择的RF频率，以及混频器465用于一个中频(IF)。PLL1430以一个高频或者RF频率生成时钟信号，PLL2 460生成具有低频或者中频(IF)的时钟信号。
混频器490将传送数据与来自PLL430的具有高频的时钟信号相乘，使其具有一个原始传送数据频率。混频器490的输出信号在功率放大器492上放大(得到一个增益)，然后经天线405辐射，用于发送。
下面将说明相关技术的超外差接收机的操作。首先，天线405接收一个RF信号。所接收的RF信号包括各种RF频带。RF滤波器410滤除带外RF信号，LNA420放大如图4-5中A所示的由带内信号和可能的图像频带组成的带内RF信号。图像频带由图像载波抑制(IR)滤波器425滤除，如图4-5中B所示。另一方面，图像频带在混频器435的第一下变换和PLL1 430组合之后，用带内RF信号混频。这样，在混频器435上通过使用本地振荡器信号LO1进行第一下变换，使带内RF信道下变换成一个IF频率，如图4-5中的C所示。PLL1 430为RF信号的I信号和RF信号的Q信号生成本地振荡器信号。
带通IF滤波器440抑制相邻信道，仅使预期的或专用的信道在IF频率上具有最大的功率电平，如图4-5中D所示。包括一个AGC环路的IF VGA450放大IF频率上的专用信道，得到一个足够大的振幅以克服下游LPF470的大噪声层。AGC环路连续检测IF VGA450输出的振幅并且控制其VGA增益，以便获得线性极限允许的最大振幅。结果，双变换接收机通过IF滤波和放大可以实现所需的SNR，如图4-5中的E所示。由于在IF VGA450执行IF放大之前由IF滤波器440进行滤波，因此相邻信道没有IF放大的障碍或问题。然而，如果在IF放大之前不消除IF相邻信道，则专用信道不能被放大到最大值，因为在专用信道被放大到最大电平之前相邻信道可能达到线性极限。
第二下变换混频器465使用来自PLL2 460DE本地振荡器信号LO2将放大的RF信号下变换到基带，如图4-5的F所示。低通滤波器470滤除上变换信号，并保留相邻信道，如图4-5的G所示，图中的G示出了由LPF470增加的噪声层。A/D变换器480将信号变换成数字信号，然后再把数字信号传递到一个基带离散时间信号处理(DSP)块(未示出)。用于信道选择的可调谐的PLL2 460将IF级上的所有信道直接频率变换到基带频率。
如上所述，相关技术的超外差系统400具有各种优点。相关技术的双变换RF系统400使用较低频率(即，IF)第二PLL460，而不是高频(即，RF)的第一PLL430执行信道调谐。因此，高频RF PLL430可以是一个效率可以最优化的固定频率的PLL。此外，由于采用工作于较低频率的IF PLL460执行信道调谐，因此可以减小进入信道选择的相位噪声的作用。然而，相关技术的双变换RF系统400具有克服单芯片集成问题的各种不利因素。相关技术的双变换RF系统300使用两个PLL，因而难于集成到一个单芯片上。此外，第一PLL的频率保持得太高，以致不能用CMOS技术实施，特别是不能用CMOS VCO实施。此外，自混频问题仍然出现，因为第二PLL位于IF预期载波的相同频率上。第二混频器的输出信号可以泄漏到一个基片上或者可以再次泄漏到第二混频器上。时变DC偏移与固定电路偏移一起极大地减小了接收机部分的动态范围。此外，IR滤波器和IF滤波器的CMOS集成是非常困难的或者是不可能的。
相关技术的低噪声放大器(LNA)
相关技术的CMOS LNA具有各种不利因素。当相关技术的CMOSLNA的电感通过使用芯片内的诸如螺旋电感器实施时，芯片级电感器不能保证所需的性能特性，并且在批量生产制造期间不能提供可接受的产量。当相关技术的CMOS LNA的电感是芯片外电感器元件时，芯片外电感器可能造成更复杂的制造过程、电路板布局，并且使诸如CMOS RF通信系统的整个系统成本增加。此外，对芯片外元件的所需连接降低了性能特性。
相关技术的CMOS压控振荡器(VCO)和混频器结构
如上所述，宽频范围和低相位噪声对各种应用都是理想的。然而，对于稳定相位噪声和频率范围，CMOS VCO混合器结构仅能够支持到1GHz频率。随着来自VCO的时钟信号LO+和LO-增加，VCO混频器结构的性能在相位噪声和频率范围方面变差，并且是不可接受的。因此，当时钟信号LO+和LO-的频率f0超过1GHz时，VCO和混频器就不能被容易地实施。
相关技术的CMOS自动增益控制环
相关技术的直接变换接收机需要DC偏移消除。相关技术的DC偏移消除的方案使用了增益级内加入的DC偏移电压的高通滤波。高通滤波的集成依赖转角频率和DC偏移抑制的量。由于DC偏移的频谱被限制到零频率，以及高通滤波器不能削弱预期信号，因此预期的转角频率应当尽可能低。DC偏移消除环的电容C随着转角频率f0降低和开环正向增益Av增加而增加。电容C的值通常达到几百nF，将该电容值的电容器集成到单芯片上是困难的。因而，电容器通常位于芯片的外面。遗憾的是，当芯片外电容器接线到芯片上时，经焊接线耦合加入了某些噪声量(SNR)。
相关技术的CMOS锁相环(PLL)
在速度和噪声方面，当前的VCO CMOS技术可以支持的可靠操作仅达到接近1.0GHz。随着本地振荡器时钟信号LO+和LO-的频率f增加超过一个GHz，CMOS VCO不可能实施。然而，为了得到足以商业应用(比如PCS)的低噪声，使用了LC谐振振荡器，因为它的相位噪声性能优于CMOS环形振荡器类型的VCO。相关技术的VCO具有各种不离因素。对于RF接收机或通信系统的CMOS单片集成，螺旋电感器的芯片内实施不能实现具有足以批量生产制造的产量，因为集成的螺旋电感器的品质因数对VCO振荡应当足够高。
相关技术的CMOS调谐电路
在相关技术方案中，高品质因数可能导致主从之间的不良匹配，或者gm-C集成电路的输入可以来自外部振荡器以及输出来自OTA单元，这可能产生不精确的定时结果。
上述的参考说明作为参考引用，适用于附加的或可选择的细节、特征和/或背景技术的适当教导。
发明概述
本发明的一个目的是至少解决上述的问题和/或缺点和至少提供下面说明的优点。
本发明的一个目的是提供一种充分消除了相关技术的一个或多个问题和缺点的单芯片发射机/接收机和方法。
本发明的另一个目的是制造CMOS RF前端和使用允许RF通信系统的单片集成的所述前端的方法。
本发明的另一个目的是提供一种具有减少成本和功率需求的RF通信系统和方法。
本发明的另一个目的是提供一种可靠的高速、低噪声CMOS RF通信系统，以及使用该系统的方法。
本发明的另一个目的是增加RF通信系统的RF前端的频率范围。
本发明的另一个目的是提供一种直接变换RF通信系统和方法，该系统和方法提供了与相邻信道功率电平无关的一个规定的SNR。
本发明的另一个目的是提供一种使用选择的两步放大的单芯片的CMOS RF接收机的基带结构，以满足所选择RF信道的预期增益并且消除较大的相邻信道。
为了至少实现全部或部分上述目的和优点，并且根据本发明的目的，按照具体和概括性说明，提供了一种直接变换通信系统，包括：一个接收信号的接收机单元，所述信号包括具有载频的选择信号；一个解调混频器，混频接收的载频选择信号并且输出基带选择信号；和一个基带放大电路，包括第一和第二级AGC放大器，用于接收基带选择信号并选择性地将带内信号放大到规定的振幅。
为了进一步实现全部或部分上述目的，并且根据本发明的目的，这里提供了一种单芯片RF通信系统，包括：接收和发射RF信号的收发信机；一个生成多个2N相时钟信号的PLL，所述时钟信号具有一个实际上相同的频率2*f0/N，其中f0是载频，N是正整数；一个解调混频器，用于将来自收发信机的RF信号与来自PLL的多个2N相时钟信号混频，以输出具有相对于载频f0下降的一个频率的RF信号，其中解调混频器包括多个二输入混频器；一个连接解调混频器的AGC环路；一个连接AGC环路的增益合并滤波器，和一个连接增益合并滤波器的A/D变换单元，将来自解调混频器的RF信号变换成数字信号。
为了进一步实现全部和部分上述目的，并且根据本发明的目的，这里提供了一种操作RF通信系统的方法，包括：接收包括具有一个载频的被选择信号的信号；生成两个以上的具有不同于载频的一个实际上相同频率的多相时钟信号；将接收的被选择信号与两个以上的多相时钟信号混频，以输出解调的选择信号，该解调的信号具有自载频下降的一个频率，其中两个以上多相时钟信号的几个被混频，以解调第一载频信号和第二载频信号的一个；放大解调的选择信号，直至选择信道和相邻信道之一达到一个线性极限；以及放大和滤波相邻信道，和把选择信道放大到预期的动态范围。
本发明的另一个目的是提供一种形成没有电感器的LNA。
本发明的另一个目的是提供一种形成没有螺旋形芯片内电感器的CMOS LNA。
本发明的另一个目的是提供一种降低成本的CMOS LNA。
本发明的另一个目的是提供一种使用没有电感器的LNA的CMOSRF通信系统。
本发明的另一个目的是提供一种具有第一和第二增益控制级的CMOS LNA。
本发明的另一个目的是提供一种具有增加的动态范围的CMOSLNA。
本发明的另一个目的是提供一种CMOS LNA，其大批量生产过程简单，产量增加。
本发明的另一个目的是提供一种具有第一和第二增益受控级的CMOS LNA，每个受控级包括第一和第二对成网络。
本发明的另一个目的是提供一种具有第一和第二增益受控级的CMOS LNA，每个受控级包括第一和第二对成网络，以允许对称的全上(full-up)和全下(full down)操作。
为了至少实现全部和部分的上述目的和优点，并且根据本发明的目的，按照具体和概括说明，提供了一种CMOS低噪声放大器(LNA)，包括多个连接在输入端与输出端之间的放大级；以及连接多个放大级每一个的增益控制器，其中CMOS LNA不包括螺旋电感器。
本发明的再一个目的是提供一种VCO混频器和在单个基片上使用该混频器的方法。
本发明的另一个目的是增加一个设备的混频器的频率范围以及方法。
本发明的另一个目的是提供一种混频器和使用具有减少的噪声的所述混频器的方法。
本发明的另一个目的是增加混频器结构的性能。
本发明的另一个目的是提供一个具有对称开关结构的单/双平衡混频器以及方法。
本发明的另一个目的是在单个基片上制造一个RF通信接收机。
本发明的另一个目的是提供一种包括单个基片上的多相混频器的RF通信接收机以及方法。
为了实现上述目的和优点，并根据本发明目的，按照具体和概括性说明，提供了一种电路：包括：一个接收具有不同相位的多个第一时钟的混频器，，每个第一时钟具有小于参考频率的第一频率，其中混频器混合多个第一时钟信号，以生成具有较高的第二频率的多个本地振荡器信号，其中混频器将多个本地振荡器信号与输入信号相乘，以便在输出端上提供输出信号。
本发明的再一个目的是提供一个DC偏移消除设备。
本发明的另一个目的是同时提供一种较低转角频率和高DC偏移电压抑制。
本发明的再一个目的是提供一个单芯片旁路滤波器。
本发明在一个目的是随着增益级数目的增加降低AGC环路的总电容。
为了实现上述优点，并且根据本发明的目的，按照具体和概括性说明，本发明的结构包括：多个串联的接收和放大输入RF信号的增益级；和多个反馈环路，其中每个反馈环路与增益级的相应的一个相对应，并且连接相应的增益级的输入端和输出端，以滤波偏移电压。
本发明的再一个目的是在单个CMOS芯片上制造包括PLL的RF通信系统。
本发明的另一个目的是增加PLL的频率范围。
本发明的另一个目的是减少PLL的噪声。
本发明的另一个目的是增加PLL的性能。
本发明的另一个目的是提供一种CMOS VCO，用于可以使CMOS环形振荡器的相位噪声最小化的PLL。
本发明的另一个目的是提供一种VCO，它可以输出具有升降时间被减小或者最小化的大振幅信号。
本发明的另一个目的是减少或最小化供应VCO的噪声影响。
本发明的另一个目的是提供一种预定标器，用于增加了带宽和频谱性能的PLL。
本发明的另一个目的是提供一种分数-N的预定标器，用于消除分数刺点(fractional-spur)问题。
为了实现全部或部分上述优点，并且根据本发明的目的，按照具体和概括性说明，这里提供了一种电路，包括：一个生成具有不同相位的多个第一时钟的时钟生成器，每个第一时钟生成器具有小于参考频率的第一频率；和一个连接所述时钟生成器的预定标器，用于接收多个第一时钟信号，以生成一个划分时钟的第二时钟信号。
本发明的另一个目的是提供一种不受频率或品质因数需求限制的主从电路。
本发明的另一个目的是提供一种使用多相滤波器的主从调谐电路。
本发明的另一个目的是主从gm-C多相滤波器，与上述的主从滤波器相比，具有用于第一滤波器和第二滤波器的相同的电特性。
本发明的另一个目的是提供一种gm-C多相滤波器，具有来自高通和低通滤波器的输出信号，该高通和低通滤波器由相同电路提供。
本发明的另一个目的是提供一种更强的主从调谐电路，具有增加的精度。
本发明的另一个目的是提供一种更强的主从调谐电路，具有增加的精度和简化的配置。
为了实现全部或部分上述目的，并且根据本发明，这里提供了一种调谐电路，包括：一个从滤波器块和一个将控制信号输出到从滤波器块的主滤波器块，其中主滤波器块包括一个包含高通和低通滤波器的第一滤波器，其中高通和低通滤波器的每个接收控制信号；一个连接高通滤波器的第一整流器；一个连接低通滤波器的第二整流器；和一个连接第一和第二整流器输出控制信号的变换器。
下面将描述本发明的附加优点、目的和特点，其一部分记载在下文的说明中，其一部分将由本领域的熟练技术人员根据对下文的分析而变得清楚，或者根据本发明的实践而得知。本发明的目的和优点可以按照附带的权利要求特别指出的那样实现和达到。
附图的简要说明
将参照下列附图详细说明本发明，其中相同的参考标记涉及相同的元件。
图1是显示相关技术的RF通信系统的电路图；
图2A-2E是显示在图1的系统中信号传播的示意图；
图3A和图3B是显示在图1的系统中时钟信号泄漏的示意图；
图4是显示另一个相关技术的RF通信系统的电路图；
图5A-图5G是显示在图4的系统中信号传播的示意图；
图6是显示本发明的多相、降低频率(MPRF)的通信系统的一个优选实施例的示意图；
图7是显示本发明优选实施例的RF通信系统的接收机的方框图；
图8是显示图7的RF通信系统的信号流的方框图；
图9是显示本发明另一个优选实施例的RF通信系统的接收机的方框图；
图10是图示本发明的CMOS LNA的一个优选实施例的方框图；
图11是图示本发明的CMOS LNA的一个优选实施例的电路图；
图12A是显示本发明的一个优选实施例的VCO混频器结构的方框图；
图12B是显示图2A的VCO混频器结构的电路图；
图13是显示本发明的另一个优选实施例的VCO混频器的电路图；
图14A-14H是显示图3的混频器的操作定时图；
图15是显示本发明的混频器的另一个优选实施例的电路图；
图16是显示第三优选实施例示范性正交下变换器的电路图；
图17是显示本发明的混频器的另一个优选实施例的电路图；
图18A是本发明优选实施例的具有单个反馈环的DC偏移消除电路的方框图；
图18B是图18A的DC偏移消除电路的示意图；
图19是图示相关技术的CMOS环形振荡器的脉冲灵敏度函数的示意图；
图20是图示相关技术的整数N结构的示意图；
图21是图示相关技术的分数-N预定标器的示意图；
图22是图示优选实施例的CMOS VCO的示意图；
图23是图示本发明的分数-N的优选实施例的示意图；
图24是图示分数-N预定标器的优选实施例的操作和定时波形的示意图；
图25是图示分数-N预定标器的优选实施例的操作和定时波形的示意图；
图26是图示本发明的主从调谐电路的优选实施例的示意图；
图27是图示整流器的优选实施例的示意图；
图28是图示电压电流变换器的优选实施例的示意图；
图29是图示一个示范性的跨导放大器的电路图。
优选实施例的具体说明
使用CMOS技术构成的单芯片射频(RF)通信系统应当满足以下工作要求。CMOS压控振荡器(VCO)具有不良的噪声特性。所以，需要CMOS锁相环(PLL)集成。然而，PLL的数量应当少，PLL的转角频率最好与发射的RF频率完全不同(例如，最好足够低)，以使用CMOS VCO控制相位噪声结果。由于CMOS结构中的关联的不利区域和功率规范，最好取消高质量滤波器。此外，在性能不降低的条件下，应当减少CMOS RF系统中部件的数量。
“多相降低频率”(MPRF)变换RF通信系统600被显示在图6中，并且最好再一个单个CMOS芯片上形成。第一优选实施例工作于高于1GHz的频率，比如工作于1.8-2.4GHz频率。使用技术术语“多相降低频率变换”是因为，最好通过把多相低频周期信号组合在一起或者相乘获得具有高频的单相位周期信号。MPRF变换RF通信系统600的优选实施例包括前端MPRF RF块602和最好是基带的数字信号处理(DSP)块604。如上所述，相关技术DSP块可以使用CMOS技术形成。所以，将省略对包括数字信号处理器650的DSP块604的具体解释。
MPRF变换RF块602包括：一个天线605；一个RF接收及部分640；模拟/数字(A/D)变换器690，D/A变换器695；一个连接在混频器660与天线605之间的功率放大器670。接收部分640生成调制和解调时钟，即，本地振荡器(LO)，其频率f0由参考时钟确定。
图7示出了接收机700的第一优选实施例，它可以作为接收机部分640进行工作。如图7所示，接收机700包括：一个全CMOS低噪声放大器710，一个N相混频器720A、720B；一个生成多相(例如，800MHz)LO信号(例如，LO[0：11])的PLL730；具有第一自动增益控制(AGC)环的可变增益放大器(VGA)740A、740B；具有第二AGC环的增益合并(四个三阶Gm-C椭圆滤波器)滤波器750A、750B；具有多相滤波器结构的Gm-C调谐电路760。I信道和Q信道信号的每一个被分别耦合到模-数变换器770A、770B。
PLL730最好包括：一个N相压控振荡器(VCO)732；一个相位频率检测器(PFD)和电荷泵736；一个环路滤波器738和一个预定标器734。VCO732最好是多反馈环VCO，其中VCO732的每个VCO单元最好包括短上升/下降时间和大摆幅，以获得用于宽带2.4GHzCDMA应用的足够减小的相位噪声。预定标器734最好是多相位抽样分数-N预定标器，以执行分数-N操作，同时避免信道宽度内的分数刺点。因而，PLL730组成足以用于低相位噪声的2.4GHz WCDMA的带宽，而且在信道带宽内没有分数刺点。
如图7所示，PLL730生成用于七个不同信道频率的12相LO信号(LO[0：11])。N相混频器最好是正交下变换器，并且如图7所示，包括两个六相单平衡混频器720A、720B，其中，一个用于I信道，另一个用于Q信道。例如，如图7所示，六相混频器720A接收用于I信道的800MHz六相LO信号(LO[0，2，4，6，8，10])，六相混频器720B接收用于Q信道的800MHz六相LO信号(LO[1，3，5，7，9，11])。因此，12相正交下变换器720提供接收单相2.4GHzLO信号的单平衡混频器的功能。在该实例中，混频器720A、720B允许CMOS VCO以载波频率f0的频率2f0/N(例如，三分之一)提供多项时钟信号。因此，LO的主要功率和其关联的泄漏不在2.4GNz(载频)上，因为VCO732工作于800MHz。因而在接收机700的第一优选实施例中，由于VCO732的2*f0/N频率，可以急剧地减少DC偏移量。
如图7所示，混频器720A、720B输出基带RF信号。接收机700的基带结构包括第一AGC环740A和第二AGC环750A。AGC环740A包括n个VGA级(例如，n＝7)742a、742b、…742n；具有n个DC偏移消除环744a、744b、…744n(例如，n＝7)的级联DC偏移消除环744；和第一反馈环746。自动增益环控制设备的附加说明由2000年11月6日递交的共同待审的美国专利申请(代理人记事表第GCT-11)提供，其内容作为参考引用。第二AGC环750A包括：一个增益合并的四个三阶Gm-C椭圆滤波器752；一个DC偏移消除环754；和第二反馈环756。在存在大相邻信道条件的情况下，第一AGC环最好在信道选择滤波之前使预期信道能够实现最大增益。由于大相邻信道阻断图形(blocker)的原因，第二AGC环最好补偿预期信道的增益损失。用于Q信道的接收机700的基带结构的第一AGC环740B和第二AGC环(具有滤波器)750B具有与I信道相同的结构。每个反馈环包括：峰值检测器746a、756a；电荷泵746b、756b；和一个环路滤波器746c、756c。
图8是图示接收机700的基带结构的信号流的示意图。如图8所示，图示了二种不同的条件。在第一种条件下，从混频器720中接收输入RF信号805，其中相邻信号功率820小于或等于预期信道810的功率。最好是，根据接收机700的第一优选实施例，预期信道主要从第一AGC环740中获得所需增益。在第二条件下，从混频器720接收输入RF信号825，其中相邻信道功率840大于(充分大于)预期信道830的功率。当收到RF信号825时，第一AGC环740放大预期信道，直至相邻信道功率840达到允许的线性极限。在第二AGC环750中，AGC环被合并在Gm-C信道选择滤波器中，将预期信道放大到由允许的线性极限所限制的预期电平上。通过选择性控制第一和第二(例如，级联的)AGC环740、750的条件和操作，甚至当接收RF信号825时，预期信道中的RF信号也可以接受对RF信号805有效的最大增益。因而，接收机700的基带结构的第一优选实施例获得了由双变换接收机提供的一个增益。
此外，从AGC环中的VGA环的最后VGA输出的输出信号被返回输入到VGA3，如图8所示。然而，本发明不局限于此。例如，输出信号也可以环路返回连接到VGA环中在前的VGA的不同的一个，比如，VGA1或者所有的VGA级。
图9是图是接收机700的增益分布的示意图。如图9所示，情形I图示了相邻信道阻断图形的振幅等于(例如，或小于)带内信号的状况。如图9所示，接收的带内信号910具有一个是最大可检测信号(MDS)的值。同样，相邻信道阻断图形920具有一个是MDS的初始值。如图9的情形I所示，RF级930使带内信号910和带外信号920接受GRF dB(分贝)的增益。在优选实施例中，RF级930包括LNA710和N相混频器720。因而，如图9的情形I的点B所示，在混频器720的输出端，带内和带外信号910、920是具有(MDS+GRF)dB的信号。GRF被定义为由RF部分930提供的RF增益。
AGC940是放大带内信号910和带外信号920直至指定线性极限932的第一级AGC。在情形I，相邻信道阻断图形(例如，带外信号920)不能阻止带内信号910接受足够的放大。因而，在第一AGC环路级940的输出端，带内和带外信号910、920被放大到(MDS+GRF+GAGC)dBm。G是第一AGC环路940的AGC增益。所以，在图9所示的情形I的第二AGC环路950中，最好不放大带内信号，因为为了满足接收机700的指定信号电平已经预先实现了足够的放大。最好是，第一AGC环路950完成放大。然而，在第二AGC环路950中，相邻信道阻断图形920被部分滤除，以减小振幅。如图9所示，在第二AGC环路950中，相邻信道阻断图形920在滤波级内按照一个滤波器抑制比(例如，4×RF)被抑制，而不放大，因为第二AGC环路950已经将GF设置为0。GF是第二AGC环路950的三阶椭圆滤波器的抑制比，RF是三阶椭圆滤波器的抑制比。总之，在如图9所示的I情形下，最好被包含在第一AGC环路中的VGA的增益足以覆盖所需的动态范围GAGC＝DALL。在单芯片CMOS RF接收机中，DALL是传递带内信号的一个所需动态范围。因而，在图9的情形I情形中，GAGC＝DALL。
如图9的情形II所示，相邻信道图形980的振幅大于带内信号BdB，该BdB是所需的相邻信道阻断比。如图9的情形II所示，带内信号970的MDS dBm和带外信号980的(MDS+B)dBm被施加到RF级930。所以，在RF级930的输出端(例如，混频器输出)，带内信号970具有(MDS+GRF)的增益，带外信号980具有(MDS+B+GRF)的增益。在情形II中，第一AGC环路940的VGA最好放大信号970、980，直至相邻信道阻断图形980的振幅达到线性极限932。结果，在第一AGC环路940的输出端(例如，VGA输出端)，带内信号970具有具有(MDS+GRF+GAGC)dBm的增益，带外信号980具有(MDS+GRF+GAGC+B)dBm的增益。相对于图9的情形I，VGA增益VAGC(情形II)小于VGA增益VAGC(情形I)BdB。在图9的情形II的第二AGC环路950中，增益合并滤波器级954最好将带内信号970放大(4×GF)，最好等于所需的阻断比，B dB。带外信号980被放大(4xGF)，同时被第二AGC环路950的合并滤波器抑制(4xRF)，得到一个总的或净(4x(RF-GF))抑制。所以，在图9所示的接收机基带结构的第二优选实施例中，所需的动态范围由第一AGC环路940(VGA)和第二AGC环路950(增益合并滤波器)共享，以提供所需的动态范围DALL＝GAGC+4XgF＝GAGC+B。
尽管图9所示的基带结构的第二优选实施例显示第二AGC环路950接在第一AGC环路之后，但本发明不限于此。因而，第二AGC环路950可以被顺序地设置在RF部分的930之后和第一AGC环路940之前。在此情况下，带内RF信号将最好由Gm-C滤波器首先进行处理，以便在使用VGA放大器从AGC环路940得到增益之前阻断相邻信道。
如上所述，CMOS接收机结构的优选实施例及其使用方法具有各种优点。在优选实施例中，提供了一种具有可与超外差接收机相比拟的SNR的直接变换接收机。此外，在本发明的基带结构的优选实施例及其使用方法中，为输入信号提供了与相邻信道功率电平无关的足够大的SNR。
图10是图示本发明的CMOS LNA的第一优选实施例的方框图，它最好提供较好的线性和增益控制性并且其构成没有电感器。CMOSLNA1300包括：一个输入端，最好耦合接收一个RF信号输入；一个连接输入端13 10的第一放大级1320；一个连接第一放大级1320的输出节点1326的第二放大级1340，和一个输出端1360，最好发射一个RF输出信号OUT。此外，CMOS LNA1300包括一个连接第一和第二放大级1320、1340的增益控制器1350。
CMOS LNA的第一优选实施例由两个放大级组成，这两个放大级可以为适于CMOS RF通信系统的CMOS LNA1300实现预期增益。第一和第二放大级1320、1340的每一个最好具有相同的结构。然而，本发明不限于此。图10所示的第一放大级1320包括一个连接在输出节点1326与第一放大级1320的第一放大电路1324之间的反馈环路1322。反馈环路1322最好建立第一放大级1320的输出节点1326的一个DC偏置点。
第一放大级1320最好包括一个对称CMOS网络，以增加CMOSLNA1300的动态范围，具体说，该动态范围在大RF信号输入之内。此外，CMOS LNA1300的增益可以通过使用增益控制器1350控制。最好是，增益控制器1350包括一个电流源I。最好在第一和第二放大级1320、1340上复制由增益控制器1350的电流源I提供的电流电平。例如，可以使用电流反射镜或类似物复制该电流电平。
图11是更详细地图示说明图10的CMOS LAN 1300的第一优选实施例的电路图。CMOS LNA 1300可以是一个缺乏反相器类型的LNA。如图11所示，第一放大器电路1324包括串接在电源电压VDD与地电压之间的四个晶体管1400P1、1400P2、1400N2和1400N1。输入端1310连接晶体管1400P2和1400N2的栅极。晶体管1400P2和1400N2的漏极连接在一起，以形成第一放大级1320的的输出端1326。此外，电容器1400C2连接在地电压与连接晶体管1400P1和1400P2的结点之间；电容器1400C1连接在地电压与连接晶体管1400N2和晶体管1400N1的结点之间。
第二放大级1340包括串接在电源电压VDD与地电压之间的四个晶体管1400P3、1400P4、1400N4和1400N3。此外，晶体管1400P4和1400N4栅极连接第一放大级1320的输出节点1326。晶体管1400P4和1400N4的漏极连接在一起，以形成第二放大级1340的输出节点。如图14所示，第二放大级1340的输出节点也是输出端1360。此外，电容器1400C4连接在地电压与连接晶体管1400P3和1400P4的结点之间；电容器1400C1连接在地电压与连接晶体管1400N4和晶体管1400N3的结点之间。
第一放大级1320的反馈环路1322包括：一个电阻器1400R2，一个电容器1400C6，一个运算放大器OPAMP1和晶体管1400N1。电阻器1400R2连接在第一放大级1324的输出节点1326与OPAMP1的非反相输入端之间。电容器1400C6连接在地电压与OPAMP1的非反相输入端之间。OPAMP1的输出端连接晶体管1400N1的栅极，OPAMP1的反相输入连接电压节点1。
如图11所示，电阻器1400R1和电容器1400C8连接在输入端1310与地之间。电压节点1连接电阻器1400R1与电容器1400C8之间的结点。包括电阻器1400R2、电容器1400C6、OPAMP1和晶体管1400N1的反馈环路1322建立第一放大级1320输出和第二放大级1340输入的节点1326的DC偏置点，该偏置最好被调整到耦合到电压节点1的0.5VDD。
在一个相似的方式中，第二放大级1340的反馈环路包括一个电阻器1400R3、电容器1400C7、运算放大器OPAMP2和晶体管1400N3，晶体管1400N3的栅极接收OPAMP2的输出。与反馈环路1322相似，电阻器1400R3连接在第二放大级1340的输出节点与OPAMP2的非反相端之间。电容器1400C7连接在地电压与OPAMP2的非反相端之间。OPAMP2的反相端连接电压节点1。
最好是，晶体管1400P1-1400P4是PMOS型晶体管，晶体管1400N1-1400N4是NMOS型晶体管。应当理解，优选实施例不局限于这样的晶体管类型。
增益控制器1350包括串接在电源电压VDD与地电压之间的晶体管1400P5和电流源1400Is。此外，晶体管1400P5的栅极与连接电流源1400P5DE漏极相连接。此外，晶体管P5的栅极连接晶体管1400P1的栅极、晶体管1400P3的栅极和电容器1400C5，电容器1400C5还连接地电压。
第一和第二放大级1320、1340的0.5V偏置和对称PMOS和NMOS网络能够提供对称操作点，使PMOS和NMOS网络具有增加的或最大的顶部空间，以及具有增加的最大的动态范围，尤其是该动态范围在输入端13 10接收的大RF信号输入之内。0.5V偏置还能够使晶体管1400N2、1400P2、1400N4和1400P4工作于饱和区域，即便接收到大RF输入信号。
第一放大级的合成增益可以依据晶体管1400P2和晶体管1400N2的跨导(例如，gm400P2+gm400N2)和晶体管1400P2和1400N2的并行组合的合成输出阻抗(例如，ro400P2‖ro400N2)确定第一放大级的合成增益，其中，GAINlst＝(gm400P2+gm400N2)×(ro400P2‖ro400N2).。按同样方式，第二放大级的增益被确定为GAIN2nd＝(gm400P4+gm400N4)×(ro400P4‖ro400N4)。如果CMOS LNA1300的第一优选实施例没有对称结构，则全下和全上状态将具有不同的顶部空间和不同的特性，导致依赖于全下和全上状态的信号失真，并降低了这种CMOS LNA的线性。
此外，CMOS LNA1300的第一优选实施例的增益可以通过改变电流源1400Is的值来控制。来自电流源1400Is的电流电平最好通过由晶体管1400P5、1400P3和1400P1组成的电流反射镜复制在第一和第二放大级1320、1340的每一个上。通过增加电流源1400Is的值，使晶体管1400P2、1400N2的跨导增加，从而导致增益增加。。电容器1400C6he1400C7最好用来分别稳定第一放大级1320和第二放大级1340的两个反馈环路。电容器1400C1-1400C5和1400C8最好用来制作AC-ground(去耦电路)。
如上所述，CMOS LNA的优选实施例及其使用方法提供了用于宽频率范围(不是恰好在选择的频率上)的预期增益。此外，如果需要较高的增益，则可以增加CMOS LNA的级数。此外，根据本发明可以使用增益控制器的可替代的实施例。例如，增益可以通过输入和控制每级的负载电容来控制。这样的负载电容控制的电路可以由一个通过晶体管和一个电容器的串联连接来实现；可以控制通过晶体管栅极的电压，控制一个有效的负载电容器。
如上所述，本发明的CMOS LNA的优选实施例及其使用方法具有各种优点。本发明的优选实施例提供了不使用电感器的CMOS LNA。LNA的优选实施例可以使用简化的制造工艺。此外，CMOS LNA的优选实施例具有对称的放大级，它允许对称的全上和全下操作，同时实现一个预期增益。此外，该优选实施例提供了一个增加的线性性能。
图12A是图示本发明第一优选实施例的VCO混频器结构的方框图。该结构可以用于RF通信系统。该结构包括一个多相电压控制振荡器VCO2100和一个多相混频器2200。多相混频器2200包括一个差分放大电路2200A和一个组合电路2200B。
当具有fREF＝f0的一个基准频率的基准时钟信号被使用时，多相VCO2100生成多个具有2*f0N的频率的N相时钟信号LO(i＝0至N-1)，其中N＝ND*2以及ND等于多相VCO2100的延迟单元的数量。换言之，VCO2100将频率降低到2*fN。频率2*f0/N降低了多相VCO的噪声并增加了频率范围。
具有频率2*f0/N的多个N相中间时钟信号LO(0)、LO(1)、…LO(N-1)被输入到多相混频器2200的组合电路2200B；输入信号，例如RF信号RF+和RF-被输入到差分放大电路2200A。差分放大电路2200B差分地放大射频信号RF+和RF-。组合电路2200B对偏置电压VBias敏感，并且最好组合N相中间时钟信号LO(0)-LO(N-1)，以生成具有原始频率f0的输出时钟信号LOT+和LOT-。然后，混频器2200完成输出时钟信号LOT+和LOT-与RF信号RF+和RF-的乘法。
图12B图示了本发明优选实施例的VGC混频器2100、2200的电路图。多相VCO2100包括串联连接的ND个延迟单元21001-2100ND。基于这种结构，多相VCO生成具有2*f0/N的频率的多个N相中间时钟信号LO(0)-LO(N-1)。生成频率控制信号的VCO2100的控制电路包括：一个相位频率检测器2054，一个电荷泵2056和一个把频率控制信号输入到延迟单元21001-2100ND的环路滤波器2058。相位频率检测器2054接收分别来自基准时钟分频器电路2052和VCO时钟分频器2053的一个基准时钟信号fref和VCO时钟信号fVCO。时钟信号LO(φ)-LO(N-1)的频率2f0/N由M`/K`(fref)＝2f0/N代表。因而，频率f0以基准时钟信号fref和分频电路2052以及2053为基础。
多相混频器2200的差分放大电路2200A包括分别连接两个差分放大电路2200A1和2200A2的两个负载电阻R0`和R2`。差分放大器2200A1包括两个NMOS晶体管2210和2212，差分放大器2200A2包括两个NMOS晶体管2214和2216。NMOS晶体管2210和2216的漏极分别连接负载电阻R1`和R2`，NMOS晶体管2210和2216的栅极相连接，用于接收RF信号RF+。此外，NMOS晶体管2212和2214的漏极分别连接负载电阻R2`和R1`，其栅极相互连接，以接收RF信号RF`。NMOS晶体管2210和2212的源极以及NMOS晶体管2214和2216的源极分别相互连接，并连接多相混频器的组合电路2200B。
差分放大器2200A1和2200A2分别差分地放大RF信号RF+和RF-，以便可以获得更精确的输出信号OUT-和OUT+。此外，差分放大器消除可能加到RF信号RF+和RF-上的噪声。如图12B所示，混频器2200是一种多相双平衡混频器。在该优选实施例中，包括两个差分放大器2200A1和2200A2，然而，也可以在可替代的实施例中仅使用一个差分放大器实现本发明。
组合电路2200B和包括偏置NMOS晶体管2232和2234，分别连接偏置NMOS晶体管2232和2234的第一组合单元2200B1和第二组合单元2200B2，连接第一和第二组合单元2200B1和2200B2的电流源Is。第一组合单元2200B1包括多个晶体管22200、22202…2220N-2；第二组合单元包括第二的多个晶体管单元22201、22203、…2220N-1。
最好是，多个晶体管单元的每一个包括多个串联连接的晶体管，其中串联连接的晶体管与多个晶体管单元的串联连接的晶体管相并联。最好是，每个晶体管单元包括两个(2)串联连接的晶体管。因此，在优选实施例中，每个组合单元2200A或2200B具有总共N/2个晶体管单元，使NMOS晶体管的总数为2*N。
偏置NMOS晶体管2232和2234的栅极相连接，以接收偏置电压VBias；第一和第二多个晶体管单元中的晶体管的栅极相连接，以接收具有2*f0/N频率的相应的N相中间时钟信号LO(i)和/LO(i)，其中/LO(i)＝LO(N/2+i)，i＝0，1…，N/2-1。在该优选实施例中，包括防止差错的偏置NMOS晶体管2232和2234，然而在可替换实施例中可以省略这些晶体管。此外，组合电路2200B的2*N个NMOS基体管的连续ON-OFF操作相当于NAND逻辑电路，它可以与可替换实施例中的其它等效的逻辑电路和结构互换。
普通的图12B结构允许多相VCO2100和多相混频器2200集成在单芯片上，例如使用CMOS技术集成在单个半导体基片上。这种结构和布局减少了噪声，包括由寄生电容造成的噪声。如上所述，使用差分放大电路2200A中的RF信号RF+和RF-的差分放大减少了噪声。
对于具有2*f0/N频率的N相中间时钟信号LO(i)降低基准频率f0也降低了噪声。当在相同基片(例如，CMOS技术的半导体基片)上形成多个晶体管时，在基片中形成多个P-N结。寄生电容主要存在于P-N结上。如果施加到晶体管栅极上的信号的频率非常高，则与降低的2*f0/N频率相比，f0的较高频率造成更多噪声。
此外，差分放大器2200A和组合电路2200B的操作依赖于具有f0频率的输出时钟信号LOT+和LOT-。通过组合具有2*f0/N频率的N相中间时钟信号LO(i)，第一组合电路2200B1和第二组合电路22002分别提供输出时钟信号LOT+和LOT-。当施加偏置电压VBias时，NMOS晶体管2231和2234根据输出时钟信号LOT+和LOT-导通和截止。尽管NMOS晶体管2210、2212、2214和2216靠施加到栅极上的RF信号RF+和RF-导通，但是当偏置NMOS晶体管2232和2234通过时钟信号LOT+和LOT-导通时，则执行RF信号RF+和RF-和输出时钟信号LOT+和LOT-的放大，以生成输出信号OUT+和OUT-。
图13图示了ND＝3和N＝6时的多相VCO和多相混频器的第二优选实施例，图14A-14H图示了图1 3优选实施例的工作时序图。如图所示，多相VCO2110包括生成6相中间时钟信号LO(0)-LO(5)的三个延迟单元21101-21103。图中示出了包括用于延迟单元21101-21103的五个晶体管的一个示范性电路(例如，延迟单元21101)。为了图示说明目的，如果输入时钟信号具有f0＝1.5GHz的频率，则6相中间时钟信号LO(0)-LO(5)将有0.5GHz的频率。
6相混频器2250包括差分放大电路2250A和组合电路2250B。差分放大电路2250A包括：具有NMOS晶体管2260和2262的第一差分放大器2250A1；和具有NMOS晶体管2264和2266的第二差分放大器2250A2，这两个差分放大器分别连接负载电阻器R3和R4。组合电路2250B包括共同连接电流源Is2的第一组合单元22501和第二组合单元2250B2。第一和第二组合单元2250B1和2250B2分别经过由偏置电压VBias偏置NMOS晶体管2282和2284连接第一和第二差分放大器2250A1和2250A2。累加起来，第一和第二组合单元2250B1和2250B2包括具有总共12个晶体管的6个晶体管单元22700-22705。
如图14A-14F所示，6相VCO2110生成具有减低的频率f0/3的6相中间时钟信号LO(1)-LO(5)。6相混频器2250接收6相中间时钟频率LO(1)-LO(5)和RF信号RF+和RF-。每个中间时钟信号LO(1)-LO(5)和/LO(0)-/LO(2)  (其中，/LO(0)＝LO(3)，/LO(1)＝LO(4)以及/LO(2)＝LO(5))被施加给第一和第二组合单元2250B1和2250B2的相应晶体管。第一和第二组合单元2250B1和22502组合具有频率f0/3的6相中间时钟信号LO(0)、LO(1)…LO(4)、LO(5)，以生成具有频率f0的时钟信号LOT+和LOT-。
如图14A-14h所示，当LO(0)为高电平和LO(1)为低电平(LO(4)＝高电平)时，两个输出信号LOT+和LOT-分别为高电平和低电平。当LO(1)为高电平以及LO(2)为低电平(LO(5)＝高电平)时，输出信号LOT+和LOT-分别为高电平和低电平。当LO(2)为高电平和LO(3)为低电平(LO(0)＝高电平)时，输出信号LOT+和LOT-分别为低电平和高电平。当LO(3)为高电平和LO(4)为低电平(LO(1)＝高电平)时，输出信号LOT+和LOT-分别为高电平和低电平。当LO(4)为高电平和LO(5)为低电平(LO(2)＝高电平)时，混频器2503的输出信号LOT+和LOT-分别为低电平和高电平。当LO(5)为高电平和LO(0)为低电平(LO(3)＝高电平)时，输出信号LOT+和LOT-分别为低电平和高电平。
组合电路中的每对NMOS晶体管依次导通，从而生成输出信号LOT+和LOT-，如图14G和14H所示。
图15图示了本发明的多相信号平衡混频器的第三优选实施例。多相混频器2500的第三优选实施例是一种单平衡混频器。多相混频器2500最好接收N相2*f0/N MHz LO时钟(LO(0：N-1))h和RF信号，并执行单个平衡混频器的乘法等效，即，接收单相f0MHz LO时钟和RF信号。
多相单平衡混频器2500最好包括四个功能块，它们是：一个负载块2510，一个开关阵列块2520，一个减噪(噪声减少)块2530，和一个输入块2540。如图15所示，负载块2510最好包括两个PMOS晶体管2511、2512和负载电阻2513、2514。两个PMOS晶体管2513、2514具有连接源极电压VDD的源极和连接在一起的栅极。负载电阻2513、2514分别连接在PMOS晶体管2511、2512的栅极和漏极之间。
PMOS晶体管2511、2512最好工作于饱和区，以提供高阻抗，电阻器2513和2514充当负载电阻。电阻器2513和PMOS晶体管2511的输出阻抗的并联组合正好接近电阻器2513的电阻，因为晶体管2511的输出阻抗比电阻2513的电阻大。同样，电阻器2514和晶体管2512的输出阻抗的并联组合正好接近电阻器2514。晶体管2511和2512的漏极分别连接执行多相时钟的乘法的开关阵列块2520的第一和第二开关网络2520A和2520B。第一开关网络2520A包括多个晶体管单元25220、25222、…2522N-2，第二开关网络2520A包括第二多个晶体管单元25221、25223、…2522N-1。
最好是，N相单平衡混频器2500接收N相时钟信号LO[0：N-1]和RF信号。在6相混频器中，LO信号将是LO[0：5]。如图14G-14H所示，开关矩阵块2520提供一个机构，它通过使用其频率为2*f0/N的N相LO信号获得相当于施加一个其频率为F0的单相信号的合成效果。第三优选实施例的N相单平衡混频器2500包括由N相LO信号控制的N个开关。第一开关网络2520A的 开关2522i的一个和第二开关网络2520B的 开关2522j的一个按照如图14A-14F所示的每个相位间隔交替导通。结果，通过多相操作在输出端IOUT-和IOUT+上分别得到如图14G-14H所示的实际波形LOT+和LOT-。
最好是，开关25220-2522N-1的每一个至少包括第一和第二多个串联连接的晶体管。因而，如图15所示，开关25220-2522N的每个包括与晶体管2524C串联的晶体管2524A以及与晶体管2524D串联的晶体管2524B。此外，晶体管2524A和2524D的栅极连接在一起，以接收相应的多相时钟信号LO(例如，LO(0))；晶体管2524B和2524C的栅极连接在一起，以接收相应的多相时钟信号LO(例如，LO(1)B)。晶体管2524A和2524B还具有连接输出端IOUT-上的负载块2510的源极；晶体管2524C和2524D还具有连接结点2526的源极。
最好是，开关25220-2522N-1的每个包括四个NMOS晶体管。因而，在第三优选实施例中，在一和第二开关网络2520A或2520B的每一个中有N/2个开关，因而NMOS晶体管的总数量为4*N。此外，开关25220-2522N-1的每个包括对称的MOS晶体管，以向开关25220-2522N-1每一个的两个输入端2525A、2525B提供等同的或对称的电条件。
减噪块2530最好包括栅地-阴地放大器NMOS晶体管2531，其栅极连接偏置电压VBias。该减噪块操作，将输入块隔离与开关网络2520相隔离，禁止噪声耦合到输入RF信号2550。在第三优选实施例中，包括一个避免差错的偏置NMOS晶体管2531，然而，在可替换实施例中，可以省略由偏置电压VBias使能的这种晶体管.
输入块2540包括NMOS晶体管2541，其栅极耦合接收最好来自低噪放大器的RF输入信号2550。晶体管2541连接在晶体管253 1与地电压之间。晶体管2540的输入电压通过晶体管2541的跨导变换成一个电流电平。具有2*f0/N频率的多个N相时钟信号LO(0)、LO(1)…、LO(N-1)被输入到多相混频器2500的开关矩阵块2520中，并且RF输入信号被输入到晶体管2541中。
当开关阵列块2510组合N相时钟信号LO(0)-LO(N-1)，以便响应接收偏置电压Bias的晶体管2531的操作在输出端IOUT-、IOUT+生成具有原始频率f0的输出时钟信号LOT+和LOT-时，负载块2510可以放大RF输入信号2500。然后，混频器2500完成输出时钟信号LOT+和LOT-与RF输入信号2550的乘法运算，结果，多相单平衡混频器2500通过使用降低频率的多相LO时钟信号执行相当于施加高频f0信号的操作。
作为一个实例，在RF通信系统中，根据本发明的第三优选实施例，如图16所示的12相正交下变换器可以由两个六相单平衡混频器2600A、2600B组成。如图16所示，六相LO信号(LO[0，2，4，6，8，10])用于I信道下变换，剩下的六相LO信号(LO[1，3，5，7，9，11])用于Q信道下变换。使用具有频率f0/3MHz的六相LO信号的图6的每个六相混频器执行与具有f0MHz单相LO信号的单平衡混频器相同的功能。混频器结构的第三优选实施例允许使用具有减少上升/下降时间的大增幅LO[0：11]信号，从而增加了混频器变换增益华人降低了噪声。为了在I和Q输出端IOUT-、IOUT+，QOUT-、QOUT+提供更准确的输出信号，可以将电阻器和电容器对2670加入到RF信号2650的输入路径上。此外，负载块2610可以在可替换实施例中由混频器2600A和2600B共享。
可替换地，在本发明的混频器的第四优选实施例中，两个双平衡混频器可以用来构成正交下变换器，如图17所示。与单平衡混频器2500、2600接收当端RF输入不同，双平衡变换器2700接收差分RF输入RF+、RF-，如图17所示，多相双平衡混频器2700加入了共同连接第一和第二开关阵列2720的单负载块2710。每个开关2722i使用与第二实施例相似的结构。此外，可以加入连接在差分RF输入与地电压之间的电流源2780，以改善性能特性。
如上所述，混频器的优选实施例及其使用方法具有各种优点。优选实施例允许在单基片上，最好是使用CMOS技术在半导体基片上制造功能强、噪声低的VCO和混频器。优选实施例减少了由输入信号和输入时钟信号造成的干扰，因为多相中间时钟信号的频率偏离了载波信号频率和调制频率。可以增加锁相环(PLL)频率范围，因为PLL频率范围是以降低频率的多相时钟信号频率条件为基础的。此外，这样的结果可以增强RF通信系统的RF前端的信道选择能力。
图18a是本发明优选实施例的DC偏移消除电路3200的阻塞电平示意图。图18b是图18a的DC偏移消除电路3200示意图。如图18a和18b所示，DC偏移消除电路3200包括多个串联连接的增益级3210。然而，每个增益级3210具有它自己的伺服反馈环，而不是单个伺服反馈环，并具有DC偏移消除电路3220，以抑制相应的增益级3210的DC偏移。在另一个优选实施例中，每个增益级3210包括一个可变增益放大器(VGA)，每个DC偏移消除电路3220包括一个高通滤波器。
在每个增益级3210放大具有电压Vin的输入信号。每个增益级3210(i)具有Avi的增益。等式1示出了整个AGC环路增益： A v = Π i A vi - - - - ( 1 ) 每个增益级3210的传递函数是： sA vi s + g mi A vi A vi , DC C i
由于增益级3210是级联的，因此AGC环路3200的整个传递函数如图2所示，具有多个增益级3210(N)： V 0 V in = [ sA vi s + g mi A vi A vi , DC C i ] N - - - - ( 2 ) 等式3示出了每个增益级的截止频率fci： f ci = g mi A vi A vi , DC 2 π C i - - - - ( 3 )
该截止频率fci最好实际上等于最好的总性能。该优选实施例的AGC的总电容值是多个增益级N的每一个的电容Ci之和。总电容值的比值指示优选实施例的DC偏移消除电路所需的电容值。该比值在等式4中示出： C r Σ i C mi = A v , r NA v , m = A v , m N - 1 N - - - - ( 4 )
其中Cr代表相关技术的DC偏移消除电路的电容值，Cm代表具有多个DC偏移消除环路3220的本发明优选实施例的的电容值。根据上式(4)，分子按指数规律增长，而分母则随增益级3210的数目N的增加而线性增长。因而，总电容值随着增益级3210的数目N的增加按指数规律降低。因此，对中等数量的增益级，本发明优选实施例的电容值小于相关技术电路的电容值几个数量级。
本发明优选实施例的另一个优点是，在优选实施例中，DC偏移抑制大于相关技术的单个伺服反馈方案。根据等式(4)，对于每个增益级，DC偏移降低20dB/十进制，与之相对照，对于整个相关技术的反馈环的所有增益级，DC偏移则降低20dB/十进制。换句话说，DC偏移量在本发明的该优选实施例中比相关技术大十倍。从而提供了实质上消除截止频率与DC偏移抑制量之间交换的好处。本发明的优选实施例的大衰落率甚至能够在第截止频率的情况下充分抑制DC偏移。
分析CMOS环形振荡器的相位噪声的方法可以使用下面的等式5(理论公式)： PhaseNoise ( Δw ) = 10 · { 2 FkT P sig [ 1 + ( w 0 2 QΔw ) 2 ] · ( 1 + Δw 1 / f 3 | Δw | ) } - - - - ( 5 )
根据等式5，对照频率偏移(logΔω)绘制的相位噪声(Δω)曲线由三个不同的斜率部分组成。在载频(f0)的十分小的频偏上，存在与(1/Δω)3成比例的第一部分。该第一部分由装置的1/f0生成。在第一部分(1/Δω)3之后，存在具有与(1/Δω)2成比例的曲线的第二部分。此外，相位噪声频谱最终在第三部分拉平大频率偏移，而不是如相位噪声Δω的平方那样连续下降。这样的噪声层也许是与设置在VCO和测量装置之间的任何有源器件(例如，缓冲器)有关的噪声造成的，或者，甚至可能反映测量元件本身的限制。因数F是试验性的，并且因振荡器而异。因此，因数必须依据测量而确定。根据等式1，增加品质因数、增加信号振幅或者降低中心频率是降低相位噪声的途径。
VCO相位噪声分析的另一个模型(Hajimiri)主张振荡器的相位移取决于何时施加脉冲噪声。因而，相位噪声分析是时变的，并且诸如等式5(lesson’s equation)的线性时变噪声分析的缺点变得很明显。为了使线性保持一个良好假定的范围，位移量与噪声脉冲的振幅成比例，并且与总信号负荷相反地变化。因此，位移的脉冲响应可以显示在等式6中： hφ ( t , τ ) = Γ ( ω 0 ) q max u ( t - τ ) - - - - ( 6 )
其中，qmax是信号的最大电荷位移，u(t)是单步，函数Γ(x)是脉冲敏感度函数(ISF)，该脉冲敏感度函数是无维数的2π为周期的频率和振幅不依赖函数。ISF将关于系统敏感度的信息编码为一个在相位ω0τ上注入的脉冲。ISF从振荡器到振荡器各不相同。一旦ISF已经被确定(通过标准方法)，就可以在等式(7)所示的线性的假定下，通过使用重叠积分确定过量相位： Φ ( t ) = ∫ - ∞ ∞ hφ ( t , τ ) i ( τ ) dτ = 1 q max ∫ - ∞ Γ ( ϖoτ ) i ( τ ) dτ - - - - ( 7 )
图19是显示相关技术的CMOS环形振荡器的ISF的形状的示意图。如图19所示，等式(3)的ISF函数的绝对值在变换期间具有最大值。换句话说，器件噪声电流所造成的噪声脉冲影响渐变区域上的位移。因而，为了减小或者使CMOS环形振荡器的相位噪声最小化，上升/下降时间(Trise，Tfall)应当被减小或者最小化。
此外，供应噪声引起CMOS VCO的相位噪声。供应波动可以引起CMOS环形振荡器上的陡峭的位移，从而导致相位噪声的增加。为了减少供应的噪声对CMOS VCO的影响，在VCO电路的顶部上增加一个源极跟随器通常被接受为供应噪声抑制的方案。通过使用源极跟随器，VCO的频率可以借助减少或者最小化电源噪声影响来控制。电源连接源极跟随器的漏极，使电源节点具有高阻抗。源极跟随器的源极变成VCO的实际电源节点，因而，难以受到真实电源波动的影响。
为了支持商业RF标准，比如，PCS、WLL和IMT200，应当将预定标器加到PLL上，以提供(a)克服CMOS环形振荡器的大相位噪声的大带宽，和(b)提供比较小的满足标准的信道间隔。然而，支持大带宽和支持小信道间隔要相互折衷(即，冲突的需求)，因为PLL带宽和信道间隔与施加到相位检测器上基准频率成比例，也就是，对于大信道间隔，可以实现比较低的VCO相位噪声。
整数N预定标器和分数-N预定标器分别是两种如图20和图21所示的通常在相关技术中使用的预定标器结构。如图20所示，包括相关技术的整数N预定标器的PLL结构包括一个相位频率检测器4210，向VCO4230输出频率控制信号的电荷泵和环路滤波器4220。相位频率检测器4210分别从VCO时钟分频器电路4240接收基准时钟信号Fref和VCO时钟信号。来自VCO的本地振荡器时钟信号的频率f0由(Fref)＝f0代表。因而，频率Fvco基于基准时钟信号Fref和图20中的电路4240，Fvco的频率由一个基准时钟频率Fref确定。
例如，如图20所示的用于PCS系统的相关技术的整数N结构，施加到相位检测器的基准频率(Fref)应当与信道间隔(BW信道)相同，约为600KHz。因而，将使用整数N结构的PLL的带宽确定为信道间隔，而且很难通过使用整数N结构得到足以克服CMOS环形振荡器的大相位噪声的带宽。整数N结构的另一个问题是基准刺点(reference spur)问题。只要相位检测器比较基准频率Fref和VCO4230频率Fvco，电荷泵就提供用于环路滤波器的电荷，该电荷相当于基准与VCO时钟之间的相位误差。其频率等于信道间隔的电荷泵机构包括称作基准刺点的寄生频谱刺点，该寄生频谱刺点具有等于信道间隔的频率。基准刺点可以对RF发射机TX和RF接收机RX的频率变换流造成严重的问题，因为刺点频率位于带内区域内。
在如图21所示的相关技术的分数-N结构4340中，可以增加基准频率(Fref)，而不考虑信道间隔(BWchannel)，所以可以获得足够的带宽克服COMS环形振荡器的大相位噪声。如图21所示，Fref等于NxBWchannel。通过增加N，使基准频率Fref增加，从而导致大带宽。然而，相关技术的分数-N结构4340中存在分数刺点问题，因为其频率等于信道间隔的分数刺点可以造成与整数N结构中的基准刺点相似的问题。此外，分数刺点的量比图20所示的相关技术的整数N结构的基准刺点的量大得多。因此，适于CMOS RF通信系统的相关技术PLL结构不可能克服带宽和刺点问题。
适于RF通信系统的CMOS PLL的优选实施例包括一个多相抽取分数-N预定标器和VCO的优选实施例及其使用方法，下面将进行说明。
图22是图示本发明的CMOS VCO的一个优选实施例的示意图。根据CMOS VCO的优选实施例，多反馈CMOS VCO4400包括用于低相位噪声的多个反馈环路4420i。如图22所示，CMOS VCO包括输出多个N相时钟信号LO[0：N-1]的多个串联连接的延迟单元4410A，4410B，…，4410N。VCO4410具有多个反馈环路，以增加VCO频率和减少本地振荡器LO波形的上升-下降时间。如图22所示，VOC单元4410i(i＝1-N)具有四个输入端(INP，INN，INNB，INPB)和两个输出端(OUT，OUTB)。输出端OUT(单元4410i)连接输入端INNB(单元4410i+1)和输入端INPB(单元4410i+2)。输出端OUT(单元4410i)连接输入端INN(单元4410i+1)和输入端INP(单元4410i+2)。然而，来自单元4410(N-1)的输出信号OUT、OUTB被分别反馈到单元4410(0)的输入端INPB、INP，来自单元4400(N)的输出信号OUT、OUTB被分别反馈到单元4400(0)的输入端INNB、INN。
下面将说明VCO4400的延迟单元4410i的优选实施例。如图22所示，每个延迟单元4410i包括四个输入端INP、INN、INNB、INPB和两个输出端OUT、OUTB；每个延迟单元4410i连接在电源电压VDD与地电压之间，并且接收一个控制电压Vctrl。如图22所示，单元4410i包括连接在电源电压VDD与第一节点N1之间的第一CMOS晶体管MN0。NMOS晶体管MN0的栅极接收最好来自芯片内调整器的偏置电压VBIAS。每个单元4410i还包括诸多晶体管对，包括连接在第一节点N1与地电压之间的MP3-MN3、MP1-MN1、MP5-MN5、MP6-MN6、MP2-MN2、MP4-MN4。此外，输入端INP连接晶体管MP4和MP2的栅极，输入端INN连接晶体管MN4和MN2的栅极，输入端INPB连接晶体管MP3和MP1的栅极，输入端INPB连接晶体管MN3和MN1的栅极，单元4410i的输出端OUT连接在晶体管对MP3-MN3的漏极与晶体管对MP5-MN5的漏极之间的结点上。输出端OUTB与晶体管对MP4-MN4的漏极与晶体管对MP6-MN6的漏极互连。晶体管MN7接收栅极上的控制电压Vctrl，并且分别连接在节点FEED和节点FEEDB之间。相连接的晶体管对MP1-MN1的漏极与晶体管对MP6-MN6的栅极还连接节点FEED。相连接的晶体管对MP2-MN2的漏极与晶体管对MP5-MN5的栅极还连接节点FEEB。此外，晶体管MP7具有一个连接第一节点N1的源极，一个连接输出端OUT的漏极一个连接输出端OUTB的栅极。晶体管MP8具有一个连接第一节点N1的源极，一个连接输出端OUTB的漏极一个连接输出端OUT的栅极。
下面将说明多反馈CMOS VCO4400的优选实施例的单元4410i的操作。在单元4410i中，晶体管MN0避免由于电源波动造成的噪声注入。最好是，晶体管MN0在电源电压VDD侧具有高阻抗，在节点N1具有低阻抗。因此，在VCO工作时可以减少电源波动的影响。由晶体管对MP3-MN3和晶体管对MP4-MN4组成的反相器结构分别从在前单元4410(i-1)接收信号INPB、INNB、INP和INN，并且在公共连接的漏极上生成输出信号OUT、OUTB。晶体管MP7和MP8构成正反馈网络或环路，以补充或改善VCO4400振荡并减少上升/下降时间。第一正反馈网络最好由四个反相器组成，即，反相器1(晶体管对MP1-MN1)，反相器2(晶体管对MP5-MN5)，反相器3(晶体管对MP2-MN2)，反相器4(晶体管对MP6-MN6)，通过改变晶体管MN7的栅极电压Vctrl控制VCO4400的频率。当控制电压Vctrl降低时，反相器1的输出节点FEED和反相器3的输出节点FEEDB变得相隔离。结果，输出节点FEED和FEEDB上的信号按相反方式操作，导致反相器1和反相器3对输出端OUTB的信号操作提供正反馈，反相器2和反相器4对输出端OUT的信号操作提供正反馈。在该情况下，输出端OUT、OUTB上的波形的上升/下降时间被最小化，但VCO频率则降低，因为强正反馈禁止VCO4400信号快速改变VCO4400信号的状态。换言之，对VCO4400信号生成一个时间延迟，以改变信号状态和传播。当控制电压Vctrl增加时，晶体管MN7的传导率增加，以避免输出节点FEED和FEEDB的信号按反向方式操作，换言之，输出节点FEED和FEEB的信号增幅通过增加晶体管MN7传导率而降低。结果，反相器1和反相器2的输出端OUTB上的正反馈强度降低或减弱，从而导致VCO4400信号的快速状态变化以及VCO4400频率的增加。换言之，弱正反馈帮助VCO4400信号快速地改变其状态并具有降低的阻抗，从而导致频率增加。
所以，PLL中的CMOS VCO4400的优选实施例通过增加VCO信号的增幅、最小化或者减少VCO信号的上升/下降时间以及减小或最小化对VCO的电源波动影响，使CMOS环形振荡器的相位噪声最小。如图22所示，晶体管MN0-MN7最好是NMOS型晶体管，晶体管MP1-MP8最好是PMOS型晶体管。然而，本发明不限于此。
如上所述，CMOS VCO的优选实施例和操作该CMOS VCO的方法具有各种优点。CMOS VCO的优选实施例具有匹配本地振荡器LO波形的上升/下降时间对称PMOS/NMOS结构，可以减少由于上升/下降时间失配造成的相位噪声。此外，优选实施例的VCO的频率可以通过调整反馈环路的强度来控制。优选实施例使用了一个反馈环路的简单控制结构。具体地说，当控制信号值(例如，Vctrl)降低时，反馈网络的反馈量增加。在VCO4400的优选实施例中，当Vctrl降低时，输出节点FEED和FEEDB的电压电平增加，并且反馈网络的反馈量增加。因而，优选实施例甚至可以以降低的频率维持VCO的快速或陡峭的上升/下降时间。由此，CMOS VCO的优选实施例和使用该CMOSVCO的方法提供了具有快速上升/下降时间和高电源抑制率(PSRR)的全摆幅LO信号。
图23是图示本发明第二优选实施例的的锁相环的示意图。如图23所示，PLL的第二优选实施例的说明包括一个CMOS VCO4400和一个多相抽样分数-N预定标器4500，该预定标器4500包括：一个脉冲抑制分频器4510，一个多级(例如，12级)多相抽样器4520，一个多路复用器4520(例如，12至1复用器)和模块化计数器4540。
脉冲抑制分频器4510最好执行[4xP+S]分频操作。脉冲抑制分频器4510包括一个分频器4512和一个计数器4514。在相关技术中，LO频率对于诸如使用例如多路复用器操作的选择操作从多相信号中选择一个相位信号的强逻辑操作过高。因而，在从多相时钟中选择一个相位信号之前，执行降低频率的脉冲抑制分频器4510的分频，以提供更强的逻辑操作。
脉冲抑制分频器4510的输出由多相抽样器4520抽样，该多相抽样器4520最好包括串联的多个N触发器4522。如图23所示，多相抽样器4520使用12相800MHz LO时钟(LO[0：11])进行抽样。12级抽样器4520(TCK[0：11])具有由12相LO时钟确定的12个不同的定时。相邻TCK时钟信号之间的定时差是(1+1/12)×TVCO，其中TVCO是来自VCO4400的LO时钟的周期。例如，如图23所示，多相时钟信号LO的数量是12，LO时钟的频率是800MHz，TVCO是1.25ns以及相邻TCK时钟之间的定时差是(1+1/12)×1.25ns。定时差不是1/12×TVCO而是(1+1/12)×1.25ns的原因是12级抽样器4520的建立和保持时间窗口大于1/12×TVCO并且小于(1+1/12)×TVCO。模块化计数器4520根据其范围从0到11的输入控制信号M周期地选择TCK[0：11]的一个。12至1多路复用器4530输出DIVCK的合成周期是[4×P+S+M+M/12]×TVCO。因而，预定标器4500的优选实施例的合成分频比是[4×P+S+M+M/12]。
如上所述，相关的分数-N预定标器的分数刺点由等于信道间隔的预定标器的时钟频率造成。预定标器4500的优选实施例不使用其频率等于信道间隔的定时源。结果，用分数-12操作的(例如，N＝12)预定标器4500增加了PLL带宽并降低了相位噪声，并且没有分数刺点。具体地说，预定标器4500的分数刺点频率等于基准时钟频率(例如，800MHz)，并且离信道间隔甚远。通过改变P，S和M值，包括VCO4400和预定标器4500的PLL可以支持不同的信道频率。
下面将说明多相抽样分数-N预定标器4500的优选实施例的操作。图24是显示当M＝3时的预定标器4500的操作和定时波形的示意图。TCK[0：11]的周期是(4×P+S)×TVCO。如图24所示，TCK[7]最初被选作DIVCK。此时，POINT[0：11]是000000010000。第一周期之后，模块化计数器4530将POINT[0：11]值移位3，从而导致POINT[0：11]为00000000010。因而将TCK[10]选作第二周期的DIVCK。在第二周期之后，POINT[0：11]变成01000000000。在第三周期，选用TCK[1]。然而，在图24所示的第三周期，意味着指针值小于在前周期(例如，1＜10)的控制信号OVERFLOW由模块化计数器4530检测。模块化计数器4530维护OVERFLOW信号并控制PS-计数器4514将它的分频因数增加13×TVCO，以维持如图24所示的精确定时。结果，作为一个相位检测器PFD输入施加的DIVCK的周期变成如图24所示的[4×P+S+3×(1+1/12)]×TVCO。其它相位检测器PFD输入是一个基准频率，例如，20MHz REFK。因而，如图24所示的预定标器4500的有效分频因子是[4×P+S+3×(1+1/12)]。
图25是显示当M＝7时的预定标器4500的操作和定时波形的示意图。TCK[O：11]的周期是(4×P+S)×TVCO。最初，将TCK[4]选作DIVCK，如图25所示。此时，POINT[0；11]是000010000000。在第一周期之后，模块化计数器4530将POINT[0：11]值移位7，从而导致POINT[0：11]为00000000001。因而将TCK[11]选作第二周期的DIVCK。在第二周期之后，POINT[0：11]变成000000100000。在第三周期，选用TCK[6]。但是，在第三周期，意味着指针值小于在前周期(例如，6＜11)的控制信号OVERFLOW由模块化计数器4530检测。模块化计数器4530施加OVERFLOW信号并使PS-计数器4514将它的分频因数增加13×TVCO，以维持如图25所示的精确定时。结果，作为一个相位检测器PFD输入施加的DIVCK的周期变成[4×P+S+7×(1+1/12)]×TVCO。因而，如图25所示的预定标器4500的有效分频因子是[4×P+S+7×(1+1/12)]。
如上所述，预定标器的优选实施例具有各种优点。包括多相分数-N预定标器的PLL的优选实施例和及其使用方法提供了大带宽和频谱纯度。此外，根据优选实施例，预定标器减少或消除了分数-刺点问题。因此，加入了VCO和预定标器结构的优选实施例的PLL及其使用方法增加了RF COMS单芯片通信系统的性能特性。
图26是图示本发明的主从gm-C调谐电路的优选实施例的示意图。如图26所示，主块5410将控制电压5430复制到从滤波器5440主块包括：一个第一整流器5413，一个第二整流器5414，一个电压-电流(V-I)变换器5416和一个gm-C多相滤波器5420。如图26所示，整流器5413接收来自滤波器4520的高通滤波器输出信号5425A、5425B，整流器5414接收来自滤波器5420的低通滤波器输出信号5429A、5429B。V-I变换器5416接收整流器5413、5414的输出，并且把控制电压5430输出到从滤波器5440。gm-C多相滤波器5420包括跨导放大器5422、5424、5426、5428。跨导放大器5422的正和府输入端接收共模基准信号。跨导放大器5422的正输出端连接跨导放大器5422的负输出端和跨导放大器5424的负输出端。跨导放大器5424的负输出端连接跨导放大器5422的正输出端和跨导放大器5424的正输出端。此外，跨导放大器5424正和负输出端分别是高通滤波器(HPF)输出信号5425B、5425A的输出节点。此外，跨导放大器5426的正和负输入端相连接以接收基准输入信号5450。跨导放大器5428的正输出端连接跨导放大器5426的负输出端和跨导放大器5428的负输入端。跨导放大器5428的负输出端连接跨导放大器5426的正输出端和跨导放大器5428的正输入端。跨导放大器5428的正和负输出端分别是低通滤波(LPF)输出信号5429B、5429A的输出节点。因而，滤波器5420包括一个高通滤波器电路5420A和低通滤波器电路5420B。基准信号5450分别经电容器5423B和5423A连接跨导放大器5424的正和负输出端。电容器5427A和5427B连接在地电压与跨导放大器5428的负和正输出端之间。图26显示了图示说明gm-C多相滤波器5420的等效电路5460的示意图。
在gm-C调谐电路的优选实施例中，跨导放大器5426、5428接收作为控制信号的反馈环路控制信号Vctrl，并分别向跨导放大器5422和5424输出控制信号Vctrl。基准信号最好使用正弦波。如图26所示，4MHz正弦波被用作设置滤波器5420截止频率的基准信号。
在主块5410的操作期间，随着Vctrl5430增加，跨导值(gm)增加，LPF输出信号5429A、5429B的振幅增加，以及HPF输出信号5425A、5425B的振幅减小。整流器5413、5414最好分别检测用于比较的HPF和LPF输出信号的峰值电平。V-I变换器5416接收来自整流器5413、5414的整流输出，并且生成与整流输出的振幅差值成正比的脉动电流。结果，HPF输出信号和LPF输出信号的振幅由负反馈环路均衡，并且得到如下列等式8所示的稳定状态的跨导值gm： | 1 1 + jω C gm | = | jω C gm 1 + jω C gm | ⇔ gm = ωC = 2 πfc - - - - ( 8 )
如上所述，优选实施例的诸如主块5410的主块可以适合于用作各种类型的跨导放大器的调谐电路。图29示出了一个示范性跨导放大器。主块5410的高通滤波部分和低通滤波部分中的跨导放大器最好提供其值为1/gm ohm的等效电阻那样的操作功能。此外，共模基准信号最好是一个DC电压，其电压值约为半VDD(LIRU，1/2电源电压)。此外，在主块5410中，正弦波是优选的基准信号，然而，也可以使用可替换的信号类型，比如，可以应用三角波。最好根据相应的从块的所需截止频率应用基准信号5450的频率。例如，如果从滤波器的截止频率是6MHz，则应当用6MHz正弦波替代4MHz正弦波。
图27是图示本发明的整流器的优选实施例的示意图。如图27所示，整流器5500包括并联连接在节点A与地电压之间的PMOS型晶体管5501、5502。PMOS晶体管5501和5502的栅极最好接收输入信号IN和输入信号分量INB。PMOS型晶体管5503连接在电源电压VDD与节点A之间。PMOS型晶体管5504连接在电源电压VDD与节点B之间。PMOS型晶体管5503和5504的栅极接收偏置电压VBias。第五PMOS型晶体管5505连接在节点B与地电压之间。运算放大器具有一个连接节点B的反相端，一个连接节点A的非反相端，和一个连接PMOS型晶体管5505栅极的输出端，以提供整流器5500的输出信号。整流器5500可以用作图26中的整流器5413、5414。
图28是图示本发明的V-I变换器5600的优选实施例的示意图。如图28所示，晶体管5601和5602串联连接在电源电压VDD与地电压之间。此外，晶体管5603和5604通过公共连接的提供V-I变换器5600的输出信号的漏极，串联连接在电源电压VDD与地电压之间。晶体管5605和6506串联连接在电源电压VDD与电流源Is之间，电流源Is连接地电压。晶体管5607和6508通过公共连接的漏极，串联连接在电源电压VDD与电流源Is之间，此外，晶体管5605的栅极和漏极连接在一起，并连接晶体管5601的栅极。同样，晶体管5607的栅极和漏极连接在一起，并连接晶体管5603的栅极。晶体管5606和5608的栅极分别接收输出信号5602和5622。变换器5600可以被用作图26中的V-I变换器。
如上所述，本发明的主从调谐电路的优选实施例及其使用的方法具有各种优点。反馈环的控制电压(例如，Vctrl)被复制到从电路上，并且主和从电路使用gm-C滤波器。对于精确的振幅比较，应当匹配包括例如公共负载电平、负载能力的电特征。优选实施例的多相滤波器中的多相滤波器的高通和低通滤波部分使用具有不同结构的相同滤波器。此外，高和低通滤波的输出信号来自相同电路，使这两个信号具有相同的电特征，从而得到相对于相关技术调谐电路的更精确的调谐电路。此外，调谐电路的优选实施例提供了相对于VCO型相关技术调谐电路的增强的操作，因为消除了VCO型调谐电路的振荡困难和高品质因数需求造成的缺点。
上述的实施例和优点仅是示范性的，而不是用作限制本发明。本发明的教导可以容易地应用于其它类型的设备中。本发明的说明书是说明性的，而不是限制要求保护的反为。许多替代、修改和变化对于本领域的熟练技术人员是显而易见的。在权利要求中，装置加功能权项用来覆盖这里所述的执行所述的功能的结构，所覆盖的结构不仅是结构等同的而且还是等同结构的。

Claims (47)

1、一种直接变换通信系统，包括：
一个接收信号的接收机单元，所述信号包括具有载频的选择信号；
一个解调混频器，混频接收的载频选择信号并且输出基带选择信号；和
一个基带放大电路，包括第一和第二级AGC放大器，用于接收基带选择信号并选择性地将信道内信号放大到规定的振幅。
2、根据权利要求1所述的通信系统，其中规定的幅度大于通信系统的一个所需的动态范围。
3、根据权利要求2所述的通信系统，其中基带选择信号中的一个相邻信道具有一个大于信道内信号的功率电平，并且第二级AGC放大器是一个增益合并滤波器。
4、根据权利要求1所述的通信系统，还包括：
一个连接接收机单元的RF滤波器，用于滤波接收的选择信号；
一个连接RF滤波器的低噪声放大器，将滤波的选择信号增强一个增益；
一个A/D变换单元，将来自解调混频器的选择信号变换成数字信号；和
一个接收数字信号的离散时间信号处理单元。
5、一种单芯片RF通信系统，包括：
一个接收和发射RF信号的收发信机；
一个生成多个2N相时钟信号的PLL，所述时钟信号具有一个实际上相同的频率2*f0/N，其中f0是载频，N是正整数；
一个解调混频器，用于将来自收发信机的RF信号与来自PLL的多个2N相时钟信号混频，以输出具有相对于载频f0下降的一个频率的RF信号，其中解调混频器包括多个二输入混频器；
一个连接解调混频器的AGC环路；
一个连接AGC环路的增益合并滤波器，和
一个连接增益合并滤波器的A/D变换单元，将来自解调混频器的RF信号变换成数字信号。
6、根据权利要求5所述的通信系统，其中，组合多个2N相时钟信号的几个，以解调I载频信号和Q载频信号的至少一个。
7、一种操作RF通信系统的方法，包括：
接收包括具有一个载频的被选择信号的信号；
生成两个以上的具有不同于载频的一个实际上相同频率的多相时钟信号；
将接收的被选择信号与两个以上的多相时钟信号混频，以输出解调的选择信号，该解调的信号具有自载频下降的一个频率，其中两个以上的多相时钟信号的几个信号被混频，以解调第一载频信号和第二载频信号的一个；
放大已解调的选择信号，直至选择信道和相邻信道之一达到一个线性极限；以及
放大和滤波相邻信道，和把已选择信道放大到预期的动态范围。
8、根据权利要求7所述的方法，其中在解调的已选择信号中，相邻信道具有大于已选择信道的功率电平。
9、根据权利要求7所示的方法，还包括：
对接收的被选择信号进行RF滤波；
将滤波的被选择信号增强一个增益；
低通滤波具有降至基带的频率的被解调选择信号；
将低通滤波的降低频率的选择信号A/D变换成数字信号；和
对数字信号进行离散时间信号处理。
10、一种CMOS低噪声放大器(LNA)，包括：
多个连接在输入端与输出端之间的放大级；和
一个连接多个放大级的每一级的增益控制器，其中CMOS LNA不包含螺旋电感器。
11、根据权利要求10所述的CMOS LNA，其中每级放大级包括：
第一和第二对称电路；和
一个连接在所述每个放大级的输出节点与第二对称电路之间的反馈环路。
12、根据权利要求11所述的CMOS LNA，其中第一电路包括：
第一和第二PMOS型晶体管，串联连接在第一规定电压与放大级相应的输出节点之间；
一个第一电容器，串联连接在第二规定电压与连接第一和第二PMOS型晶体管的结点之间，其中第二电路包括：
串联连接在放大级的输出节点与第二规定电压之间的第一和第二NMOS型晶体管，和
一个第二电容器，连接在第二规定电压与连接第一和第二NMOS型晶体管的结点之间。
13、根据权利要求12所述的CMOS LNA，其中反馈环路包括：
第一运算放大器，具有一个连接第二NMOS型晶体管的控制极的一个输出；
一个第一电阻器，与放大级的输出节点和第一运算放大器的第一输入相连接；和
一个第三电容器，连接在第二规定电压与运算放大器的第一输入之间，其中第一运算放大器的第二输入端连接第三规定电压，其中第三规定电压的电平处于第一和第二规定电压的电平之间。
14、根据权利要求13所述的CMOS LNA，还包括：
一个连接输入端的第二电阻器；和
一个第四电容器，串联连接在第二电阻器与第二规定电压之间，其中连接第二电阻器和第四电容器的一个结点提供第三规定电压。
15、根据权利要求14所述的CMOS LNA，其中增益控制器包括：
串联连接在第一规定电压与第二规定电压之间的一个增益晶体管和一个增益电流源；和
一个增益电容器，连接在第二规定电压与增益晶体管的控制极之间，其中增益晶体管的控制极和第二电极被连接在一起。
16、根据权利要求15所述的CMOS LNA，其中增益控制器和放大级的第一PMOS型晶体管包括一个电流反射镜，其中第三规定电压是第一规定电压的一半。
17、一种电路，包括：
一个接收多个具有不同相位的第一时钟信号的混频器，每个第一时钟信号具有低于载频的第一频率，其中混频器混合多个第一时钟信号，以生成多个具有较高的第二频率的本地振荡器信号，其中混频器将多个本地振荡器信号与输入信号相乘，以在输出端提供输出信号。
18、根据权利要求17所述的电路，其中第一本地振荡器信号和第二本地振荡器信号分别用于I信道和Q信道变换。
19、根据权利要求17所述的电路，还包括一个时钟生成器，该时钟生成器接收具有基准频率的基准信号，并生成多个第一时钟信号，其中时钟生成器包括多个串联连接的延迟单元，以提供多个具有不同相位的第一时钟信号。
20、一种调制输入信号的方法，包括：
生成多个具有不同相位的第一时钟信号，每个第一时钟信号具有小于输入信号的基准频率的第一频率；
组合多个第一时钟信号，以生成多个具有高于第一频率的第二频率的本地振荡器信号；和
将多个本地振荡器信号与输入信号混频，以提供输出信号。
21、根据权利要求20所述的电路，其中输出信号是基带信号。
22、一种环路设备，包括：
多个串联连接以放大具有一个电压的一个信号的增益级，其中每个增益级增高信号的电压，并且包括一个接收信号的输入端和一个发送合成放大的信号的输出端；和
多个消除合成放大的信号的非预期偏移的反馈环路，其中每个反馈环路连接相应的一个增益级的输出端和输入端，从而使每个增益级连接一个相应的消除该相应的增益级的非预期偏移的反馈环路。
23、根据权利要求22所述的环路设备，其中非预期偏移是直流偏移电压，并且每个反馈环路包括直流偏移消除单元，用于抑制由它的相应增益级累积的直流偏移电压。
24、根据权利要求23所述的环路设备，其中每个直流消除单元包括滤波直流偏移电压的高通滤波器。
25、根据权利要求22所述的环路设备，其中每个增益级包括一个可变增益放大器。
26、根据权利要求22所述的环路设备，其中多个增益级和反馈环路被安装在一个芯片上，并且每个反馈环路包括一个安装在该芯片上的电容器。
27、一种控制信号增益的方法，包括：
通过经由多个串联连接的增益级传播信号，来放大该信号的电压，其中每个增益级增加该信号的电压，并且包括一个接收该信号的输入端和一个发送合成放大的信号的输出端；和
用多个反馈环路消除合成放大信号的一个非预期偏移，其中每个反馈环路连接相应的一个增益级的输出端和输入端，从而使每个增益级连接一个消除该相应增益级的非预期偏移的相应反馈环路。
28、一种电路，包括：一个生成多个具有不同相位的第一时钟信号的时钟生成器，每个第一时钟信号具有低于基准频率的第一频率；和
一个连接时钟生成器的预定标器，用于接收多个第一时钟信号，以根据高于第一频率的基准频率生成第二时钟信号。
29、根据权利要求28所述的电路，其中时钟生成器包括多个串联连接的提供多个具有不同相位的第一时钟信号的延迟单元，其中多个延迟单元的第一单元接收来自延迟单元的后续单元的反馈信号。
30、根据权利要求29所述的电路，其中每个延迟单元包括第一和第二输出端和第一至第四输入端。
31、根据权利要求30所述的电路，其中所述的每个延迟单元包括：
一个通过第二电极串联连接在第一节点与第一规定电压之间的第一晶体管对，其中第一晶体管对的控制极分别连接第四和第三输出端；
一个通过第二电极串联连接在第一节点与第一规定电压之间的第二晶体管对，其中第二晶体管对的控制电极分别连接第一和第二输入端；
一个通过第二电极串联连接在第一节点与第一规定电压之间的第三晶体管对，其中第三晶体管对的控制电极分别连接第四和第三输入端，其中公共连接的第二电极与第一输出端相连接；
一个通过第二电极串联连接在第一节点与第一规定电压之间的第四晶体管对，其中第四晶体管对的控制电极分别连接第一输入端和第二输入端，其中第四晶体管对的第二电极与第二输出端相连接；
一个连接在第二节点与第三节点之间的反馈电路；
一个通过第二电极串联连接在第一节点与第一规定电压之间的第五晶体管对，其中第五晶体管对的第二电极连接第一输出端，其中第五晶体管对的控制电极与第三节点相连接；
一个通过第二电极串联连接在第一节点与第一规定电压之间的第六晶体管对，其中第六晶体管对的第二电极连接第二输出端，其中第六晶体管对的控制电极与第二节点相连接；
一个连接在第一节点与第一输出端之间的第七晶体管，具有一个连接第二输出端的控制电极；
一个连接在第一节点与第二输出端之间的第八晶体管，其中第八晶体对具有一个连接第一输出端的控制电极；
一个连接在第二规定电压与第一节点之间的第九晶体管。
32、根据权利要求31所述的电路，其中反馈电路包括一个耦合接收反馈控制信号的反馈晶体管。
33、根据权利要求28所述的电路，其中预定标器包括：
一个耦合接收多个反馈信号之一的分频器电路；
一个抽样器电路，包括多个串联连接的接收分频器电路输出信号的触发器，其中抽样器电路输出多个第三时钟信号；
一个多路复用器，耦合接收第三多个时钟信号和一个选择信号，其中多路复用器输出第二时钟信号；和
一个连接在分频器电路和多路复用器之间的计数器电路。
34、根据权利要求33所述的电路，其中分频器电路包括一个脉冲抑制分频器电路，其中抽样器电路包括多个串联连接的触发器，其中多个触发器的每一个接收第一多个时钟信号的相应的一个并且输出第三多个时钟信号之一，并且其中第一触发器接收分频器电路的输出信号。
35、根据权利要求33所述的电路，还包括：
一个接收第二时钟信号和基准时钟信号的相位检测器；
一个连接相位检测器的电荷泵；和
一个连接电荷泵的向时钟生成器输出反馈控制信号的环路滤波器。
36、根据权利要求35所述的电路，其中时钟生成器是一个压控振荡器(VCO)，第二时钟信号是分频时钟信号，其中预定标器由VCO生成的相位噪声中的分数刺点。
37、根据权利要求36所述的电路，其中所述电路是一个在单芯片上形成的CMOS电路。
38、一种调谐电路，包括：
一个从滤波器块；和
一个主滤波器块，主滤波器块向从滤波器块输出一个控制信号，其中主滤波器块包括：
一个包含一个高通滤波器和一个低通滤波器的第一滤波器，其中高通和低通滤波器的每一个接收控制信号，
一个连接高通滤波器的第一整流器，
一个连接低通滤波器的第二整流器，和
一个连接第一和第二整流器的输出控制信号的变换器。
39、根据权利要求38所述的调谐电路，其中当控制信号的值增加时，高通滤波器输出信号的第一振幅降低，低通滤波器输出信号的第二振幅增加。
40、根据权利要求39所述的调谐电路，其中调整控制信号的值，直至第一振幅和第二振幅相等。
41、根据权利要求38所述的调谐电路，其中第一滤波器包括串联连接的，在第一和第二输出端输出第一输出信号对的第一和第二跨导放大器(TA)；和
串联连接的在第三和第四输出端输出第二输出信号对的第三和第四跨导放大器(TA)。
42、根据权利要求41所述的调谐电路，其中第一TA的第一和第二输入端接收第一规定的基准信号，其中第二TA的第一输出连接第二输出端、第一TA的第二输出和第二TA的第二输入，其中第二TA的第二输出连接第一输出端、第一TA的第一输出和第二TA的第一输入。
43、根据权利要求42所述的调谐电路，其中第三TA的第一和第二输入接收第二规定的基准信号，其中第四TA的第一输出连接第四输出端、第三TA的第二输出和第四TA的第二输入，其中第四TA的第二输出连接第三输出端、第三TA的第一输出和第四TA的第一输入。
44、根据权利要求43所述的调谐电路，其中第一至第四TA的控制端接收控制信号。
45、根据权利要求44所述的调谐电路，还包括：
连接在第一和第二输出端与第二基准信号之间的第一和第二电容器；和
分别连接在第三和第四输出端与第一规定的基准电压之间的第三和第四电容器。
46、根据权利要求45所述的调谐电路，其中第一整流器包括：
连接在第一节点与第一规定电压电平之间的第一和第二晶体管；
连接在第二规定电压电平与第一节点之间的第三晶体管；
第四和第五晶体管，串接在第二规定电压电平与第一规定电压电平之间的第二节点上；和
一个远算放大器，具有分别连接第一和第二节点的第一和第二输入和一个连接第五晶体管控制电极的输出，其中第三和第四晶体管的控制极接收第三规定电压，其中第一和第二晶体管的控制极分别接收第一和第二输入信号。
47、根据权利要求45所述的调谐电路，其中变换器是一个电压-电流变换器，包括：
串联连接在第二规定电压与第一规定电压之间的第一和第二晶体管；
第三和第四晶体管，串接在第二规定电压与第一规定电压之间的变换器的一个输出端上；
串联连接在第二规定电压与第一节点之间的第五和第六晶体管；
串联连接在第二规定电压与第一节点之间的第七和第八晶体管；和
一个连接在第一节点与第一规定电压之间的电流源。
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