KR100577869B1 - 반도체 장치, 실리콘 산화막의 형성 방법 및 실리콘산화막의 형성 장치 - Google Patents

반도체 장치, 실리콘 산화막의 형성 방법 및 실리콘산화막의 형성 장치 Download PDF

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Abstract

본 발명에서는 반도체 장치의 게이트 절연막이 되는 실리콘 산화막(1701)에 Kr을 함유시킨다. 실리콘 산화막(1701) 중에 Kr을 함유시킴으로써 실리콘 산화막(1701) 및 실리콘/실리콘 산화막 계면에서의 스트레스가 완화되고, 저온에서 형성했음에도 불구하고 고품질인 실리콘 산화막을 실현하며, 소자 분리 영역의 홈(오목 부분)의 측벽부의 실리콘 표면에 있어서 실리콘 산화막(1701)의 두께의 균일성을 30% 이내로 한다. 이에 따라, 실리콘 열산화막보다 우수한 특성 및 신뢰성을 갖는 실리콘 산화막(1701)을 형성하는 것을 가능하게 하고, 소자 분리 영역의 축소화, SOI 트랜지스터나 TFT로의 적합한 적용을 가능하게 하는 고성능인 트랜지스터 집적 회로를 실현한다.

Description

반도체 장치, 실리콘 산화막의 형성 방법 및 실리콘 산화막의 형성 장치{SEMICONDUCTOR DEVICE, METHOD FOR FORMING SILICON OXIDE FILM, AND APPARATUS FOR FORMING SILICON OXIDE FILM}
본 발명은 실리콘 산화막을 이용한 반도체 장치 및 실리콘 산화막의 형성 방법에 관한 것으로서, 특히 매우 얇은 실리콘 산화막을 이용한 반도체 장치, 실리콘에 유전체가 매립된 소자 분리 구조를 갖는 반도체 장치, 절연막 상에 형성되는 소자 분리 구조를 갖는 반도체 장치, 실리콘 산화막의 형성 방법 및 형성 장치에 관한 것이다.
실리콘 기판에 형성되는 트랜지스터의 게이트 절연막에는 저계면 준위 밀도 등의 고성능 특성, 고내압성, 높은 핫캐리어 내성 등의 고신뢰성이 요구된다. 이들의 요구를 만족하는 산화막 형성 기술로서 종래는 800 ℃ 이상의 열산화가 이용되어 왔다.
또한, 실리콘 반도체에 보다 고밀도로 트랜지스터를 형성할 필요성이 대두됨에 따라, 실리콘 기판에 형성되는 트랜지스터 집적 소자에 있어서는 미세화 기술의 진전으로 버즈 비크(bird's beak)를 확대한 선택 산화막(LOCOS) 소자 분리 구조로부터 폭이 좁은 유전체를 분리할 수 있는 얇은 트랜치 분리 등의 소자 분리 구조가 사용되게 되었다.
또한, 절연막 상에 형성되는 SOI(Silicon On Insulator) 트랜지스터나 폴리실리콘 트랜지스터의 집적 소자에서는 실리콘 산화막에 의한 LOCOS 분리나 실리콘을 에칭하여 제거하는 메사형 분리에 의해 실리콘막을 섬 모양으로 형성하는 소자 분리 구조가 사용되고 있었다.
그러나, 장래의 초고집적·초고속 구동의 반도체 소자 형성에는 종래의 열산화는 이용할 수가 없다. 초고속 소자를 실현하기 위해서는 반도체 장치에 금속 재료를 도입해야 하지만, 550 ℃ 이상의 고온 공정을 이용하면 금속과 반도체가 반응을 일으켜 소자의 동작 성능을 떨어뜨리기 때문이다. 또한, 고온 공정을 이용하면, 불순물이 재확산함으로써 정확한 불순물 분포의 형성이 어렵게 되고, 초고집적 소자의 형성이 곤란해진다. 따라서, 550 ℃ 이하의 저온에서 산화막을 형성하는 것이 매우 필요하다.
그래서, 최근, 실리콘 산화막을 저온에서 형성하는 수법이 연구되고 있지만, 550 ℃ 이하에서 형성된 실리콘 산화막의 특성은 열산화막에 필적할 만한 것이 아니었다. 이러한 종래의 저온 산화는 열산화에 비교하여 산화 속도가 느리고, 형성된 실리콘 산화막의 계면 준위 밀도나 전류 전압 특성 등의 전기적 특성은 열산화막에 비하면 크게 뒤떨어지는 것이었다.
또한, 실리콘 기판에 형성되는 트랜지스터 집적 소자의 종래의 소자 분리 구조에서는 소자 분리 측벽부의 각에 가까운 부분의 실리콘 산화막의 막 두께가 평탄한 실리콘 표면부의 막 두께보다 얇아짐으로써, 이 박막화 부분에서 산화막의 누설 전류나 내압 등의 특성이 떨어져 소자의 신뢰성 성능을 열화시키는 문제점이 발생한다. 또한, 게이트 산화막이 얇은 기생 트랜지스터 소자는 통상의 게이트 산화막 두께의 트랜지스터 소자와 병렬로 존재하게 되어 트랜지스터의 전류 전압 특성을 악화시킨다.
이러한 문제점을 해결하고자 단순히 실리콘 산화막의 막 두께를 두껍게 하여 이 박막화 부분에서 생기는 문제를 회피하면, 이 실리콘 산화막은 게이트 산화막으로도 사용되고 있기 때문에 MOS 트랜지스터의 구동 능력을 떨어뜨리는 문제가 발생한다. 그래서, 종래는 소자 분리 영역의 오목 부분의 측벽부의 실리콘 표면에 대한 각도를 약 70도 이하로 하여 측벽부의 각의 실리콘 산화막의 박막화를 경감하고 있었다. 그러나, 이 경우에도 약 30% 이상의 박막화가 생기고, 이 박막화 부분에 산화막의 누설 전류나 내압 등의 특성 열화가 발생하는 것을 완전히 방지할 수 없었다. 또한, 나아가서 완만한 각도를 갖는 오목 형상의 소자 분리 영역을 형성하는 것으로 소자 분리 폭이 넓어지고, 트랜지스터 등의 소자를 형성하는 유효한 영역의 면적 비율이 저하하여 고밀도 집적화를 도모할 수 없다는 문제점이 있었다.
또한, 절연막 상에 형성되는 SOI 트랜지스터나 폴리실리콘 트랜지스터의 집적 소자의 종래의 소자 분리 구조에서는 LOCOS 소자 분리의 경우, 게이트 전극하의 소자 분리 산화막과 실리콘의 계면 부근에 기생 트랜지스터 소자가 존재하게 되고, 트랜지스터의 전기적 특성, 특히 서브 임계 전류 특성이나 오프 누설 특성을 악화시키고 있었다. 또한, 메사형 소자 분리의 경우, 실리콘이 에칭된 소자 분리 측벽부에 양질인 산화막이 형성될 수 없고, 트랜지스터의 특성, 특히 오프 특성에 악영 향을 미친다.
그래서, 본 발명은 저온의 플라즈마 산화로 박막 형성했음에도 불구하고 1000 ℃ 정도의 고온에서 박막 형성한 실리콘 열산화막보다 우수한 특성 및 신뢰성을 갖는 실리콘 산화막을 실현하는 것이 가능하고, 소자 분리 영역의 축소화, SOI 트랜지스터나 TFT로의 적합한 적용을 가능하게 하는 고성능 트랜지스터 집적 회로를 실현하는 반도체 장치, 실리콘 산화막의 형성 방법 및 형성 장치를 제공하는 것을 목적으로 한다.
본 발명은 이러한 종래의 과제를 해결하기 위해서 이루어진 것이고, 본 발명의 반도체 장치는 실리콘을 기판으로 하는 트랜지스터를 여러 개 포함하는 것으로서, 상기 실리콘의 표면에 형성된 실리콘 산화막 중 적어도 일부가 Kr(크립톤)을 함유하는 것을 특징으로 한다.
본 발명의 반도체 장치의 한 가지 형태에서는 상기 복수의 트랜지스터 사이의 상기 기판 표면의 일부에 오목 형상의 홈이 형성되고, 상기 홈 내의 일부에 유전체가 형성되어 있으며, 상기 홈의 상기 기판 표면의 각에 상기 실리콘 산화막이 형성되어 있고, 상기 실리콘 산화막의 적어도 일부가 Kr을 함유한다.
본 발명의 반도체 장치의 한 가지 형태에서는 상기 홈 내의 측벽의 일부와 상기 기판 표면이 이루는 각도가 적어도 75도를 넘도록 상기 측벽 부분이 형성되어 있다.
본 발명의 반도체 장치의 한 가지 형태에서는 상기 기판의 상기 홈 이외의 표면의 적어도 일부 및 상기 홈 내 표면의 적어도 일부에 형성되는 상기 실리콘 산화막의 두께의 차가 30% 이내이다.
본 발명의 반도체 장치는 절연막 상에 표면의 일부에 오목 형상의 홈이 형성된 반도체막 또는 섬 모양의 반도체막이 설치된 것으로서, 상기 홈의 반도체막의 각 또는 상기 섬 모양의 반도체막의 각에 실리콘 산화막이 형성되어 있고 상기 실리콘 산화막의 적어도 일부가 Kr을 함유하는 것을 특징으로 한다.
본 발명의 반도체 장치의 한 가지 형태에서는 상기 실리콘 산화막 중에 함유되는 Kr의 함유량이 상기 실리콘 산화막 표면으로부터 실리콘/실리콘 산화막 계면을 향하여 감소하고 있다.
본 발명의 반도체 장치의 일 형태에서는 상기 실리콘 산화막 중의 Kr 함유량은 표면 밀도에 있어서 5 ×1011cm-2 이하이다.
본 발명의 실리콘 산화막의 형성 방법은 처리실 안에 산소를 포함하는 가스와 Kr 가스를 주성분으로 하는 혼합 가스를 도입하고, 마이크로파에 의해 플라즈마를 여기하여 처리실 내에 적재된 실리콘 기판 표면을 직접 산화함으로써, 상기 실리콘 기판 표면에 실리콘 산화막을 형성하는 것을 특징으로 한다.
본 발명의 실리콘 산화막의 형성 방법의 일 형태에서는 상기 실리콘 산화막이 트랜지스터의 게이트 절연막이다.
본 발명의 실리콘 산화막의 형성 방법의 한 가지 형태에서는 상기 혼합 가스 중의 산소 분압은 2∼4%이며, 상기 처리실 내의 압력은 800 mTorr(106 Pa)∼1.2 Torr(160 Pa)이다.
본 발명의 실리콘 산화막의 형성 방법의 일 형태에서는 상기 플라즈마는 900 MHz∼10 GHz의 주파수의 마이크로파를 이용하여 여기한 플라즈마이다.
본 발명의 실리콘 산화막의 형성 장치는 실리콘 기판이 적재되는 처리실과, 상기 처리실 내에 마이크로파를 공급하는 도파관을 구비하고, 상기 처리실 내에 산소를 포함하는 가스와 Kr가스를 주성분으로 하는 혼합 가스를 도입하며, 마이크로파에 의해 플라즈마를 여기하여 상기 실리콘 기판 표면을 직접 산화함으로써, 상기 실리콘 기판 표면에 실리콘 산화막을 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치는 고불순물 농도 영역으로 이루어지는 소스 영역 및 드레인 영역을 갖는 트랜지스터를 여러 개 포함하는 것으로, 상기 소스 영역과 상기 드레인 영역 사이의 적어도 일부가 Kr을 함유하는 실리콘 산화막이다.
본 발명에 있어서는 저온의 플라즈마 산화로 박막 형성했음에도 불구하고, 1000 ℃ 정도의 고온에서 박막 형성한 실리콘 열산화막보다 우수한 특성 및 신뢰성을 갖는 실리콘 산화막을 형성하는 것이 가능해지고, 고성능인 트랜지스터 집적 회로를 실현할 수 있다.
본 발명에 있어서는 소자 분리 측벽부의 각에 가까운 부분의 실리콘 산화막의 막 두께가 얇아지지 않고, 평탄한 실리콘 표면부의 막 두께와 거의 같아짐으로써 산화막의 누설 전류나 내압 등의 특성이 양호하게 되어 소자의 신뢰성 향상을 실현할 수 있다. 또한, 이 실리콘 산화막은 게이트 산화막으로서 박막화한 상태에서도 사용할 수 있기 때문에, 소자 분리의 신뢰성 향상과 MOS 트랜지스터의 구동 능력 향상을 양립할 수 있다. 또한, 실리콘 기판의 소자 분리 영역의 오목 부분의 측벽부의 실리콘 표면에 대한 각도를 약 75도 이상에서 90도의 각도로 해도, 측벽부의 각의 실리콘 산화막의 박막화가 발생하지 않고 좁은 소자 분리 영역을 형성하는 것이 가능해지며, 트랜지스터 등의 소자를 형성하는 유효한 영역의 면적 비율이 증가하여 고밀도 집적화를 실현할 수 있다.
또한, 절연막 상에 형성되는 SOI 트랜지스터나 폴리실리콘 트랜지스터의 집적 소자의 소자 분리 구조에 있어서도 소자 분리 측벽부에 양질인 산화막을 형성할 수 있고, 기생 트랜지스터 소자를 존재시키는 일이 없이 트랜지스터의 전기적 특성을 양호하게 할 수 있다.
도 1은 본 발명의 실리콘 산화막 형성 방법을 실현하기 위한 레이디얼 라인 슬롯트 안테나를 이용한 장치의 일례를 도시하는 개념도.
도 2는 기판 온도 400 ℃, Kr/O2=97/3, 2.45 GHz에서 10분간 고밀도 플라즈마 산화 처리했을 때의 산화막 두께의 처리실 가스 압력 의존성을 도시하는 특성도.
도 3은 기판 온도 400 ℃, Kr/O2=97/3, 2.45 GHz에서 고밀도 플라즈마 산화 처리했을 때의 산화막 두께의 산화 시간 의존성과, 동시에 종래의 건식 산화(기판 온도 800 ℃, 900 ℃, 1000 ℃)에 의한 산화 시간 의존성을 도시하는 특성도.
도 4는 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를 도시하는 특성도.
도 5는 실리콘 산화시에 이용한 희석 가스의 종류와, 얻어진 실리콘 산화막 중에서의 실리콘과 산소의 조성비를 도시하는 특성도.
도 6은 실리콘 산화막 성장시에 이용한 희석 가스의 종류와, 얻어진 실리콘 산화막의 계면 순위 밀도를 측정한 결과를 도시하는 특성도.
도 7은 희석 가스의 종류와, 실리콘 산화막 성장 속도로부터 계산한 실리콘 산화막 성장의 활성화 에너지의 관계를 조사한 결과를 도시하는 특성도.
도 8은 실리콘 산화막 박막 형성 분위기에서 Kr 중에 산소의 분압과, 박막 형성된 실리콘 산화막 중의 계면 준위 밀도 및 절연 내압의 관계를 조사한 결과를 도시하는 특성도.
도 9는 실리콘 산화막 박막 형성 분위기에서 처리실 내의 전압과, 박막 형성된 실리콘 산화막 중의 계면 준위 밀도 및 절연 내압의 관계를 조사한 결과를 도시하는 특성도.
도 10은 Kr/O2=97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에서 기판 온도 400 ℃에서 얻어진 3.5 nm, 5.0 nm, 7.8 nm, 10 nm 두께의 실리콘 산화막의 기판측으로부터 전자 주입을 행하고, 전극에 플러스 전압을 가했을 때의 전류 전압 특성을 도시하는 특성도(참고를 위해, 동일한 막 두께의 1000 ℃, 건식 산화의 특성도 도시함).
도 11은 Kr/O2=97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에 의해 형성된 실리콘 산화막을 통해 흐르는 전류 밀도 J(A/cm2), 전계 강도 E(MV/cm)로 했을 때의 J2/E-1/E 특성, 즉 F-N 특성을 도시하는 특성도(실리콘 산화막의 막 두께는 5.0 nm, 7.8 nm, 10 nm의 3종류임).
도 12A∼도 12C는 Kr/O2=97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에 의해 형성된 실리콘 산화막과 1000 ℃ 건식 산화막의 브레이크다운 전계를 3.5 nm, 5.0 nm, 7.8 nm의 3종류의 막에 대하여 각각 도시하는 특성도.
도 13은 기판측으로부터 1 A/cm2의 스트레스 전류(stress current)를 흘렸을 때의 실리콘 산화막이 파괴에 이르기까지의 전하량 QBD(Charge-to-Breakdown)를 Kr/O2 고밀도 플라즈마 산화, 800 ℃의 습식 산화 및 900 ℃의 건식 산화에 대하여 도시하는 특성도.
도 14는 단결정 실리콘 기판 상에 형성한 MOS 트랜지스터의 서브 임계 특성을 도시하고, 게이트 절연막으로서 기판 온도 400 ℃ Kr/O2 고밀도 플라즈마를 이용하여 형성한 게이트 산화막과, 종래의 900 ℃ 정도의 열산화에 의해서 형성된 게이트 산화막을 이용했을 때의 특성을 도시하는 특성도.
도 15는 MOSFET의 드레인 전류와 게이트 전압의 관계를 도시하는 특성도(도면 중 ○ 표는 Kr/O2 플라즈마 산화막을 게이트 절연막으로서 이용한 경우이고, 도면 중 ● 표는 열산화막을 게이트 절연막으로서 이용한 경우임).
도 16A, 도 16B는 얇은 트랜치 분리의 구조를 도시하는 개념도.
도 17A, 도 17B는 얇은 트랜치 분리 구조를 종래예(열산화된 경우), 본 발명(Kr/O2 고밀도 플라즈마를 이용한 산화)에 적용한 경우의 게이트 절연막의 커버 리지의 차이를 도시하는 개념도.
도 18은 얇은 트랜치 분리 구조를 종래예(열산화된 경우), 본 발명(Kr/O2 고밀도 플라즈마를 이용한 산화)에 적용한 경우의 MOS 커패시터의 QBD 특성의 차이를 도시하는 특성도.
도 19는 얇은 트랜치 분리 구조를 종래예(열산화된 경우), 본 발명(Kr/O2 고밀도 플라즈마를 이용한 산화)에 적용한 경우의 얇은 트랜치 분리의 테이퍼 각과, 엣지부 박막화율의 관계를 도시하는 특성도.
도 20은 금속 기판 SOI 상에 제작된 MOS 트랜지스터의 단면도.
도 21은 SOI 기판 상에 제작된 MOS 트랜지스터의 단면도.
도 22는 장치의 게이트 절연막을 종래예(열산화된 경우), 본 발명(Kr/O2 고밀도 플라즈마를 이용한 산화)에 적용한 경우의 서브 임계 특성을 도시하는 특성도.
도 23은 유리 기판 및 플라스틱 기판용 마이크로파 여기 고밀도 플라즈마 장치의 개념도.
도 24는 종래의 TFT 장치의 구조와 개량형 TFT 장치의 구조를 도시하는 단면도.
도 25는 TFT 장치의 게이트 전압과 드레인 전류의 관계를 측정한 결과를 도시하는 특성도.
도 26은 LCD 등의 표시부 구동용 폴리실리콘 TFT의 단면도.
도 27은 LCD 등의 표시부 구동용 폴리실리콘 TFT의 단면도.
도 28은 LCD 등의 표시부 구동용 폴리실리콘 TFT의 다른 단면도.
이하, 본 발명을 적용한 구체적인 실시예에 관해서 도면을 참조하면서 상세히 설명한다.
실시예 1
우선, 플라즈마를 이용한 저온의 산화막 형성에 관해서 설명한다. 도 1은 본 발명의 산화 방법을 실현하기 위한 레이디얼 라인 슬롯트 안테나를 이용한 장치의 일례를 도시하는 단면도이다(일본 특허 공개 공보 평성 제9-133422호 참조).
본 발명에는 Kr을 플라즈마 여기 가스로 사용하고 있는 것에 신규한 특징이 있다. 이 장치는 주로 원형상의 기판에 대하여 유효하고. 진공 용기(처리실: 101)를 진공으로 하고, 샤워 플레이트(shower plate)(102)로부터 Kr 가스, O2 가스를 도입하여 예컨대, 처리실 내의 압력을 1 Torr(133 Pa) 정도로 설정한다. 실리콘 웨이퍼 등의 원형상의 기판(103)을 가열 기구를 갖는 시료대(104)에 놓고, 예컨대 시료의 온도가 400 ℃가 되도록 설정한다. 이 온도 설정은 200∼500 ℃의 범위 내로 하면 이하에 설명하는 결과는 거의 마찬가지의 것이 된다. 동축 도파관(105)으로부터 레이디얼 라인 슬롯트 안테나(106), 유전체판(107)을 통해서 처리실 내에 2.45 GHz의 마이크로파를 공급하고, 처리실 내에 고밀도 플라즈마를 생성한다. 이 간격은 좁은 쪽이 보다 고속인 박막 형성이 가능해진다. 또한, 공급하는 마이크로파의 주파수는 900 MHz 이상 10 GHz 이하의 범위에 있으면 이하에 설명하는 결과는 거의 마찬가지의 것이 된다. 샤워 플레이트(102)와 기판(103)의 간격은 본 실시예에서는 6 cm로 하고 있다. 본 실시예에서는 레이디얼 라인 슬롯트 안테나를 이용한 플라즈마 장치를 이용하여 박막 형성한 예를 도시했지만, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입해도 좋다.
Kr과 산소의 혼합 가스의 고밀도 여기 플라즈마 중에서는 중간 여기 상태에 있는 Kr*와 O2 분자가 충돌하여 원자형 산소 O*가 효율적으로 발생한다. 이 원자형 산소에 의해 기판 표면은 산화된다. 지금까지, 예컨대, 실리콘 표면의 산화는 H2O 분자, O2 분자에 의해 행해지고, 처리 온도는 800∼1100 ℃로 매우 높은 것이었다. 그러나, 원자형 산소에 의한 산화는 충분히 낮은 온도에서 가능하다. Kr*와 O2의 충돌 기회를 많게 하기 위해서 처리실 압력은 높은 쪽이 바람직하지만, 너무 높게 하면 발생한 O*끼리가 충돌하여 O2 분자로 되돌아가 버린다. 당연히, 최적 가스 압력이 존재한다. 도 1에 처리실 내의 압력비를 Kr 97% 산소 3%로 유지하여 처리실의 가스압을 바꾸었을 때의 실리콘 기판 온도 400 ℃, 10분간의 산화 처리에 의해 성장하는 산화막 두께를 도시한다. 처리실의 가스압이 1 Torr(133 Pa)일 때에 가장 산화막은 두껍게 되고 이 압력 내지는 그 근방이 최적이다.
도 3에는 Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면 산화시의 산화막 두께와 산화 시간의 관계를 도시한다. 도 3에는 동시에 종래의 건식 산화에 의 한 산화 시간 의존성을 기판 온도 800 ℃, 900 ℃, 1000 ℃에 대하여 도시하고 있다. 기판 온도 400 ℃, 처리 실내 압력 1 Torr(133 Pa)에 있어서의 Kr/O2 고밀도 플라즈마 산화의 산화 속도는 기판 온도 1000 ℃의 대기압 건식 O2 산화의 산화 속도보다 빠른 것이 분명하다. Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면 산화를 도입함으로써 표면의 산화 기술의 생산성도 대폭 향상시킨다.
또한, 종래의 고온 열산화 기술에서는 표면에 형성된 산화막을 O2 분자나 H2O 분자가 확산에 의해서 빠져나가고, 실리콘/실리콘 산화막의 계면에 도달하여 산화에 기여하기 때문에, 산화 속도는 O2나, H2O 분자의 산화막의 확산 속도에 의해 비율 제어(rate control)되고, 산화 시간 t에 대하여 t1/2 폭으로 증가하는 것이 상식이었다.
그러나, 이, Kr/O2 고밀도 플라즈마에서 산화막 두께는 35 nm까지, 산화 속도는 직선적이다. 원자형 산소는 실리콘 산화막 안을 자유자재로 빠져나가게 된다. 즉 확산 속도가 매우 큰 것이 분명하다.
도 4는 상기한 순서로 형성되는 실리콘 산화막 중의 Kr 밀도의 깊이 방향 분포를 전반사 형광 X선 분광 장치를 이용하여 조사한 것이다. Kr 중의 산소의 분압 3%, 처리실 내의 압력 1 Torr(133 Pa), 기판 온도 400 ℃에서 행하였다. Kr 밀도는 산화막 두께가 얇은 영역이 될 정도로 감소하고, 실리콘 산화막 표면에서는 2×1011cm-2 정도의 밀도로 Kr이 존재한다. 즉, 이 실리콘 산화막은 막 두께가 4 nm 이상의 막 중의 Kr 농도는 일정하고, 실리콘/실리콘 산화막의 계면을 향하여 Kr 농도는 감소하고 있는 막이다.
도 5는 실리콘 산화막 성장시에 이용한 희석 가스의 종류(Kr, Ar, He)와, 얻어진 실리콘 산화막 중에서의 실리콘과 산소의 조성비를 X선 광전자 분광 장치를 이용하여 조사한 것이다. 실리콘 산화막의 형성은 도 1에 도시한 장치를 이용하여 기판 온도 400 ℃에서 행하였다. 희석 가스 중의 산소의 분압은 3%, 처리실 내의 압력은 1 Torr(l33Pa)로 고정했다. 비교를 위해, 기판 온도 900 ℃, 산소 100%의 분위기로 박막 형성한 열산화막 중에서의 실리콘과 산소의 조성비도 동시에 도시한다. 헬륨 가스(He), 아르곤 가스(Ar)를 이용한 경우, 실리콘 산화막의 조성비는 산소 부족인데 대하여, Kr 가스를 이용하여 박막 형성한 실리콘 산화막은 열산화막과 동등한 실리콘 산소비를 나타내고 있다. He, Ar에 비교해서 Kr의 여기 상태가 매우 효율적으로 O*를 발생하고 있음에 따른다고 생각된다.
도 6은 실리콘 산화막 성장시에 이용한 희석 가스의 종류와, 얻어진 산화막의 계면 준위 밀도를 저주파 C-V 측정으로부터 구한 결과이다. 실리콘 산화막의 형성은 도 1에 도시한 장치를 이용하여 기판 온도 400 ℃에서 박막 형성하였다. 희석 가스 중의 산소의 분압은 3%, 처리실 내의 압력은 1 Torr로 고정하였다. 비교를 위해, 900 ℃, 산소 100%의 분위기로 박막 형성한 열산화막의 계면 준위 밀도도 동시에 도시한다. Kr 가스를 이용하여 박막 형성한 산화막의 계면 단위 밀도가 가장 낮 고, 900 ℃의 건식 산화 분위기로 박막 형성한 열산화막의 계면 준위 밀도와 동등하다.
도 7은 희석 가스의 종류와, 실리콘 산화막의 성장 속도로부터 계산한 실리콘 산화막 성장의 활성화 에너지의 관계를 도시한다. 실리콘 산화막의 형성은 도 1에 도시한 장치를 이용하여 기판 온도 200∼400 ℃의 범위에서 박막 형성하였다. 희석 가스 중의 산소의 분압은 3%, 처리실 내의 압력은 1 Torr(133 Pa)로 고정하였다. 헬륨 가스(He), 아르곤 가스(Ar)를 이용하여 산화된 경우, 활성화 에너지는 각각 0.5 eV, 0.8 eV로 높지만, Kr 가스를 이용한 경우 0.13 eV까지 활성화 에너지를 낮게 억제하는 것이 가능하다. 즉, 온도 의존성이 매우 작고 원자형 산소가 효율적으로 발생하고 있으면, 기판 온도 200 ℃로 한 저온에서도 충분히 빠른 산화 속도를 실현하고 있다.
도 8은 실리콘 산화막 박막 형성 분위기에서 Kr 중에 산소의 분압과, 실리콘 산화막의 절연 내압 및 박막 형성된 실리콘 산화막 중의 계면 순위 밀도의 관계를 조사한 것이다. 이 때, 처리실 내의 압력은 1 Torr(133 Pa)로 고정하였다. Kr 중의 산소 분압이 3%일 때 계면 순위 밀도는 최소가 되고 열산화막 중에서의 계면 순위 밀도와 동등한 값을 얻을 수 있다. 또한, 실리콘 산화막의 절연 내압도 산소 분압 3% 부근에서 최대가 된다. 도 8의 결과로부터 Kr/O2 혼합 가스를 이용하여 산화를 할 때의 산소 분압은 2-4%가 적합하다.
도 9는 실리콘 산화막 박막 형성시의 압력과, 실리콘 산화막의 절연 내압, 계면 순위 밀도의 관계이다. 이 때, 산소의 분압은 3%로 하였다. 박막 형성시의 압 력이 1 Torr 부근에서 실리콘 산화막의 절연 내압은 최대값을 취하고, 계면 순위 밀도는 최소값을 취한다. 이로부터, Kr/O2 혼합 가스를 이용하여 산화막을 형성하는 경우, 박막 형성시의 압력은 800∼1200 mTorr(106∼160 Pa)가 최적이다.
도 10은 Kr/O2 97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에서 기판 온도 400 ℃에서 얻어진 3.5 nm, 5.0 nm, 7.8 nm, 10 nm 두께의 실리콘 산화막의 기판측으로부터 전자 주입을 행하도록 전극에 플러스 전압을 가했을 때의 전류 전압 특성이다. 참고를 위해, 동일한 막 두께의 1000 ℃ 건식 산화의 특성도 도시한다. 저전계 영역에서 Kr/O2를 이용하여 성장한 실리콘 산화막은 열산화막에 비교해서 전류값이 작아지고 있다. 고전계 영역에서는 완전히 동일한 특성이다.
도 11은 Kr/O2=97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에 의해 형성된 실리콘 산화막을 통해 흐르는 전류 밀도 J(A/cm2, 전계 강도 E(MV/cm)로 했을 때의 J/E2-1/E 특성, 즉 F-N 특성을 도시한다. 실리콘 산화막의 막 두께는 5.0 nm, 7.8 nm, 10 nm의 3종류이지만, 막 두께에 거의 의하지 않고 동일한 특성으로 되어 있으며, 10-13∼10-22의 사이, 즉 9 자릿수에 걸쳐 F-N 전류가 흐르고 있는 것을 알 수 있다. 실리콘/실리콘 산화막의 장벽 높이는 3.2 eV이다.
도 12A∼도 12CF, Kr/O2 97%/3%의 마이크로파(2.45 GHz) 여기 고밀도 플라즈마에 의해 형성된 실리콘 산화막과 1000 ℃ 건식 산화막의 절연 파괴 전계를 3.5 nm, 5.0 nm, 7.8 nm의 3종류의 막에 대하여 각각, A, B, C로 도시한다. 어떤 막 두 께에 있어서도 열산화막과 완전히 동등한 절연 파괴 전계 강도로 되어 있다.
도 13은 기판측으로부터 1 A/cm2의 스트레스 전류를 흘렸을 때의 실리콘 산화막이 파괴에 이르기까지의 전하량 QBD(Charge-to-Breakdown)를 Kr/O2 고밀도 플라즈마 산화, 800 ℃의 습식 산화 및 900 ℃의 건식 산화에 대하여 도시한다. 막 두께는 5.0 nm이다. 400 ℃의 Kr/O2 고밀도 플라즈마에 의해 성장한 실리콘 산화막은 800 ℃의 습식 산화 및 900 ℃의 건식 산화보다 큰 QBD값을 도시한다.
전술한 여러 가지 특성은 400 ℃라는 저온에서 산화하고 있음에도 불구하고, Kr/O2 고밀도 플라즈마에 의해 성장한 산화막은 종래의 고온 열산화막보다 우수한 특성을 나타내고 있다. 이것은 산화막 중에 Kr이 함유됨으로써 막 안이나 Si/SiO2 계면에서의 스트레스가 완화되고, 막 안의 전하나 계면 단위 밀도가 저감되어 실리콘 산화막의 전기적 특성이 대폭 개선되기 때문이라고 생각된다. 특히, 도 4에 도시된 바와 같이, 표면 밀도에 있어서 5×1011cm-2 이하의 Kr을 포함하는 것이 실리콘 산화막의 전기적 특성의 개선에 기여하고 있다고 생각된다. 특히, 역시 도 4에 도시된 바와 같이 표면 밀도에 있어서 2×1011cm-2 정도의 Kr을 포함하는 것도 전기적 특성의 개선에 적절히 기여하고 있음을 알 수 있다.
도 14는 단결정 실리콘 기판 상에 형성한 MOS 트랜지스터의 서브 임계 특성을 도시하고, 게이트 절연막으로서 도 1의 장치를 이용하여 Kr/O2 고밀도 플라즈마에 의해 형성한 게이트 산화막과 종래의 900 ℃ 정도의 열산화에 의해서 형성된 게이트 산화막을 이용했을 때의 특성을 도시하고 있다. 도 1의 장치를 이용하여 형성한 게이트 산화막의 MOS 트랜지스터의 서브 임계 특성(도면 중 ○ 표)은 열산화에 의한 게이트 절연막의 서브 임계 특성(도면 중 ● 표)과 거의 동등한 특성을 나타내고 있다.
도 15는 MOSFET의 드레인 전류와 드레인 전압의 관계이다. 도면 중 ○ 표는 Kr/O2 플라즈마 산화막을 게이트 절연막으로서 이용한 경우이며, 도면 중 ● 표는 열산화막을 게이트 절연막으로서 이용한 경우이다. 산화막 두께는 10 nm이다. 양자는 완전히 동일한 특성을 나타내고 있다.
저온 형성 게이트 절연막을 이용하여 충분히 고품질인 반도체 장치 형성이 가능한 것이 실증되었다.
본 발명의 산화막을 실현하기 위해서, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용해도 상관 없다. 예컨대, 마이크로파에 의해 플라즈마를 여기하기 위한 Kr 가스를 방출하는 제1 가스 방출 수단과, 산소 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
실시예 2
도 16A, 도 16B(도 16A의 파선으로 도시하는 원 내의 확대도)에 얇은 트랜치 분리의 개념도를 도시한다. 이 얇은 트랜치 분리는 실리콘 기판(1603) 표면을 플라즈마에 의해 에칭하고, 에칭의 후의 실리콘 기판 표면에 CVD법에 의해 형성된 실리콘 산화막(1602)을 박막 형성하며, 또한, 형성된 실리콘 산화막을 CMP법을 이용하여 연마함으로써 형성된다. 연마 후에 실리콘 기판을 800∼900 ℃의 산화성의 분위 기에 노출함으로써 희생 산화를 행하고, 희생 산화에 의해 형성된 실리콘 산화막을 불화 수소산을 포함한 실리콘 표면을 얻는다. 그 후, 기판 표면을 RCA 세정을 이용하여 세정하고 게이트 절연막(1601)을 형성한다. 게이트 절연막 박막 형성 공정에 종래의 열산화법을 이용한 경우, 형성 조건(건식 산화, 습식 산화 또는 형성 온도)에 상관없이 도 17A에 도시한 바와 같이 얇은 트랜치 분리의 엣지부에서 게이트 절연막(1071')의 박막화가 확인되었다. 또한, 1702, 1703은 실리콘 산화막(1602), 실리콘 기판(1603)과 마찬가지이다.
이에 대하여, 도 17B에 도시한 바와 같이, 본 발명의 Kr/O2 고밀도 플라즈마를 이용한 산화에 의해 게이트 절연막(1071)을 형성한 경우는, 얇은 트랜치 분리의 엣지부에서 게이트 절연막(1071)의 박막화가 발생하지 않는다.
도 18은 얇은 트랜치 분리 구조를 갖는 MOS 커패시터의 게이트 산화막을 800 ℃ 습식 산화로 형성한 경우와, Kr/O2 고밀도 플라즈마를 이용한 산화에 의해 실리콘 산화막을 형성한 경우의 QBD 특성을 도시한 것이다. 스트레스는 기판측으로부터 1 A/cm2의 저전류로 전하를 실리콘 산화막을 향하여 주입하였다. 800 ℃ 습식 산화로 형성한 실리콘 산화막의 QBD는 얇은 트랜치 분리 엣지부에서의 박막화에 기인하여 저QBD측에 넓은 분포를 가지고, 장치의 신뢰성이 좋지 않은 것이 확인되었다. 그러나, Kr/O2 고밀도 플라즈마를 이용한 산화에 의해 형성된 실리콘 산화막의 QBD 특성은 매우 균일하다. 이것은 얇은 트랜치 분리 엣지부에서의 실리콘 산화막 두께의 박막화를 일으키지 않기 때문이다. 본 발명의 실리콘 산화막의 형성기술을 이용함으로써 장치의 신뢰성이 대폭 개선되었다.
도 19에 얇은 트랜치 분리의 테이퍼 각과, 실리콘 산화막의 박막화율의 관계를 도시한다. 열산화법으로 박막 형성한 실리콘 산화막은 테이퍼 각이 커짐에 따라서 얇은 트랜치 분리 엣지부에서의 박막화가 심하게 되고, 장치의 신뢰성확보를 위해 테이퍼 각을 75도 이하로 하는 일은 곤란하였다. 본 발명의 Kr/O2 고밀도 플라즈마를 이용한 산화에 의해 실리콘 산화막을 형성한 경우는, 테이퍼각이 75도 이상으로 커져도 얇은 트랜치 분리 엣지부에서도 실리콘 산화막의 균일성은 30% 이하로 억제된다. 얇은 트랜치 분리의 테이퍼 각을 올려도 신뢰성의 확보가 가능하기 때문에, 소자 분리 영역의 면적이 감소하기 때문에, 반도체 소자의 집적도 향상이 한층 더 가능해진다.
실시예 3
도 1의 장치를 이용한 Kr/O2 마이크로파 여기 고밀도 플라즈마에 의한 게이트 산화는 종래와 같은 고온 공정을 이용할 수 없는 금속 기판 SOI 웨이퍼 상의 집적 장치 제작에 최적이다.
도 20은 금속 기판 SOI 상에 제작된 MOS 트랜지스터의 단면도이다. 2001은 n++, p++ 저저항 반도체, 2002는 NiSi 등의 실리사이드층, 2003은 TaN, TiN 등의 도전성 질화물층, 2004는 Cu 등의 금속층, 2005는 TaN, TiN 등의 도전성 질화물층, 2006은 n++, p++ 저저항 반도체층, 2007은 AlN, Si3N4 등의 질화물 절연막, 2008은 SiO2막, 2009는 SiO2, BPSG 혹은 이들을 조합시킨 절연막층, 2010은 n++ 드레인 영역, 2011은 n++ 소스 영역, 2012는 p++ 드레인 영역, 2013은 p++ 소스 영역, 2014, 2015는 고저항 반도체층, 2016은 본 발명의 Kr/O2 마이크로파 여기 고밀도 플라즈마에 의해 형성된 SiO2막, 2017, 2018은 Ta, Ti, TaN/Ta, TiN/L, 등으로 형성되는 nMOS의 게이트 전극 및 pMOS의 게이트 전극, 2019는 nMOS 소스 전극, 2020은 nMOS 및 pMOS의 드레인 전극이다. 2021은 pMOS의 소스 전극이다. 2022는 기판 표면 전극이다. TaN이나 TiN으로 보호된 Cu 층을 포함하는 기판에서는 Cu의 확산을 억제하기 위해서 열처리 온도는 700 ℃ 이하가 아니면 안 된다. n++, p++ 소스·드레인 영역은 As+, AsF2 +, BF2 + 이온 주입 후 550 ℃의 열처리로 형성한다.
지금까지 700 ℃ 이하에서 고품질의 산화막을 형성하는 기술이 존재하지 않았지만, 본 발명의 Kr/02 마이크로파 여기 고밀도 플라즈마 산화에 의해 처음으로 도 20에 도시하는 금속 기판 S0IMOSLSI가 작성 가능해진 것이다.
도 21은 S0I 장치의 개념도이다. 여기서, 2101은 실리콘 기판, 2102는 SiO2층, 2103은 Kr/O2 고밀도 플라즈마를 이용하여 형성한 실리콘 산화막, 2104는 SiO2, BPSG 혹은 이들을 조합시킨 절연막층, 2105는 n++ 소스 영역, 2106은 nMOS 소스 전극, 2107은 본 발명의 Kr/O2 고밀도 플라즈마를 이용하여 형성한 SiO2막, 2108은 nMOS의 게이트 전극, 2109는 드레인 전극, 2110은 n++ 드레인 영역, 2111은 p++ 드레인 영역, 2112는 nMOS 및 pMOS의 드레인 전극, 2113은 pMOS 게이트 전극, 2114는 pMOS 소스 전극, 2115는 p++ 소스 영역, 2116은 n 타입 실리콘층, 2117은 p 타입 실리콘층이다.
이 장치 구조를 이용하여 게이트 절연막에 열산화막을 이용한 경우와 Kr/O2 고밀도 플라즈마를 이용한 산화로 게이트 절연막을 형성한 경우의 트랜지스터의 서브 임계 특성을 도 22에 도시한다. 게이트 절연막을 열산화에 의해 형성한 경우, 서브 임계 특성에는 실리콘 산화막의 커버리지가 나쁜 것에 의한 결함(kink)이 관찰되지만, 게이트 절연막을 Kr/O2 고밀도 플라즈마를 이용한 산화로 형성한 경우에는 서브 임계 특성에 결함이 관찰되는 일은 없었다. 메사형 분리 구조를 이용하더라도, Kr/O2 고밀도 플라즈마를 이용한 산화에 의해 게이트 절연막을 형성하는 것으로 대폭 신뢰성 향상 가능하다.
실시예 4
도 23은 유리 기판이나 플라스틱 기판 등의 직사각형 기판에 대하여 산화를 행하기 위한 장치의 일례를 도시하는 개념도이다. 진공 용기(처리실: 2307)를 감압 상태로 하고, 샤워 플레이트(2301)로부터 Kr/O2 혼합 가스를 도입하며, 나사 홈 펌프(2302)에 의해서 배기하여, 예컨대 처리실 내의 압력을 1 Torr로 설정한다. 유리 기판(2303)을 가열 기구를 갖는 시료대(2304)에 놓고, 예컨대 유리 기판의 온도가 300 ℃가 되도록 설정한다. 사각형 도파관(2305)의 슬릿으로부터 유전체판(2306)을 통해서 처리실 내에 마이크로파를 공급하고, 처리실 내에 고밀도의 플라즈마를 생성한다. 샤워 플레이트(2301)는 도파관으로부터 방사된 마이크로파가 좌우에 표면파로서 보급하는 도파로의 역할도 겸하고 있다.
도 24는 종래의 역스태거 구조의 TFT 장치 구조와 개량형 TFT 장치 구조를 도시한다. 여기서, 2401은 유리 기판 또는 플라스틱 기판, 2402는 게이트 전극(Ti/Al/Ti), 2403은 게이트 절연막(Si3N4), 2404는 채널부(비도핑 비정질 실리콘), 2405는 소스(n+ 비정질 실리콘), 2406은 소스 전극(Ti/Al/Ti), 2407은 드레인(n+ 비정질 실리콘), 2408은 드레인 전극(Ti/Al/Ti), 2409는 층간 절연막(Si3N4), 2410은 화소 전극(ITO), 2411은 소스·드레인 절연용 실리콘 산화막, 2412는 게이트 전극(TaN/Cu), 2413은 이면 투명 전극(ITO)이다.
개량형 TFT 장치 구조의 유리 기판의 이면에는 IT0막(2413)을 박막 형성하고, 정전 척에 의해 기판과 박막 형성 장치의 유전 분극 작용(susceptibility)의 밀착성을 향상시켜 프로세스의 신뢰성·균일성의 향상, 특히 정전기에 의한 장치 파괴, 장치 특성의 열화를 방지한다. 게이트 절연막(2403)은 종래와 동일하게 실리콘 질화막을 이용하지만, 절연 내압을 대폭 향상하는 것에 성공했기 때문에, 종래 400 nm 정도를 필요로 한 실리콘 질화막의 막 두께를 100∼200 nm 정도까지 박막화하고 있다. 실리콘질화막을 절반으로 박막화함으로써 TFT 장치의 전류 구동 능력을 거의 2배로 개선하는 것이 가능해진다.
개량형 TFT 장치 구조에서는 소스(2405)·드레인(2407) 사이의 n+ 비정질 실리콘층을 RIE로 에칭하는 것은 아니고, n+ 비정질 실리콘층을 도 23의 장치를 이용하여 직접 산화하여 절연하기 때문에, 채널이 되는 비도핑 비정질 실리콘층(2404)을 고에너지의 이온 조사에 노출하는 일이 없다. 이 때문에, 채널이 되는 비도핑 비정질 실리콘층(2404)은 150 nm에서 30 nm 정도까지 박막화가 가능하다. 채널이 되는 비도핑 비정질 실리콘층(2404)의 막 두께가 1/5이 되면, 공간 전하층의 저항이 1/25 정도가 되기 때문에 TFT 장치의 전류 구동 능력은 20-30배가 된다. 비도핑 비정질 실리콘층(2404) 두께를 1/5 정도 이하로 감소한 것이 백 라이트에 의한 전자·홀 쌍의 생성량도 1/5 정도 이하로 감소할 수 있고, LCD 표시부의 휘도의 동적 범위를 1 자릿수 가까이 개선할 수 있다.
도 25는 TFT 장치의 게이트 전압과 드레인 전류의 관계를 도시하고 있다. 종래형 TFT 장치에 비교하여 개량형 TFT 장치의 드레인 전류는 대폭 증가하고, 특성이 대폭 개선되어 있는 것을 나타내고 있다. 동시에 역방향 바이어스시의 누설 전류도 감소한다. 이것은 비도핑 비정질 실리콘과 SiO2층의 계면 특성의 향상에 의한 것이다.
실시예 5
도 26에 LCD 등의 표시체의 주변 회로용으로 제작된 폴리실리콘 TFT의 단면 구조를 도시한다. 2601은 유리 기판이나 플라스틱 기판, 2602는 Si3N4막, 2603은 폴리실리콘 pMOS의 채널층, 2605, 2606은 각각 폴리실리콘의 nMOS의 소스 영역·드레 인 영역, 2607, 2608은 각각 PMOS의 소스 영역·드레인 영역이다. 2609는 본 발명의 SiO2층이며, 평탄부·엣지부 모두 균일한 막 두께의 실리콘 산화막이 폴리실리콘 상에 형성된다. 2610은 폴리실리콘 nMOS의 게이트 전극, 2611은 폴리실리콘 pMOS의 게이트 전극, 2612는 SiO2, BSG, BPSG 등의 절연막, 2613, 2614는 폴리실리콘 nMOS의 소스 전극, 드레인 전극(동시에 폴리실리콘 pMOS의 드레인 전극), 2615는 폴리실리콘 pMOS의 소스 전극, 2616은 표면 ITO 등의 투명 전극이다.
또한, 도 27에 도시한 바와 같은, LCD 등의 표시체의 주변 회로용으로 제작된 폴리실리콘 TFT에도 본 발명은 적응된다. 2701은 유리 기판이나 플라스틱 기판, 2702는 Si3N4막, 2703은 폴리실리콘 PMOS의 채널층, 2705, 2706은 각각 폴리실리콘의 nMOS의 소스 영역·드레인 영역, 2707, 2708은 각각 pMOS의 소스 영역·드레인 영역이다. 2709는 본 발명의 SiO2층이며, 트랜지스터 사이의 소자 분리 영역의 각에 있어서도 산화막은 얇아지지 않고 평탄부·엣지부 모두 균일한 막 두께의 실리콘 산화막이 폴리실리콘 상에 형성된다. 따라서, 장치의 전기적 특성·신뢰성은 각별히 향상되었다. 2710은 폴리실리콘 nMOS의 게이트 전극, 2711은 폴리실리콘 pMOS의 게이트 전극, 2712는 SiO2, BSG, BPSG 등의 절연막, 2713, 2714는 폴리실리콘 nMOS의 소스 전극, 드레인 전극(동시에 폴리실리콘 pMOS의 드레인 전극), 2715는 폴리실리콘 pMOS의 소스 전극, 2716은 표면 IT0 등의 투명 전극이다.
도 28에는 LCD 등의 표시체의 주변 회로용으로 제작된 폴리실리콘 TFT의 다 른 단면 구조를 도시한다. 여기서, 2801은 폴리실리콘 전극, 2802는 본 발명의 SiO2층, 2803은 폴리실리콘층, 2804는 SiO2, BSG, BPSG 등의 절연막, 2805는 Si3N 4막, 2806은 유리 기판이나 플라스틱 기판, 2807은 표면 IT0 등의 투명 전극이다.
이 구조는 Si3N4막(2805)의 위에 폴리실리콘층(2803)을 형성하고, 폴리실리콘층(2803)을 에칭한 후에 Kr을 이용한 플라즈마 산화에 의해 게이트 절연막이 되는 SiO2층(2802)을 형성하며, 또한, 게이트 전극이 되는 폴리실리콘 전극(2801)을 형성했다.
도 23에 도시하는 장치에 다시 2단 샤워 플레이트를 도입했다, 2단 샤워 플레이트 마이크로파 여기 고밀도 플라즈마 장치를 이용하여 Ar, Kr, Xe라는 불활성 가스를 첫째 단의 샤워 플레이트로부터 공급하고, SiH4 등의 재료 가스를 둘째 단 의 샤워 플레이트로부터 공급하면, 형성되는 폴리실리콘의 전자 이동도는 300 ℃ 정도의 기판 온도에서 200∼400 cm2/Vsec가 된다. 채널 길이 1.5∼2.0 μm 정도로 하면, 충분히 100 MHz를 넘는 고속의 신호 처리가 가능해진다. LCD 등의 표시부의 구동에 필요한 주변 회로는 거의 작성 가능해진다.
본 발명에 따르면 1000 ℃ 정도의 고온에서 박막 형성한 종래의 열산화막보다도 우수한 고품질 실리콘 산화막을 기판 온도 200∼500 ℃의 저온에서 실현하는 것이 가능해진다.
또한, 실리콘 산화막 소자 분리 측벽부의 각에 가까운 부분의 실리콘 산화막의 막 두께가 평탄한 실리콘 표면부의 막 두께와 거의 동등하게 됨으로써, 산화막의 누설 전류나 내압 등의 특성이 양호하게 되고, 소자의 신뢰성 향상, MOS 트랜지스터의 구동 능력 향상을 실현할 수 있다.
또한, 실리콘 기판에 형성되는 소자 분리 영역의 오목 부분의 측벽부의 실리콘 표면에 대한 각도를 70도 이상에서 90도의 각도로 해도, 측벽부의 각의 실리콘 산화막의 박막화가 발생하지 않고, 좁은 소자 분리 영역을 형성하는 것이 가능해지며, 트랜지스터 등의 소자를 형성하는 유효한 영역의 비율이 증가하여 고밀도 집적화를 실현할 수 있다.
또한, 절연막 상에 형성되는 SOI(실리콘·온·절연체) 트랜지스터나 폴리실리콘 트랜지스터의 집적 소자의 소자 분리 구조에 있어서도, 소자 분리 측벽부에 양질인 산화막을 형성할 수 있고, 기생 트랜지스터 소자를 존재시키는 일없이 트랜지스터의 전기적 특성을 양호하게 할 수 있다. 본 발명의 실리콘 산화막 형성 방법을 이용함으로써, 기판 온도 200∼500 ℃라는 저온에서 박막 형성했음에도 불구하고 매우 고품질인 실리콘 산화막이 박막 형성 가능하다. 이로부터, 종래 불가능하던 금속 기판 SOILSI, 유리 기판이나 플라스틱 기판 상의 고성능 비정질 실리콘 TFT나 폴리실리콘 TFT의 제조가 가능해지고 그 효과는 크다.

Claims (14)

  1. 실리콘을 기판으로 하는 트랜지스터를 여러 개 포함하는 반도체 장치에 있어서,
    상기 실리콘의 표면에 플라즈마 처리에 의하여 형성된 실리콘 산화막의 적어도 일부가 Kr을 함유하며, 상기 실리콘 산화막 중의 Kr 함유량은 표면 밀도에 있어서 5×1011 cm-2 이하인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 트랜지스터 사이의 상기 기판 표면의 일부에 오목 형상의 홈이 형성되고 상기 홈 내의 일부에 유전체가 형성되어 있으며,
    상기 홈의 상기 기판 표면의 각에 상기 실리콘 산화막이 형성되어 있고, 상기 실리콘 산화막의 적어도 일부가 Kr을 함유하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 홈 내의 측벽의 일부와 상기 기판 표면이 이루는 각도가 적어도 75도를 넘도록 상기 측벽 부분이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 기판의 상기 홈 이외의 표면 중 적어도 일부 및 상기 홈내에 표면의 적어도 일부에 형성되는 상기 실리콘 산화막의 두께의 차가 30% 이내 인 것을 특징으로 하는 반도체 장치.
  5. 절연막 상에 표면의 일부에 오목 형상의 홈이 형성된 반도체막 또는 섬 모양의 반도체막이 설치된 반도체 장치에 있어서,
    상기 홈의 형성된 반도체막의 각 또는 상기 섬 모양의 반도체막의 각에, 산소를 함유하는 가스와 Kr 가스를 주체로 하는 분위기에서 플라즈마 여기에 의해 실리콘 산화막이 형성되고, 상기 실리콘 산화막의 적어도 일부는 Kr을 함유하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 실리콘 산화막 중에 함유되는 Kr의 함유량이 상기 실리콘 산화막 표면으로부터 실리콘/실리콘 산화막 계면을 향하여 감소하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 실리콘 산화막 중의 Kr 함유량은 표면 밀도에 있어서 2×1011 cm-2 인 것을 특징으로 하는 반도체 장치.
  8. 처리실 안에 산소를 포함하는 가스와 Kr 가스를 주성분으로 하는 혼합 가스를 도입하고, 마이크로파에 의해 플라즈마를 여기하여 처리실 내에 적재된 실리콘 기판 표면을 직접 산화함으로써 상기 실리콘 기판 표면에 실리콘 산화막을 형성하는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  9. 제8항에 있어서. 상기 실리콘 산화막이 트랜지스터의 게이트 절연막인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  10. 제8항에 있어서, 상기 혼합 가스 중의 산소 분압은 2∼4%이며, 상기 처리실 내의 압력은 800 mTorr(106 Pa)∼1.2 Torr(160 Pa)인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  11. 제8항에 있어서. 상기 플라즈마는 900 MHz∼10 GHz의 주파수의 마이크로파를 이용하여 여기한 플라즈마인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  12. 실리콘 기판이 적재되는 처리실과,
    상기 처리실 내에 마이크로파를 공급하는 도파관과
    산소를 포함하는 가스와 Kr 가스를 주성분으로 하는 혼합가스를 상기 처리실에 도입하는 샤워 플레이트를 구비하고,
    상기 처리실 내에 산소를 포함하는 가스와 Kr 가스를 주성분으로 하는 혼합 가스를 도입하고 마이크로파에 의해 플라즈마를 여기하여 상기 실리콘 기판 표면을 직접 산화함으로써 상기 실리콘 기판 표면에 실리콘 산화막을 형성하는 것을 특징으로 하는 실리콘 산화막의 형성 장치.
  13. 고불순물 농도 영역으로 이루어지는 소스 영역 및 드레인 영역을 갖는 트랜지스터를 여러 개 포함하는 반도체 장치에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이의 적어도 일부가 Kr을 함유하는, 플라즈마 처리에 의해 형성된 실리콘 산화막이며, 상기 실리콘 산화막 중의 Kr 함유량은 표면 밀도에 있어서 5×1011 cm-2 이하인 것을 특징으로 하는 반도체 장치.
  14. 산소를 함유하는 가스와 Kr 가스를 주체로 하는 분위기에서 플라즈마 여기에 의해 형성되는 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
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