KR19980068811A - 반도체장치의 제조공정에서 게이트 산화막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조공정에서 게이트 산화막 형성방법에 관해 개시한다. 본 발명에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법에서는 게이트 산화막을 형성하고 게이트 도전층을 형성한 후 알곤(Ar)가스등과 같은 불활성 가스를 이온주입한다. 이렇게 주입된 불활성 가스 이온은 그레인 경계(grain boundary)부분을 메꾸어 이후 텅스텐 실리사이드층에 함유된 불소(F)이온이 후속 열처리 공정에서 게이트 산화막까지 확산되는 것을 억제하게 된다. 이 때, 두꺼운 게이트 산화막이 필요한 반도체기판의 제2 영역은 감광막 패턴으로 커버링하여 상기 불활성 가스의 이온주입을 막으면, 후속 열처리 공정에서 상기 제2 영역에서는 불소(F) 이온의 상기 게이트 산화막으로의 확산이 일어나서 게이트 산화막의 두께를 두껍게 성장시킬 수 있다. 이렇게 하여 게이트 산화막의 두께가 서로 다른 게이트 전극을 형성할 수 있다.

이와 같이 본 발명에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 종래에 비해 게이트 산화막의 이원화공정이 단순할 뿐만 아니라 식각공정이 포함되지 않으므로 식각에 의한 게이트 산화막의 특성저하를 방지할 수 있다.

Description

반도체장치의 제조공정에서 게이트 산화막 형성방법

본 발명은 반도체장치의 제조공정에서 게이트 산화막 형성방법에 관한 것으로서, 특히 게이트 산화막의 두께를 이원화 하는 방법에 관한 것이다.

게이트 산화막은 통상적으로 실리콘 웨이퍼를 산화시켜서 형성한다. 실리콘을 고온의 산화 분위기 중에 노출시키면 그 표면에는 균일한 실리콘 산화막(SiO₂)이 형성된다. 이 산화막은 실리콘 디바이스에서는 가장 유용한 박막 재료로서 이용되고 있다. 그 이유는 이 박막이 물성적으로 대단히 안정해서 어떠한 산화방식으로 형성하더라도 거의 동일한 성질을 나타내고, 또한, 디바이스를 가공하는 과정에서 사용될 뿐만 아니라 디바이스 자체를 구성하는 재료로도 되어 있기 때문이다.

이 산화막은 선택확산을 위한 마스크로서 사용하는 이른바 플레이너 기술에의 응용에서 시작되어 현재에 이르고 있고, 물성 그 자체 및 실리콘과의 계면 특성이나 그 변화가 디바이스의 특성에 현저한 영향을 미친다. 산화막은 게이트 절연막으로서 뿐만 아니라 선택확산 마스크나 표면 부동태화를 위한 패시베이션이나 커패시터용 절연막, 실리콘 기판내의 불순물 농도 제어용이나 불휘발성 메모리용 초박 산화막으로 사용된다. 산화막이 이와 같은 넓은 응용범위를 갖는 것은 산화막이 매우 우수한 고순도의 절연막이기 때문이지만, 반도체장치의 고 집적화에 따라 가일층 고순도화, 고 품질화, 고 정밀도화가 계속 요구되고 있다. 특히, Si-SiO₂계면 특성의 안정화 기술은 현재의 고밀도 메모리등을 중심으로 하는 MOSLSI(Metal Oxide Semiconductor Large Scale IC)의 진보의 기초로 되어 있다.

반도체장치의 고집적화에 따라 평면적인 패턴의 축소와 함께 세로 방향의 디멘션도 축소되어 게이트 산화막은 사용되는 디바이스에 따라 2∼300Å정도의 것이 필요하게 되었다. 또한, 터널 효과에 따른 전하의 주입현상을 이용하는 불휘발성 메모리 소자에는 컨트롤된 수십Å의 산화막을 필요로 하는 등, 더욱 높은 정밀도가 요구되고 있다.

반도체장치의 고집적화에 따른 게이트산화막의 박막화는 트랜지스터의 구동전력을 저 전력화할 수 있는 잇점이 있다.

한편, 반도체장치에는 다양한 기능을 갖는 다수의 반도체소자들이 형성되어 있는 데, 각 반도체소자들은 동일한 방식으로 동작되더라도 갖자가 맡은 기능에 따라 서로 다른 치수를 갖도록 구성된다. 이러한 예는 반도체장치를 구성하는 기본소자의 하나인 트랜지스터에서 찾아볼 수 있다. 반도체장치에 사용되는 트랜지스터의 경우 용도에 따라 차별화시킬 필요가 있는 데, 차별화는 게이트 산화막의 두께로 이루어질 수 있다.

셀을 이루는 트랜지스터의 경우에는 저 전력화하는 것이 바람직하므로 상기한 바와 같이 게이트 산화막을 가능한 눅게 형성하여야 하나, 큰 전압에 노출될 가능성이 있는 패드 부분의 트랜지스터는 전압에 대한 내성이 있어야 하므로 다른 트랜지스터와는 달리 게이트 산화막의 두께를 두껍게 형성하여야 한다. 이와 같이 용도에 따라 트랜지스터를 차별화하는 것은 반도체장치의 성능을 향상시킬 수 있기 때문인데, 예를 들면, 통상 6개의 트랜지스터로 구성되는 SRAM(Static Random Access Memory) 셀의 경우 패스(pass) 트랜지스터와 풀 다운(pull down) 트랜지스터의 게이트 산화막의 두께를 차별화하여 트랜지스터의 특성을 차별화한다. 이에 따라 저 전력 마진(low Vcc margin)을 확보하면서 데이터 보유(retention)특성을 향상시킬 수 있다.

이러한 필요성에 의해서 게이트 산화막의 두께를 선별적으로 차별화시키기 위한 다양한 방법이 제시되고 있는 데, 그중의 일예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 4는 종래 기술에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들이다.

도 1 내지 도 4에서 각 도는 (a)도와 (b)도로 구분되어 있는 데, (a)도는 게이트 산화막을 얇게 형성하는 부분이고, (b)도는 게이트 산화막을 두껍게 형성하는 부분을 도시한 것이다.

먼저, 도 1을 참조하면, 도 1은 게이트 산화막의 두께를 차별화시킬 영역을 구분하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 실리콘 기판(10)에 소정 간격으로 필드산화막(12)을 형성한다. 이어서 필드산화막(12)이 형성되어 있는 기판(10)의 전면을 산소분위기에서 열 산화시켜 제1 게이트 산화막(14)을 형성한다. 이어서 제1 게이트 산화막(14)의 전면에 감광막(도시하지 않음)을 도포한 다음 패터닝하여 게이트 산화막을 두껍게 형성하고자 하는 영역을 커버링하는 감광막 패턴(16)을 형성한다.

계속해서 도 2를 참조하면, 감광막 패턴(16)을 식각마스크로 사용하여 게이트 산화막의 전면을 이방성식각한다. 이결과 게이트 산화막을 얇게 형성하고자 하는 영역에 형성되어 있는 노출된 게이트 산화막이 제거된다. 이후 감광막 패턴(16)을 제거하면, 게이트 산화막을 두껍게 형성하고자 하는 영역에만 제1 게이트 게이트 산화막(14)이 남게 된다.

도 3을 참조하면, 도 3는 제2 게이트 산화막(18)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 2의 결과물을 다시 산소분위기하에서 열 산화시킨다. 이 결과, (a)도에서는 기판(10) 상에 제2 게이트 산화막(18)이 형성되고 (b)도에서는 기판(10) 상에 형성되어 있는 제1 게이트 산화막(14) 상에 제2 게이트 산화막이 추가로 형성되어 (a)도의 제2 게이트 산화막(18) 보다 두꺼운 제3 게이트 산화막(14a)이 형성된다. 이렇게 하여 기판(10)의 두 영역에 서로 다른 두께를 갖는 게이트 산화막이 형성된다. 이후 각 영역별로 제2 게이트 산화막(18)과 제3 게이트 산화막(14a) 상에 게이트 도전층(미도시)과 실리사이드층(미도시)을 순차적으로 형성한 다음 패터닝하면, 도 4에 도시된 바와 같이 기판(10)의 소정의 영역상에 도전층 패턴(20)과 실리사이드층 패턴(22)으로 이루어지는 게이트 적층물(24)이 형성된다. 이어서 결과물의 전면에 도전성 불순물을 이온주입하여 게이트 적층물(24)과 필드 산화막(12) 사이의 기판(10)에 소정의 깊이를 갖는 불순물층을 형성한다. 이후, 게이트 적층물(24)의 측면에 스페이서(26)를 형성한 다음 다시 결과물 전면에 기 주입된 도전성 불순물과 동일한 불순물을 이온주입하되, 더 깊게 주입하여 LDD(Lightly Doped Drain)구조의 불순물층(27)을 형성하여 게이트 산화막이 제2 게이트 산화막(18)과 제3 게이트 산화막(14a)으로 그 두께가 차별화된 트랜지스터가 형성된다. 이어서 트랜지스터가 형성된 기판(10)의 전면에 층간절연막(28)을 형성한 다음 통상적인 방법으로 후속 공정을 진행한다.

이와 같은 종래 기술에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 게이트 산화막의 두께를 차별화하기 위해, 게이트 산화막을 두 단계로 성장시키는 방법을 이용한다. 따라서 게이트 산화막 사이의 불순물 함량이 증가될 수 있으므로 게이트 산화막의 신뢰성면에서 안정적인 특성 관리가 어려운 점이 있다. 또한, 게이트 산화막 식각시 절연을 위한 필드산화막도 함께 식각되므로 (a)부분과 (b)부분에 형성되어 있는 필드산화막의 두께 및 셀 활성영역이 서로 달라지게 되는 단점이 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 불필요한 불순물이 개재되지 않고 서로 다른 게이트 산화막 두께를 갖는 영역간에 활성영역이나 필드산화막의 변동을 유발시키지 않는 반도체장치의 제조공정에서 게이트 산화막 형성방법을 제공함에 있다.

도 1 내지 도 4는 종래 기술에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들이다.

도 5 내지 도 9는 본 발명의 제1 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들이다.

도 10 내지 도 13은 본 발명의 제2 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들이다.

도 14 내지 도 17은 본 발명의 제3 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들이다.

도면의 주요부분에 대한 부호설명

40:반도체기판 42:필드산화막

44:제1 게이트 산화막

46:게이트 도전층 48:장벽층(barrier layer)

50:실리사이드층

52a, 52b:제1 및 제2 게이트 적층물

54:게이트 스페이서 58 층간절연막

60:제2 게이트 산화막 패턴

상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법에서는 (a) 반도체기판에 소정간격 이격되도록 필드산화막을 형성한다. (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성한다. (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성한다. (d) 상기 반도체기판을 제1 영역과 제2 영역으로 구분한다. (e) 상기 제1 영역의 상기 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형성한다. (f) 상기 게이트 도전층 상에 실리사이드층을 형성한다. (g) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성한다. (h) 상기 게이트 적층물의 측면에 스페이서를 형성한다. (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성한다. (j) 상기 제2 영역에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성한다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 (a) 반도체기판에 소정간격 이격되도록 필드산화막을 형성한다. (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성한다. (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성한다. (d) 상기 게이트 도전층 상에 실리사이드층을 형성한다. (e) 상기 반도체기판을 제1 영역과 제2 영역으로 구분한다. (f) 상기 제1 영역의 상기 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형성한다. (g) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성한다. (h) 상기 게이트 적층물의 측면에 스페이서를 형성한다. (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성한다. (j) 상기 제2 영역에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성한다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 제3 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 (a) 반도체기판에 소정간격 이격되도록 필드산화막을 형성한다. (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성한다. (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성한다. (d) 상기 게이트 도전층 상에 실리사이드층을 형성한다. (e) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성한다. (f) 상기 반도체기판을 제1 영역과 제2 영역으로 구분한다. (g) 상기 제1 영역의 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형성한다. (h) 상기 게이트 적층물의 측면에 스페이서를 형성한다. (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성한다. (j) 상기 제2 영역에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 제1 게이트 산화막은 50Å∼300Å의 두께로 형성한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 게이트 도전층은 도핑된 폴리실리콘층으로 형성하는 데, 500Å∼3,000Å정도의 두께로 형성한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 확산 장벽층은 상기 제1 영역에 불활성가스를 이온주입하여 형성되는 불순물층으로 형성한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 불활성가스로는 헬륨(He)

가스, 베릴륨(Be)가스, 알곤(Ar)가스 및 크립톤(Kr)가스로 이루어진 일군중 선택된 어느 한 가스를 사용한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 실리사이드층은 텅스텐 실리사이드층으로 형성한다. 이때, 상기 텅스텐 실리사이드층은 500Å∼3,000Å정도의 두께로 형성한다.

본 발명의 제1 내지 제3 실시예에 따르면, 상기 제2 게이트 산화막은 상기 (i)단계이후 결과물의 전면에 층간절연막이 형성된 결과물을 소정의 시간동안 열처리하여 형성한다.

본 발명에 의한 반도체장치의 제조공정에서의 게이트 산화막 형성방법에서는 게이트 산화막을 얇게 형성하고자 하는 영역에만 불활성가스를 이온주입하여 게이트 산화막과 게이트 도전층 사이에 확산장벽층을 형성함으로써 후속 열처리 공정에서 불소(F)이온이 게이트 산화막으로 확산되는 것을 방지한다. 이러한 공정은 게이트 산화막이 외부에 노출됨이 없이 한 단계공정으로 진행되므로 공정이 단순해지고 게이트 산화막을 형성하는 과정에서 불순물이 개재되지 않으므로 게이트 산화막의 특성저하도 막을 수 있다.

이하, 본 발명의 실시예에 의한 반도체장치의 제조공정에서의 게이트 산화막 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

먼저, 본 발명의 제1 실시예에 의한 반도체장치의 제조공정에서의 게이트 산화막 형성방법을 도 5 내지 도 9를 참조하여 설명한다.

도 5 내지 도 9에서 각 도는 (a)도와 (b)도로 구분되어 있는 데, (a)도는 게이트 산화막을 얇게 형성하는 부분이고, (b)도는 게이트 산화막을 두껍게 형성하는 부분을 도시한 것이다.

게이트 폴리 위에 형성되는 텅스텐 실리사이드(WSi)층은 6불화 텅스텐(WF₆)가스와 실란(SiH₄)가스를 이용하여 화학 기상 증착(Chemical Vapor Deposition)방식으로 형성되는 데, 이때, 상기 텅스텐 실리사이드층에 함유된 불소(F)는 후속 열처리 공정에서 게이트 산화막까지 확산된다. 게이트 산화막까지 확산된 불소는 실리콘 산화막(SiO₂)의 실리콘(Si)-산소(O)결합을 끊고, 실리콘(Si)-불소(F)결합을 형성하게 된다. 이 과정에서 분리된 산소(O)가스는 실리콘 기판으로 이동하여 다시 실리콘과 결합하여 실리콘 산화막(SiO₂)을 형성한다. 결과적으로 볼 때, 불소의 확산은 게이트 산화막의 두께를 증가시키는 결과를 가져온다. 본 발명의 실시예에 의한 반도체장치의 제조공정에서의 게이트 산화막 형성방법은 이와 같은 불소(F)의 확산에 의한 게이트 산화막의 두께증가 효과를 이용한다. 구체적으로, 도 5를 참조하면, 도 5는 게이트 산화막을 형성하는 단계를 나타낸 도면인 데, 먼저, 반도체기판(40) 상에 소정간격 이격된 필드산화막(42)을 형성한다. 이어서 상기 반도체기판(40)의 전면을 산소분위기하에서 소정의 시간동안 열 산화시킨다. 이 결과 상기 반도체기판(40)의 상기 필드산화막(42) 사이의 활성영역상에는 소정의 두께를 갖는 제1 게이트 산화막(44)이 형성된다. 상기 제1 게이트 산화막(44)은 그 두께가 50Å∼300Å정도가 되도록 형성한다.

도 6은 반도체기판(40)을 제1 및 제2 영역으로 한정하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 반도체기판(40)의 전면에 게이트 도전층(46)을 형성한다. 상기 게이트 도전층(46)은 도핑된 폴리실리콘층으로 형성하는 데, 그 두께는 500Å∼3,000Å정도가 되도록 형성한다. 계속해서 상기 게이트 도전층(46)의 전면에 감광막(도시하지 않음)을 도포한 다음 패터닝하면, 상기 반도체기판(40)상에서 상기 제1 게이트 산화막(44)을 얇게 형성하고자 하는 제1 영역(a도)은 노출시키고 상기 제1 게이트 산화막(44)을 더 두껍게 형성하고자 하는 제2 영역(b도)은 커버링하는 감광막 패턴(47)이 기판(40)상의 제2 영역 상에 형성된다. 상기 감광막 패턴(47)을 식각마스크로 사용하여 상기 결과물 전면에 불활성 가스를 이온주입한다. 이때, 상기 불활성 가스는 상기 제1 게이트 산화막(44)과 상기 게이트 도전층(46)의 계면까지 도달할 수 있을 정도의 이온주입에너지를 가져야 한다. 이러한 이온주입결과 상기 반도체기판(40)의 제2 영역에는 상기 감광막 패턴(47)으로 인해 상기 불활성 가스의 이온주입이 차단되고 상기 제1 영역에만 불활성 가스의 이온주입이 이루어져서 상기 제1 영역에 해당하는 상기 기판(40)의 상기 제1 게이트 산화막(44)과 게이트 도전층(46)의 계면 사이에는 불활성 가스의 이온들로 이루어지는 확산장벽층(48)이 형성된다. 상기 불활성 가스로는 헬륨(He)가스, 베릴륨(Be)가스, 알곤(Ar)가스 및 크립톤(Kr)가스로 이루어진 일군중 선택된 어느 한 가스를 사용한다. 상기 확산방지층(48)을 형성한 다음 상기 기판(40)의 제2 영역을 커버링하는 상기 감광막 패턴(47)을 제거한다.

도 7은 실리사이드층을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 감광막 패턴(도 6의 47)이 제거되면, 상기 반도체기판(40)의 전면에 형성된 상기 게이트 도전층(46)의 전면이 노출되는 데, 이 게이트 도전층(46)의 전면에 실리사이드층(50)을 형성한다. 상기 실리사이드층(50)은 6불화 텅스텐(WF₆)가스와 실란(SiH₄)가스를 이용하여 화학 기상 증착(Chemical Vapor Deposition)방식으로 형성되는 텅스텐 실리사이드층으로 형성한다. 이때, 상기 실리사이드층(50)은 500Å∼3,000Å정도의 두께로 형성한다.

도 8은 반도체기판(40)의 제1 및 제2 영역에 트랜지스터를 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 실리사이드층(도 7의 50)의 상기 반도체기판(40)의 게이트 영역에 대응하는 소정의 영역상에 감광막 패턴(도시하지 않음)을 형성한다. 이 감광막 패턴을 식각마스크로 사용하여 상기 실리사이드층(50), 게이트 도전층(46) 및 제1 게이트 산화막(44)을 순차적으로 이방성식각한다. 이어서 상기 감광막 패턴을 제거하면, 상기 반도체기판(40)의 제1 영역의 게이트 영역상에는 제1 게이트 산화막 패턴(44a), 확산장벽층 패턴(48a), 게이트 도전층 패턴(46a) 및 실리사이드층 패턴(50a)로 이루어지는 제1 게이트 적층물(52a)이 형성되고, 상기 반도체기판(40)의 제2 영역의 게이트 영역 상에는 제1 게이트 산화막 패턴(44a), 게이트 도전층 패턴(46a) 및 실리사이드층 패턴(50a)로 이루어지는 제2 게이트 적층물(52b)이 형성된다.

계속해서, 상기 제1 및 제2 게이트 적층물(52a, 52b)을 마스크로 하여 상기 결과물 전면에 기판(40)과 반대되는 도전형의 불순물을 이온주입한다. 이 결과 상기 제1 및 제2 게이트 적층물(52a, 52b)과 그에 인접된 상기 필드산화막(42) 사이의 기판(40)에는 소정의 깊이를 갖는 제1 불순물층(도시하지 않음)이 형성된다. 상기 제1 불순물층을 형성한 후 상기 결과물 전면에 절연막을 도포한 다음 그 전면을 상기 기판(40)의 계면이 노출될 때 까지 이방성식각하면, 이방성식각의 특성에 의해 기판(40)의 다른 부분에서 상기 절연막이 제거되고 상기 제1 및 제2 게이트 적층물(52a, 52b)의 측면에만 상기 절연막이 남게되어 게이트 스페이서(54)가 형성된다.

상기 게이트 스페이서(54)를 형성한 후, 결과물 전면에 상기 제1 불순물층과 동일한 도전형의 불순물을 이온주입하여 상기 필드산화막(42)과 상기 게이트 스페이서(54)사이의 노출된 기판(40)에 상기 제1 불순물층 보다 깊은 제2 불순물층(도시하지 않음)을 형성한다. 이 결과 상기 제1 및 제2 게이트 적층물(52a, 52b)과 상기 필드산화막(42) 사이의 기판(40)에는 LDD(Lightly Doped Drain)구조의 소오스 드레인 영역으로 사용되는 불순물영역(56)이 형성된다. 이렇게 하여 상기 반도체기판(40)의 제1 및 제2 영역의 활성영역에는 트랜지스터가 형성된다.

도 9는 반도체기판(40)의 제2 영역에 제2 게이트 산화막(58)을 형성하는 단계를 나타낸 도면인 데, 구체적으로 설명하면, 상기 반도체기판(40)의 전면에 층간절연막(58)을 형성한 다음 상기 층간절연막(58)이 형성된 결과물을 소정의 시간동안 열처리한다. 열처리 동안에 상술한 바와 같이 상기 반도체기판(40)의 제2 영역에 형성되어 있는 제2 게이트 적층물(52b)의 실리사이드층 패턴(50a)으로부터 불소(F)이온이 그 아래의 게이트 도전층 패턴(46a)을 거쳐 상기 제1 게이트 산화막 패턴(44a)까지 확산(57)되어 상기 실리콘 산화막(SiO₂)으로 형성된 제1 게이트 산화막 패턴(44a)의 Si-O결합을 끊고 대신 Si-F결합을 형성한다. 실리콘과의 결합에서 끊어진 산소원자(O)는 그 아래의 기판(40)을 이루고 있는 실리콘(Si)과 다시 결합되어 실리콘 산화막(SiO₂)을 형성한다. 이러한 결과에 의해 상기 반도체기판(40)의 제2 영역에서는 상기 기판(40)과 상기 제2 게이트 적층물(52b)의 게이트 도전층 패턴(46a)사이에 형성되어 있는 제1 게이트 산화막 패턴(도 8의 44a)의 두께는 두꺼워져서 상기 제1 게이트 산화막 패턴(도 8의 44a)의 두께보다 두꺼운 제2 게이트 산화막 패턴(60)으로 형성된다.

반면, 상기 반도체기판(40)의 제1 영역에 형성되어 있는 제1 게이트 적층물(52a)에는 상기 제1 게이트 산화막 패턴(44a)과 게이트 도전층 패턴(46a)사이에 확산 장벽층 패턴(48a)이 형성되어 있어 상기 실리사이드층 패턴(50a)으로부터 상기 제1 게이트 산화막 패턴(44a)으로 확산되는 불소(F)이온이 상기 확산장벽층 패턴(48a)에서 차단되어 더 이상 확산되지 못한다. 따라서 상기 제1 게이트 산화막 패턴(도 7의 44a)의 추가적인 성장이 억제된다. 이 결과 상기 반도체기판(40)의 제1 영역과 제2 영역에는 게이트 산화막의 두께가 서로 다른 차별화된 트랜지스터가 형성된다.

계속해서 본 발명의 제2 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 설명한다.

도 10 내지 도 13은 본 발명의 제2 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들인데, 제1 실시예에서 인용한 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다. 또한, 각 도는 (a)도와 (b)도로 구분되어 있는 데, (a)도는 게이트 산화막을 얇게 형성하는 부분이고, (b)도는 게이트 산화막을 두껍게 형성하는 부분을 도시한 것이다.

구체적으로 설명하면, 본 발명의 제2 실시예에서는 불활성 기체의 이온주입을 상기 게이트 도전층(46)을 형성한 다음 실시하지 않고 상기 게이트 도전층(46)의 전면에 텅스텐 실리사이드층으로 형성되는 실리사이드층(50)을 형성한 다음 상기 반도체기판(40)의 제2 영역상에 그 전면을 커버링하는 감광막 패턴을 형성한 후 결과물 전면에 실시하여 상기 반도체기판(40)의 제1 영역에 형성되어 있는 상기 게이트 도전층(46)과 상기 제1 게이트 산화막 사이에 확산장벽층(48)을 형성한다. 이후 상기 감광막 패턴을 제거하고 상기 반도체기판(40)의 제1 영역에서는 상기 실리사이드층(50)과 게이트 도전층(46)과 확산장벽층(48) 및 제1 게이트 산화막(44)을 순차적으로 이방성식각하면, 상기 제1 영역의 기판(40)의 게이트 영역상에는 상기 제1 실시예와 같은 제1 게이트 적층물(52a)이 형성된다. 마찬가지로 상기 반도체기판(40)의 제2 영역에서는 상기 제2 게이트 적층물(52b)이 형성된다. 이후의 공정은 상기 본 발명의 제1 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법과 동일하게 진행한다.

다음은 본 발명의 제3 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 설명한다.

도 14 내지 도 17은 본 발명의 제3 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법을 단계별로 나타낸 도면들인데, 각 도면에 사용된 참조번호중 제1 실시예에서 인용된 것과 동일한 참조번호는 동일한 부재를 나타낸다. 또한, 각 도는 제1 및 제2 실시예와 마찬가지로 (a)도와 (b)도로 구분되어 있는 데, (a)도는 게이트 산화막을 얇게 형성하는 부분이고, (b)도는 게이트 산화막을 두껍게 형성하는 부분을 도시한 것이다.

본 발명의 제3 실시예에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 상기 반도체기판(40)의 제1 및 제2 영역의 게이트 영역상에 제1 및 제2 게이트 적층물(52a, 52b)을 형성한 다음, 상기 제2 영역을 감광막 패턴을 이용하여 커버링한 상태에서 상기 제1 영역에 형성된 상기 제1 게이트 적층물(52a)에 상기 불활성 가스를 이온주입하여 상기 제1 게이트 적층물(52a)의 상기 제1 게이트 산화막 패턴(44a)과 상기 게이트 도전층 패턴(46a)사이에 확산장벽층 패턴(46a)을 형성한다. 이후 상기 제2 영역을 커버링하고 있는 감광막 패턴을 제거한다. 이후의 공정은 상기 제1 및 제2 게이트 적층물(52a, 52b)과 그에 인접한 필드산화막(42) 사이의 기판에는 소오스 및 드레인 영역으로서 불순물영역(56) 형성과 층간절연막(58) 형성 및 열처리 공정으로서 제1 실시예와 동일하게 진행한다.

이상으로, 상술한 바와 같이 본 발명에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법에서는 게이트 산화막을 형성하고 게이트 도전층을 형성한 후 알곤(Ar)가스등과 같은 불활성 가스를 이온주입한다. 이렇게 주입된 불활성 가스 이온은 그레인 경계(grain boundary)부분을 메꾸어 이후 텅스텐 실리사이드층에 함유된 불소(F)이온이 후속 열처리 공정에서 게이트 산화막까지 확산되는 것을 억제하게 된다. 이때, 두꺼운 게이트 산화막이 필요한 반도체기판의 제2 영역은 감광막 패턴으로 커버링하여 상기 불활성 가스의 이온주입을 막으면, 후속 열처리 공정에서 상기 제2 영역에서는 불소(F) 이온의 상기 게이트 산화막으로의 확산이 일어나서 게이트 산화막의 두께를 두껍게 성장시킬 수 있다. 이렇게 하여 게이트 산화막의 두께가 서로 다른 게이트 전극을 형성할 수 있다.

이와 같이 본 발명에 의한 반도체장치의 제조공정에서 게이트 산화막 형성방법은 종래에 비해 게이트 산화막의 이원화공정이 단순할 뿐만 아니라 식각공정이 포함되지 않으므로 식각에 의한 게이트 산화막의 특성저하를 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (21)

1. (a) 반도체기판에 소정간격 이격되도록 필드산화막을 형성하는 단계;

   (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성하는 단계;

   (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성하는 단계;

   (d) 상기 반도체기판을 제1 영역과 제2 영역으로 구분하는 단계;

   (e) 상기 제1 영역의 상기 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형하는 단계;

   (f) 상기 게이트 도전층 상에 실리사이드층을 형성하는 단계;

   (g) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성하는 단계;

   (h) 상기 게이트 적층물의 측면에 스페이서를 형성하는 단계;

   (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성하는 단계; 및

   (j) 상기 제2 영역의 게이트 적층물의 상기 기판과 게이트 도전층 패턴사이에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
2. 제 1 항에 있어서, 상기 제1 게이트 산화막은 50Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
3. 제 1 항에 있어서, 상기 게이트 도전층은 도핑된 폴리실리콘층으로 500Å∼3,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
4. 제 1 항에 있어서, 상기 확산 장벽층은 상기 제1 영역에 불활성가스를 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
5. 제 4 항에 있어서, 상기 불활성가스로는 헬륨(He)가스, 베릴륨(Be)가스, 알곤(Ar)가스 및 크립톤(Kr)가스로 이루어진 일군중 선택된 어느 한 가스를 사용하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
6. 제 1 항에 있어서, 상기 실리사이드층은 텅스텐 실리사이드층으로 형성하는 데, 그 두께는 500Å∼3,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
7. 제 1 항에 있어서, 상기 제2 게이트 산화막은 상기 (i)단계이후의 결과물의 전면에 층간절연막을 형성한 다음 소정의 시간동안 열처리하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
8. (a) 반도체기판의 소정간격 이격된 영역에 필드산화막을 형성하는 단계;

   (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성하는 단계;

   (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성하는 단계;

   (d) 상기 게이트 도전층 상에 실리사이드층을 형성하는 단계;

   (e) 상기 반도체기판을 제1 영역과 제2 영역으로 구분하는 단계;

   (f) 상기 제1 영역의 상기 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형성하는 단계;

   (g) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성하는 단계;

   (h) 상기 게이트 적층물의 측면에 스페이서를 형성하는 단계;

   (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성하는 단계; 및

   (j) 상기 제2 영역에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
9. 제 8 항에 있어서, 상기 제1 게이트 산화막은 50Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
10. 제 8 항에 있어서, 상기 게이트 도전층은 도핑된 폴리실리콘층으로 500Å∼3,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
11. 제 8 항에 있어서, 상기 확산 장벽층은 상기 제1 영역에 불활성가스를 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
12. 제 11 항에 있어서, 상기 불활성가스로는 헬륨(He)가스, 베릴륨(Be)가스, 알곤(Ar)가스 및 크립톤(Kr)가스로 이루어진 일군중 선택된 어느 한 가스를 사용하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
13. 제 8 항에 있어서, 상기 실리사이드층은 텅스텐 실리사이드층으로 형성하는 데, 그 두께는 500Å∼3,000Å정도로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
14. 제 8 항에 있어서, 상기 제2 게이트 산화막은 상기 (i)단계이후의 결과물의 전면에 층간절연막을 형성한 다음 소정의 시간동안 열처리하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
15. (a) 반도체기판에 소정간격 이격되도록 필드산화막을 형성하는 단계;

    (b) 상기 필드산화막 사이의 기판상에 제1 게이트 산화막을 형성하는 단계;

    (c) 상기 제1 게이트 산화막 상에 게이트 도전층을 형성하는 단계;

    (d) 상기 게이트 도전층 상에 실리사이드층을 형성하는 단계;

    (e) 상기 제1 게이트 산화막 상에 인접한 필드산화막과 소정의 간격을 갖는 게이트 적층물을 형성하는 단계;

    (f) 상기 반도체기판을 제1 영역과 제2 영역으로 구분하는 단계;

    (g) 상기 제1 영역의 제1 게이트 산화막과 게이트 도전층 사이에 확산 장벽층을 형성하는 단계;

    (h) 상기 게이트 적층물의 측면에 스페이서를 형성하는 단계;

    (i) 상기 게이트 적층물과 필드산화막 사이의 기판에 도전성 불순물층을 형성하는 단계; 및

    (j) 상기 제2 영역에서 상기 기판과 상기 게이트 적층물의 게이트 도전층 사이에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
16. 제 15 항에 있어서, 상기 제1 게이트 산화막은 50Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
17. 제 15 항에 있어서, 상기 게이트 도전층은 도핑된 폴리실리콘층으로 500Å∼3,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
18. 제 15 항에 있어서, 상기 확산 장벽층은 상기 제1 영역에 불활성가스를 이온주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
19. 제 18 항에 있어서, 상기 불활성가스로는 헬륨(He)가스, 베릴륨(Be)가스, 알곤(Ar)가스 및 크립톤(Kr)가스로 이루어진 일군중 선택된 어느 한 가스를 사용하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
20. 제 15 항에 있어서, 상기 실리사이드층은 텅스텐 실리사이드층으로 형성하는 데, 그 두께는 500Å∼3,000Å정도로 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.
21. 제 15 항에 있어서, 상기 제2 게이트 산화막은 상기 (i)단계이후의 결과물의 전면에 층간절연막을 형성한 다음 소정의 시간동안 열처리하여 형성하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 산화막 형성방법.