KR19990045667A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
MOSFET 제조 방법은 이온 주입 영역과 비주입 영역을 형성하기 위하여 실리콘의 열산화 속도를 가속시키키 위한 선택적 불순물 이온 주입 단계를 포함한다. 실리콘 기판의 열산화는 MOSFET의 동작 속도를 열화시키지 않으면서 이온 주입 영역 내에 형성된 MOSFET의 게이트 산화막이 비이온 주입 영역내에 형성된 MOSFET의 게이트 산화막보다 크게해 준다.
Description
본 발명은, 다양한 막 두께를 갖고 있는 게이트 산화막을 형성하는 방법 및 다양한 소스 전압으로 동작하게 되어 있는 MOS 디바이스를 제조하는 방법에 관한 것이다.
MOS 집적 회로 디바이스에 있어서, MOSFET의 높은 동작 속도를 위해 전원 전압을 낮추어 왔으며 MOSFET의 게이트 산화막을 얇게 만들어 왔다. 한편, 다양한 소스 전압을 갖고 있는 복수의 반도체 집적 회로가 단일 MOS 디바이스에 제공되야 하는 경우, 집적 회로 외부로부터 MOSFET에 인가되는 입력 신호는 집적 회로 내의 소스 전압보다 높은 전압 레벨을 가질 수 있다. 신뢰성의 관점에서 보면, 그러한 입력 신호를 수신하는 MOSFET의 게이트 산화막은 얇게 만들어서는 안된다. 따라서, MOS 디바이스는 단일 기판상에 다양한 막두께의 게이트 산화막을 갖는 것이 바람직하다.
단일 기판상에 다양한 막 두께를 갖고 있는 게이트 산화막을 형성하는 종래의 방법은 예를 들어 JP-A-58(1983)-54638에 제안되어 있다. 제안된 방법에 있어, 이온 주입 영역에서 열 산화 속도를 감속하므로써 감소된 막 두께를 갖는 게이트 산화막을 실리콘 기판에 형성하기 위해 질소 이온 또는 질소 이온을 함유하는 이온(이하 간단히 질소 이온이라 부르기로 하며 이는 다른 경우에도 적용된다)의 선택 주입이 실행된다.
이 공보에 제안된 공정은 도 1a 내지 1d에 연속해서 도시되어 있다. 도 1a에 도시된 바와 같이, 포토레지스트 패턴(22)은 실리콘 기판(20)에 형성되고 다음에는 기판(20) 내로 질소 이온의 선택 이온 주입이 실행된다. 포토레지스트 패턴(22)이 제거된 후에, 열산화가 실행된다. 이 단계에서, 주입된 질소 이온은 열산화가 방지되도록 실리콘 표면에서 분리된다. 즉, 이온 주입 영역(24)과 이온 주입되지 않은 영역(비주입 영역) 간의 실리콘 열산화 속도는 다르므로 도1b에 도시된 바와 같이 다양한 두께의 SiO2막(26)이 형성된다. 다결정 실리콘 막(28)은 도1c에 도시된 바와 같이 SiO2막(26)상에서 성장되고 이후에는 마스크로서 패턴화된 다결정 실리콘 막(28)을 이용하여 SiO2막(26)을 에칭하여 패턴닝하므로써 도 1d에 도시된 바와 같이 다양한 막 두께의 게이트 산화막들을 형성한다.
종래의 방법에 있어서, 주입된 질소 이온의 분리는 실리콘 표면 즉, 실리콘 기판(20)과 게이트 산화막간의 계면에서 발생하므로, MOSFET의 채널에서의 캐리어 이동도가 감소하는 문제가 발생한다. 그 결과, 온-전류(ON-current)가 줄어들어 MOSFET의 동작 속도가 떨어진다. 게이트 산화막의 두께를 감소시키는 목적이 MOSFET의 온-전류를 증가시키고자 함이므로, MOSFET의 채널에서의 캐리어 이동도의 감소에 의해 발생되는 온-전류의 감소는 심각한 문제가 된다.
더구나, 상기 공보에서 제안된 방법에서는, 실리콘 표면(20)과 산화막(26) 간의 계면에서의 질소 이온의 분리는 충분한 강도를 갖고 있는 게이트 산화막을 형성하는 것을 어렵게 만든다. 전자의 문제는 질소 이외의 성분이 이용되면 발생할 수 있다.
본 발명의 목적은 MOSFET의 동작 속도를 실질적으로 감소시키지 않고 단일 기판에 형성된 다양한 막 두께를 갖고 있는 MOS 디바이스 내의 MOSFET를 위한 신뢰할 수 있는 게이트 산화막을 형성하는 방법을 제공하는 것이다.
본 발명은 이온 주입 영역과 비주입 영역을 형성하기 위해 실리콘 기판내로 특정 이온을 선택적으로 주입하는 단계, 및 이온 주입 영역에는 제1 두께를 갖는 제1 산화막 및 비주입 영역에는 제2 두께 - 제1 두께는 제2 두께보다 큼 - 를 갖고 있는 제2 산화막을 형성하기 위하여 실리콘 기판을 열적으로 산화시키는 단계, 및 게이트 산화막으로서 제1 실리콘 산화막을 갖고 있는 제1 MOSFET를 형성하고 게이트 산화막으로서 제2 산화막을 갖고 있는 제2 MOSFET를 형성하는 단계를 포함하는 반도체 장치내의 MOSFET를 제조하는 방법을 제공한다.
본 발명에서, 특정 이온의 주입은 비주입 영역내에 형성된 실리콘 산화막보다도 두께가 더 큰 실리콘 산화막이 이온 주입 영역에 형성되도록 실리콘의 열산화 속도를 가속시킨다. 그래서, 큰 두께의 게이트 산화막을 갖고 있는 MOSFET는 이온 주입 영역에 형성되는 한편, 작은 두께의 게이트 산화막을 갖고 있는 MOSFET는 비이온 주입 영역에 형성된다.
주입된 이온은 일반적으로 특정 이온이 산소 이온, 실리콘 이온, 희유 가스 이온, 또는 할로겐화합물를 포함한다면 열산화 동안 확산된다. 이들 특정 이온은 본 발명에 있어서 실리콘 기판과 산화막 간의 계면에 거의 남지 않으므로, 큰 두께의 게이트 산화막을 갖고 있는 MOSFET의 동작 속도는 감소되지 않는다.
얇은 게이트 산화막이 이온 주입이 없는 비주입 영역에 존재하기 때문에, 채널내의 캐리어 이동도, ON-전류 및 MOSFET의 동작 속도는 낮아지지 않는다. 또한, 실리콘 기판과 본 발명에 따른 게이트 산화막 간의 계면에서 질소 분리가 발생하지 않기 때문에 충분한 강도의 게이트 산화막을 형성하는 것이 가능하다. 즉, 본 발명에 따르면, 종래의 방법으로 게이트 산화막의 두께를 다르게 한 경우에 나타나는 MOSFET의 동작 속도 감소 또는 MOSFET의 신뢰도 열화가 거의 없다.
도 1a 내지 1d는 종래의 반도체 장치 제조 공정을 보여주는 단면도.
도 2a 내지 2d는 본 발명의 한 실시예에 따른 반도체 장치 제조 방법을 보여주는 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판
12 : 포토레지스트 패턴
14 : 이온 주입 영역
16 : SiO2막
18 : 다결정 실리콘 막
이제, 본 발명의 대표적인 예를 도 2a 내지 2d를 참조하여 설명하기로 한다. 실리콘 기판(10)에 포토레지스트 패턴(12)을 형성한 후에, 실리콘의 열 산화 속도를 증가시키기 위해 실리콘 기판(10)내로 특정 이온의 선택적 주입을 실행한다. 이후, 열산화를 실행하여 포토레지스트 패턴(12)을 제거한다. 특정 이온이 주입된 주입 영역내의 실리콘 표면은 주입 영역(14)과 비주입 영역간에 실리콘 산화의 시차(time difference)가 생기도록 높은 열산화 속도를 갖고 있다. 그래서, 열산화 후에 SiO2막(16)에 다른 두께를 제공하는 것이 가능하다. 영역들 간에 다른 두께를 갖고 있는 SiO2막(16)을 형성한 후에, 이 SiO2막위에 다결정 실리콘 막(18)을 형성한 다음, 다결정 실리콘 막(18) 및 SiO2막(16)을 패턴닝하여 다양한 SiO2막 두께를 갖는 MOSFET를 제공한다.
본 발명의 제1 실시예에서, 포토레지스트 패턴(12)는 도2a에 도시된 바와 같이 실리콘 기판(10)상에 형성되고, 이후 1×1016내지 1×1017㎝-2의 도우즈량으로 산소 이온의 선택 주입이 실행된다. 이후, 열산화를 실행하여 포토레지스트 패턴(12)을 제거한다. 산소 이온이 주입되어 있는 실리콘 표면상의 열산화 속도는 높기 때문에 주입 영역(14)과 비주입 영역간에 실리콘 산화의 시간차가 생긴다. 결과적으로, 이들 영역간에 서로 다른 두께를 갖고 있는 SiO2막(16)은 도 2b에 도시된 바와 같이 열산화에 의해 형성될 수 있다. 이후 다결정 실리콘 막(18)은 도 2c에 도시된 바와 같이 SiO2막 상에 성장된다. 그래서, SiO2막의 두께가 서로 다른 MOSFET들을 도 2d에 도시된 바와 같이 얻을 수 있다.
본 발명의 제2 실시예에서, 포토레지스트 패턴(12)이 실리콘 기판(10)상에 형성된 다음 도 2a에 도시된 바와 같이 1×1015내지 1×1016cm-2의 도우즈 량으로 실리콘 이온의 선택 주입이 실행된다. 이후, 제1 실시예와 유사하게 두께가 서로 다른 SiO2막을 갖고 있는 MOSFET들은 도 2d에 도시된 바와 같이 단일 공정에 의해서 형성된다.
본 발명의 제3 실시예에 있어서, 포토레지스트 패턴(12)은 실리콘 기판(10)상에 형성된 후에 도 2a에 도시된 바와 같이 1×1014내지 1×1015cm-2의 도우즈 량으로 핼하이드 이온의 선택 주입이 실행된다. 이후, 제1 실시예와 동일하게, 서로 다른 SiO2막 두께를 갖고 있는 MOSFET가 도 2d에 도시된 바와 같이 단일 공정에 의해 형성된다.
희류 이온 주입의 공정에 있어서, 희류 이온의 종(species)은 아르곤(Ar) 이온 또는 Ar 이온을 함유하는 이온, 또는 크립톤(Kr) 이온 또는 Kr 이온을 함유하는 이온, 제논(Xe) 이온 또는 Xe 이온을 함유하는 이온중 어떤 것이라도 좋다.
핼라이드 이온 주입의 공정에 있어서, 핼하이드 종은 불소 이온(F) 또는 F 이온을 함유하는 이온, 염소(Cl) 이온 또는 염소 이온을 함유하는 이온중 어떤 것이라도 좋다.
상기 실시예들은 단지 예로서 설명된 것이므로, 본 발명은 상기 실시예들에 한정되는 것은 아니고, 본 기술 분야에서 숙련된 자이면 본 발명의 범위를 벗어남이 없이도 다양한 수정 및 변경을 용이하게 가할 수 있을 것이다.
본 발명에 따르면, 종래의 방법으로 게이트 산화막의 두께를 다르게 한 경우에 나타나는 MOSFET의 동작 속도 감소 또는 MOSFET의 신뢰도 열화가 거의 없다.
Claims (11)
- 반도체 디바이스내의 MOSFET 제조 방법에 있어서,이온 주입 영역과 비주입 영역을 형성하기 위하여 특정 이온을 반도체 기판내로 선택적으로 주입하고 상기 이온 주입 영역내에 제1 두께의 제1 산화막이 형성되고 상기 비주입 영역내에 제2 두께 -상기 제1 두께는 상기 제2 두께보다 큼 -의 제2 산화막이 형성되도록 상기 실리콘 기판을 열적으로 산화하는 단계, 및 게이트 산화막으로서 상기 제1 실리콘 산화막을 갖고 있는 제1 MOSFET를 형성하고 게이트 산화막으로서 상기 제2 산화막을 갖고 있는 제2 MOSFET를 형성하는 단계를 포함하는 MOSFET 제조 방법.
- 제1항에 있어서, 상기 특정 이온은 산소 이온을 포함하는 MOSFET 제조 방법.
- 제2항에 있어서, 상기 특정 이온은 1×1016내지 1×1017cm-2의 도우즈량으로 주입되는 MOSFET 제조 방법.
- 제1항에 있어서, 상기 특정 이온은 실리콘 이온을 포함하는 MOSFET 제조 방법.
- 제4항에 있어서, 상기 특정 이온은 1×1015내지 1×1016cm-2의 도우즈량으로 주입되는 MOSFET 제조 방법.
- 제1항에 있어서, 상기 특정 이온은 희류 가스 이온을 포함하는 MOSFET 제조 방법.
- 제6항에 있어서, 상기 특정 이온은 1×1015내지 1×1016cm-2의 도우즈량으로 주입되는 MOSFET 제조 방법.
- 제6항에 있어서, 상기 희류 가스 이온은 Ar 이온, Kr 이온 또는 Xe 이온을 포함하는 MOSFET 제조 방법.
- 제1항에 있어서, 상기 특정 이온은 핼라이드 이온을 포함하는 MOSFET 제조 방법.
- 제9항에 있어서, 상기 특정 이온은 1×1014내지 1×1015cm-2의 도우즈량으로 주입되는 MOSFET 제조 방법.
- 제9항에 있어서, 상기 핼라이드 이온은 불소 이온 또는 염소 이온을 포함하는 MOSFET 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100577869B1 (ko) * | 1999-07-26 | 2006-05-10 | 다다히로 오미 | 반도체 장치, 실리콘 산화막의 형성 방법 및 실리콘산화막의 형성 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3439412B2 (ja) | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
| JP4437352B2 (ja) * | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| KR20020014055A (ko) * | 2000-08-16 | 2002-02-25 | 박종섭 | 반도체 소자의 게이트 절연막 형성방법 |
| JP2006222151A (ja) * | 2005-02-08 | 2006-08-24 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP5638739B2 (ja) * | 2008-03-07 | 2014-12-10 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP5464369B2 (ja) * | 2010-10-22 | 2014-04-09 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-11-28 JP JP9327608A patent/JPH11162973A/ja active Pending
-
1998
- 1998-11-27 KR KR1019980051392A patent/KR19990045667A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100577869B1 (ko) * | 1999-07-26 | 2006-05-10 | 다다히로 오미 | 반도체 장치, 실리콘 산화막의 형성 방법 및 실리콘산화막의 형성 장치 |
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| Publication number | Publication date |
|---|---|
| JPH11162973A (ja) | 1999-06-18 |
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