JP5464369B2 - 半導体装置の製造方法 - Google Patents

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本発明は半導体装置の製造方法であって、より詳しくは、1回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法に関する。
従来、ゲート電圧にかかる動作電圧が異なる複数のトランジスタ領域を同一の半導体基板に形成するには、ゲート絶縁膜を形成する酸化膜形成工程を複数回行う方法が採られていた。
しかしながら、この方法では、ゲート絶縁膜形成工程がゲート絶縁膜の厚みの数だけ必要であるため、製造工程が冗長となり製造コストも高いという課題があった。
この課題を解決するために、例えば特許文献1に記載の方法が提案されている。特許文献1に記載の方法では、半導体基板の所定の領域(高耐圧MOSを形成したい領域)に酸化促進物質を注入して酸化膜を形成する。これにより、酸化促進物質を注入した領域の反応性を増加させて、酸化促進物質を注入しない領域(標準耐圧MOSを形成したい領域)に形成する酸化膜の厚みよりも、高耐圧MOSを形成したい領域に形成する酸化膜の厚みを大きくすることができる。この方法によれば、1回のゲート絶縁膜形成工程で、複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができる。
しかしながら、この方法には以下の課題が存在した。すなわち、半導体基板に注入した酸化促進物質により、酸化膜に欠陥が発生しやすくなり、酸化膜の信頼性が低下するという課題があった。
特開平11−214525号公報
本発明はこのような実情に鑑みてなされたもので、1回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法の提供を目的とする。
第1の発明は、
半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、
上記半導体基板に熱処理を行うことで当該半導体基板に上記酸化促進物質の注入量に応じた厚みの酸化膜を形成する酸化膜形成工程と、
上記所定領域に注入された酸化促進物質を拡散させることで上記酸化膜中に存在する上記酸化促進物質の濃度を低下させる酸化促進物質拡散工程と、を備え
前記酸化促進物質はリンであり、
前記酸化膜上に酸化促進物質の濃度が前記酸化膜中の酸化促進物質の濃度より低いポリシリコンでゲート電極を形成するゲート電極形成工程をさらに備え、
前記酸化促進物質拡散工程は、リンの自己拡散作用により前記酸化促進物質を前記ゲート電極に拡散させる工程である半導体装置の製造方法である。
第1の発明によれば、所定領域に酸化促進物質を注入することで、基板表面の結晶状態が単結晶状態から多結晶状態或いはアモルファス状態となり、基板表面の酸素への反応性を増加させる。これにより、酸化促進物質を注入した領域に、酸化促進物質を注入していない領域よりも厚みの大きい酸化膜を形成することができる。よって、1回の酸化膜形成工程(例えば、ゲート絶縁膜形成工程)で、複数の厚みの酸化膜(例えば、ゲート絶縁膜)を同一の半導体基板上に形成することができる。また、所定領域に注入された酸化促進物質を拡散させることで、酸化膜中に存在する酸化促進物質の濃度を低下させるので、酸化膜の結晶構造の乱れを減らし、酸化膜に欠陥が生じるのを抑制することができる。よって、耐久性が高く、劣化しにくい酸化膜(例えばゲート絶縁膜)を形成することができる。
の発明によれば、リンの自己拡散作用により酸化促進物質をゲート電極に拡散させるので、酸化膜中に存在する酸化促進物質の濃度を確実に低下させることができる。
本発明によれば、1回の酸化膜形成工程(例えばゲート絶縁膜形成工程)で複数の厚みの酸化膜(例えばゲート絶縁膜)を同一の半導体基板上に形成することができるとともに、酸化膜(例えばゲート絶縁膜)に酸化促進物質による欠陥が発生するのを抑制することができる。
本発明の第1実施形態に係る半導体装置の製造フローを示す縦断面図 本発明の第2実施形態に係る半導体装置の製造フローを示す縦断面図
(第1実施形態)
本発明の第1実施形態に係る半導体装置の製造方法について、図面を参照しつつ説明する。図1は、第1実施形態に係る半導体装置の製造フローを示す縦断面図である。なお、図1において、酸化膜の厚みが小さい領域と酸化膜の厚みが大きい領域とは、素子分離領域により分離されるべきものであるが、素子分離領域は本発明のない部分、例えば、ソース領域、ドレイン領域等についても図示を省略している。
本発明の第1実施形態は、同一の半導体基板上に相異なる厚みの酸化膜が形成された半導体装置の製造方法である。以下の説明では、酸化膜がゲート絶縁膜であるとして説明するが、その他の種類の酸化膜であってもよい。
まず、図1(a)に示されるように、半導体基板1の第1所定領域Aにレジスト膜2を形成し、レジスト膜2をマスクとして、半導体基板1の第2所定領域Bに拡散性を有する酸化促進物質を注入する。所定領域Aは、例えば標準耐圧MOSを形成したい領域であり、厚みの小さなゲート絶縁膜を形成したい領域である。所定領域Bは、例えば高耐圧MOSを形成したい領域であり、厚みの大きなゲート絶縁膜を形成したい領域である。拡散性を有する酸化促進物質は、ゲート電極5(例えばポリシリコン製)に吸収されやすい不純物であれば特に限定されるものではないが、例えば、リン(P)を挙げることができる。図1に示される例では、所定領域Aには酸化促進物質(P)は注入されず、所定領域Bにはゲート絶縁膜3の厚みに応じた量の酸化促進物質(P)が注入される。
次に、レジスト膜2を除去し、半導体基板1に熱酸化処理を行う。すると、図1(b)に示されるように、半導体基板1に酸化促進物質(P)の注入量に応じた複数の厚みの酸化膜(ゲート絶縁膜3,4)が形成される。なお、図1に示される例では、所定領域Aは酸化促進物質(P)の作用がない状態で半導体基板1が酸化されるため、所定領域Aには小さい厚みの酸化膜(ゲート絶縁膜4)が形成される。一方、所定領域Bは酸化促進物質(P)の作用、すなわち増速酸化作用がある状態で半導体基板1が酸化されるため、所定領域Bには所定領域Aよりも大きな厚みの酸化膜(ゲート絶縁膜3)が形成される。これにより、所定領域B(例えば高耐圧MOSを形成したい領域)の高耐圧化が図られる。なお、ゲート絶縁膜3の膜厚は、注入する酸化促進物質(P)の量により最適に制御することができる。なお、上記した「増速酸化作用」とは、ポリシリコン等の基板に酸化促進物質(本実施形態ではリン(P))を注入することで基板表面近傍の結晶状態を単結晶状態から多結晶状態、あるいはアモルファス状態に変化させ、その結果、基板表面近傍の酸素との反応性を高くしてその部分の酸化速度を速くすることを意味する。
次に、図1(c)に示されるように、例えば従来公知の方法を用い、酸化膜(ゲート絶縁膜3,4)上に酸化促進物質(P)が注入されていないポリシリコンでゲート電極5を形成する。すると、所定領域Bに注入された酸化促進物質(P)が拡散し、酸化膜(ゲート絶縁膜3)中に存在する酸化促進物質(P)の濃度が低下する。具体的には、リン(P)の自己拡散作用によりリン(P)がゲート電極5に拡散する。所定領域Bに注入された酸化促進物質(P)をゲート電極5に拡散させることで、酸化膜(ゲート絶縁膜3)中に存在する酸化促進物質(P)の濃度が低下するので、酸化膜の結晶構造の乱れを減らし、酸化膜に欠陥が生じるのを抑制することができる。よって、耐久性が高く、劣化しにくい酸化膜(ゲート絶縁膜3)を形成することができる。
なお、実際には、図1(b)と図1(c)の間の工程で、ソース領域、ドレイン領域の形成工程等が存在するが、本発明の本質とは直接関係がないので、その説明を省略している。
なお、上記した本実施形態では、酸化膜3上に酸化促進物質が注入されていないポリシリコンでゲート電極5を形成しているが、本実施形態はこれに限られない。例えば、酸化膜3中の酸化促進物質の濃度より酸化促進物質の濃度が低いのであれば、完全なノンドープ状態でないポリシリコンでゲート電極5を形成してもよい。これは、ゲート電極5を形成するポリシリコンが完全なノンドープ状態でなくても、当該ポリシリコンの酸化促進物質の濃度が酸化膜3の酸化促進物質の濃度より低ければ、酸化膜3中の酸化促進物質はゲート電極5中に拡散するからである。
また、上記した本実施形態では、所定領域Aには酸化促進物質(P)は注入されず、所定領域Bにのみゲート絶縁膜3の厚みに応じた量の酸化促進物質(P)が注入されているが、本実施形態はこれに限られない。例えば、所定領域Aにも、ゲート絶縁膜4の厚みに応じた酸化促進物質(P)が注入されてもよく、酸化促進物質(P)の注入量の多寡によってゲート絶縁膜3とゲート絶縁膜4の厚みを相違させてもよい。
(第2実施形態)
本発明の第2実施形態に係る半導体装置の製造方法について、図面を参照しつつ説明する。図2は、第2実施形態に係る半導体装置の製造フローを示す縦断面図である。なお、図2において、酸化膜の厚みが小さい領域と酸化膜の厚みが大きい領域とは、素子分離領域により分離されるべきものであるが、本発明の本質とは直接関係がないので図示を省略している。また、本発明の本質とは直接関係ない部分、例えば、ソース領域、ドレイン領域等についても図示を省略している。
本発明の第2実施形態も、第1実施形態と同様、同一の半導体基板上に相異なる厚みの酸化膜が形成された半導体装置の製造方法である。以下の説明では、酸化膜がゲート絶縁膜であるとして説明するが、その他の種類の酸化膜であってもよい。
まず、図2(a)に示されるように、半導体基板1の第1所定領域Aにレジスト膜2を形成し、レジスト膜2をマスクとして、半導体基板1の第2所定領域Bに拡散性を有する酸化促進物質を注入する。所定領域Aは、例えば標準耐圧MOSを形成したい領域であり、厚みの小さなゲート絶縁膜を形成したい領域である。所定領域Bは、例えば高耐圧MOSを形成したい領域であり、厚みの大きなゲート絶縁膜を形成したい領域である。拡散性を有する酸化促進物質は、気相拡散作用により半導体基板1から半導体装置の外部に気相状態で放出されやすい不純物であれば特に限定されるものではないが、例えば、アルゴン(Ar)を挙げることができる。図2に示される例では、所定領域Aには酸化促進物質(Ar)は注入されず、所定領域Bにはゲート絶縁膜3の厚みに応じた量の酸化促進物質(Ar)が注入される。
次に、レジスト膜2を除去し、半導体基板1に熱酸化処理を行う。すると、図2(b)に示されるように、半導体基板1に酸化促進物質(Ar)の注入量に応じた複数の厚みの酸化膜(ゲート絶縁膜3,4)が形成される。なお、図2に示される例では、所定領域Aは酸化促進物質(Ar)の作用がない状態で半導体基板1が酸化されるため、所定領域Aには小さい厚みの酸化膜(ゲート絶縁膜4)が形成される。一方、所定領域Bは酸化促進物質(Ar)の作用、すなわち増速酸化作用がある状態で半導体基板1が酸化されるため、所定領域Bには所定領域Aよりも大きな厚みの酸化膜(ゲート絶縁膜3)が形成される。これにより、所定領域B(例えば高耐圧MOSを形成したい領域)の高耐圧化が図られる。なお、ゲート絶縁膜3の膜厚は、注入する酸化促進物質(Ar)の量により最適に制御することができる。なお、上記した「増速酸化作用」とは、ポリシリコン等の基板に酸化促進物質(本実施形態ではアルゴン(Ar))を注入することで基板表面近傍の結晶状態を単結晶状態から多結晶状態、あるいはアモルファス状態に変化させ、その結果、基板表面近傍の酸素との反応性を高くしてその部分の酸化速度を速くすることを意味する。
次に、半導体基板1、および酸化膜(ゲート絶縁膜3,4)を窒素アニール処理(窒素雰囲気下で加熱処理)する。すると、図2(c)に示されるように、所定領域Bに注入された酸化促進物質(Ar)が気相拡散作用により酸化膜(ゲート絶縁膜3)から放出され、酸化膜(ゲート絶縁膜3)中に存在する酸化促進物質(Ar)の濃度が低下する。具体的には、アルゴン(Ar)の気相拡散作用によりアルゴン(Ar)が半導体装置外部へ放出される。酸化膜(ゲート絶縁膜3)中に存在する酸化促進物質(Ar)の濃度が低下するので、酸化膜の結晶構造の乱れを減らし、酸化膜に欠陥が生じるのを抑制することができる。よって、耐久性が高く、劣化しにくい酸化膜(ゲート絶縁膜3)を形成することができる。
なお、実際には、図2(c)の工程の後、ソース領域、ドレイン領域の形成工程等が存在するが、本発明の本質とは直接関係がないので、その説明を省略する。
上記した本実施形態では、所定領域Aには酸化促進物質(Ar)は注入されず、所定領域Bにのみゲート絶縁膜3の厚みに応じた量の酸化促進物質(Ar)が注入されているが、本実施形態はこれに限られない。例えば、所定領域Aにも、ゲート絶縁膜4の厚みに応じた酸化促進物質(Ar)が注入されてもよく、酸化促進物質(P)の注入量の多寡によってゲート絶縁膜3とゲート絶縁膜4の厚みを相違させてもよい。
上記各実施形態では、厚みの異なる酸化膜の数を2つに設定しているが、3つ以上に設定してもよい。3つ以上に設定する場合、膜厚に応じて酸化促進物質の注入量を3段階以上に変化させればよい。
また、上記各実施形態では、同一の半導体基板上に相異なる厚みの酸化膜が形成された半導体装置について説明したが、本発明はこれらの実施形態に限られない。例えば、半導体基板上に一つの酸化膜が形成された半導体装置を形成してもよいし、或いは、同一の半導体基板上に同一の厚みの複数の酸化膜が形成された半導体装置を形成してもよい。つまり、所定領域に注入された酸化促進物質を拡散させることで酸化膜中に存在する酸化促進物質の濃度を低下させる工程を有するのであれば、酸化膜同士の厚みが同一か否かは問わず、酸化膜の数が一つであるか複数であるかも問わない。
また、上記各実施形態では、複数種類の半導体素子を同一の半導体基板に形成する、いわゆる複合素子プロセスについて説明したが、本発明の実施形態はこれらに限られない。例えば、縦型動作、横型動作を問わず、複数のディスクリート素子を一括製造する場合にも、本発明を利用することができる。
本発明は、1回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法等に利用可能である。
1 半導体基板
2 レジスト膜
3、4 酸化膜(ゲート絶縁膜)
5 ゲート電極

Claims (1)

  1. 半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、
    前記半導体基板に熱処理を行うことで当該半導体基板に前記酸化促進物質の注入量に応じた厚みの酸化膜を形成する酸化膜形成工程と、
    前記所定領域に注入された酸化促進物質を拡散させることで前記酸化膜中に存在する前記酸化促進物質の濃度を低下させる酸化促進物質拡散工程と、を備え
    前記酸化促進物質はリンであり、
    前記酸化膜上に酸化促進物質の濃度が前記酸化膜中の酸化促進物質の濃度より低いポリシリコンでゲート電極を形成するゲート電極形成工程をさらに備え、
    前記酸化促進物質拡散工程は、リンの自己拡散作用により前記酸化促進物質を前記ゲート電極に拡散させる工程である半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456222A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体装置の製造方法
JP3102223B2 (ja) * 1993-09-24 2000-10-23 住友金属工業株式会社 シリコン基板の酸化方法
JPH07240409A (ja) * 1994-02-28 1995-09-12 Fuji Electric Co Ltd 炭化珪素半導体素子の製造方法
JPH08172128A (ja) * 1994-12-16 1996-07-02 Fujitsu Ltd 半導体装置及びその製造方法
JPH0981609A (ja) * 1995-09-12 1997-03-28 Toshiba Corp シミュレーション方法及びその装置
JPH11162973A (ja) * 1997-11-28 1999-06-18 Nec Corp 半導体装置の製造方法
JP2000195968A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法
JP3546789B2 (ja) * 1999-12-24 2004-07-28 株式会社デンソー 半導体装置の製造方法
JP4437352B2 (ja) * 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

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