KR20020092148A - 반도체 장치 - Google Patents

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KR20020092148A
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모모세히사요
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가부시끼가이샤 도시바
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Abstract

본 발명은 여러 가지의 면방위 상에 형성되는 MOSFET을 각각 양호한 특성을 가지며 실현할 수 있도록 하는 것을 가장 주요한 특징으로 한다.
예를 들면, 면방위가 (100)인 실리콘 기판(11)의 N-형 웰 영역(13a)의 표면부에 (100) 이외의 면방위를 노출시킨다. 상기 (100) 면방위 상의 채널 형성 영역을 포함하는 영역에만 저농도의 실리콘 에피택셜 성장층(15)을 형성한다. 그리고, 이 실리콘 에피택셜 성장층(15)을 채널부로 하는 N형 MOSFET을 P-형 웰 영역(13b)에 형성한다. 한편, 상기 N-형 웰 영역(13a)에는 이 웰 영역(13a)의 표면부를 채널부로 하는 P형 MOSFET을 형성하는 구성으로 되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 고성능·저소비 전력의 LSI(Large Scale Integrated Circuit) 등에 이용되는 CMOS(Complementary Metal Oxide Semiconductor)에 관한 것이다.
종래부터, CMOS의 고성능화를 위해, 채널(channel)부에 비도핑 에피택셜 실리콘층(non-doped epitaxial silicon layer)(실리콘 에피택셜 성장층(silicon epitaxial deposition layer))을 설치하여 트랜지스터(transistor)를 형성하는 기술이 이미 알려져 있다(예를 들면, K. Noda, T. Uchida, T. Tatsumi, T. Aoyama, K. Nakajima, H. Miyamoto, T. Hashimoto, and I. Sasaki, "0.1㎛ delta doped MOSFET using post low-energy implanting selective epitaxy," in Symp. VLSI Tech. Dig., pp.19-20, 1994.(참고 문헌[1]), 또는, T. Ohguro, H. Haruse, H. Sugaya, S. Nakamura, N. Sugiyama, E. Morifuji, H. Kimijima, T. Yoshimoto, T. Morimoto, H. S. Momose, Y. Katsumata, and H. Iwai, "Silicon epitaxy and its application to RFIC's," Electrochemical society proceeding vol. 99-18, pp.123-141, 1999.(참고 문헌[2]) 참조).
이 구조의 트랜지스터는 구동력의 향상, 양호한 서브-스레스홀드(sub-threshold) 특성을 갖는 것뿐만 아니라, 미세 MOSFET에서 문제가 되는 게이트 누설 전류의 저감에도 효과가 있는 것이 알려져 있다(예를 들면, H. S. Momose, T. Ohguro, E. Morifuji, H. Sugaya, S. Nakamura, T. Yoshitomi, H. Kimijima, T. Morimoto, F. Matsuoka, Y. Katsumata, H. Ishiuchi, and H. Iwai, "Improvement of direct-tunneling gate leakage current in ultra-thin gate oxide CMOS with TiN gate electrode using non-doped selective epitaxial Sichannel technique" , in IEDM Tech. DDDig. pp.819-822, December, 1999.(참고 문헌[3]) 참조).
도 22는 종래의 CMOS를 예로 상기한 구조의 트랜지스터의 제조 방법을 나타낸 것이다.
우선, 도 22의 (a)에 도시한 바와 같이, 통상의 (100) 면방위의 실리콘 기판(silicon substrate: 101)의 표면부에 소자 분리 영역(102)을 형성하여, 소자영역(N-형 웰 영역(n-well region), P-형 웰 영역(p-well region): 103a, 103b)을 구획하여 확정한다. 그리고, 그 소자 영역(103a, 103b)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(silicon sacrified oxide film)(도시하지 않음)을 형성한 후, 불순물인 비소 및 붕소(Boron)를 각각 도입하고, 채널부로서 원하는 임계치를 얻기 위해 PMOS 채널(p-MOS channel) 불순물 도입 영역(104a) 및 NMOS 채널(n-MOS channel) 불순물 도입 영역(104b)을 실현한다.
계속해서, 상기 실리콘 희생 산화막을 박리한 후, 상기 실리콘 기판(101)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서 940℃에서의 프리히팅(pre-heating) 처리를 행한다.
계속해서, 감압 기상 피착(RP-CVD)법(Reduced Pressure Chemical Vapor Deposition method)에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스(gas)를 이용하여, 상기 PMOS 채널 불순물 도입 영역(104a) 상 및 NMOS 채널 불순물 도입 영역(104b) 상에 각각 실리콘 에피택셜 성장층(105a, 105b)을 약 30㎚의 두께로 형성한다. 이 프로세스(process)에 의해 매우 급한 불순물 농도 경사를 갖는 채널이 실현된다.
그 후, 도 22의 (b)에 도시한 바와 같이, 로(爐) 산화법에 의해 게이트 산화 처리(gate oxidation)를 행하여 소정 두께의 게이트 절연막(gate insulating film: 106a, 106b)을 형성한다. 예를 들면, 800℃의 온도에서 60분간이라는 조건으로 게이트 산화 처리를 행하면, 5㎚ 두께의 산화막을 형성할 수 있다. 이 로 산화법에서는 적절한 온도 및 시간을 선택함으로써, 원하는 두께의 게이트 절연막(106a, 106b)을 실현할 수 있다.
계속해서, 상기 산화막 상에 폴리실리콘막(po1y-silicon)을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭(anisotropic etching)에 의해 패터닝(patterning)하여 원하는 게이트 길이(gate length)를 갖는 게이트 전극(gate electrode: 107a, 107b)을 각각 형성한다.
계속해서, 소정의 불순물종을 도입한 후, 예를 들면, 질소 분위기 중에서 1000℃의 온도에서 20초간 열처리를 행하여, 상기 게이트 전극(107a, 107b) 중의 불순물의 활성화, 및, 불순물 도입 영역(104a, 104b)의 표면부에 각각 얕은 소스·드레인 영역(source-drain region: 108a, 108b)을 형성한다.
이 후, 게이트 측벽부(109a, 109b) 및 깊은 소스·드레인 영역(110a, 110b)을 각각 형성함으로써, 상기 실리콘 에피택셜 성장층(105a, 105b)을 채널부에 갖는 PMOS 트랜지스터(p-MOS transistor)(P형 MOSFET(p-MOSFET)) 및 NMOS 트랜지스터(n-MOS transistor)(N형 MOSFET(n-MOSFET))를 완성시킨다.
그리고, 주지의 기술에 의해, 상기 게이트 전극(107a, 107b) 상 및 상기 소스·드레인 영역(110a, 110b)의 표면부에 각각 실리사이드층(silicide layer)(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부(contact portion)를 통해 금속 배선 등과의 접속이 행해진다.
그런데, N형 MOSFET은 (100) 면방위 상에 형성한 경우에 있어서, 또한, P형MOSFET은 (100) 이외의 (110) 면방위 상 등에 형성한 경우에 있어서 각각 양호한 모빌리티(mobility)가 얻어지는 것이 알려져 있다.
이러한 관점에서, (100) 이외의 면방위 상에 실리콘 에피택셜 성장층을 채널부에 갖는 MOSFET을 형성하는 것을 시도하였더니, 상기한 바와 같이, 실리콘 에피택셜 성장층을 갖는 채널 구조의 MOSFET은 구동력의 향상이나 양호한 서브-스레스홀드 특성을 얻기 위해서는 바람직한 구조임에도 불구하고, (100) 면방위 상의 MOSFET보다도 신뢰성이 나쁘고, 게이트 누설 전류가 증대하는 것을 알았다.
또한, (111) 면방위 상에 채널/게이트 절연막 계면(channel/gate insulating film interface)을 갖는 MOSFET은 게이트 절연막과 실리콘 기판과의 계면에서의 계면 준위가 많고, 게이트 절연막 중 고정 전하가 많은 등의 문제가 있다. 즉, (100) 면방위 상에 채널/게이트 절연막 계면을 갖는 MOSFET에 비해 트랜지스터의 신뢰성이 나쁜 것으로 되어 있었다. 실제로, 5㎚ 두께의 게이트 절연막을 갖는 MOSFET의 경우, (100) 면방위 상의 MOSFET에 비해 (111) 면방위 상의 MOSFET은 계면 준위 밀도가 2.2배나 증가하고, 또한, 임계치 전압의 변동, 상호 컨덕턴스(transconductance), 전류 구동력의 변동도 2배 정도 컸다.
그래서, 본 발명은 (100) 이외의 면방위 상에 설치되는 MOSFET의 신뢰성 및 게이트 누설 전류, 노이즈(noise) 특성 등의 특성을 향상시킬 수 있고, 여러 가지의 면방위 상에 있어서 각각 특성이 양호한 MOSFET을 실현하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제1 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해 도시한 공정 단면도.
도 2는 본 발명의 제2 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해 도시한 공정 단면도.
도 3은 동일하게, 본 발명의 제2 실시예에 따른 CMOS의 다른 구성에 있어서의 제조 방법을 나타내는 공정 단면도.
도 4는 동일하게, 본 발명의 제2 실시예에 따른 CMOS의 또 다른 구성에 있어서의 제조 방법을 나타내는 사시도.
도 5는 동일하게, 도 4에 도시한 CMOS의 제조 방법을 설명하기 위한 공정 단면도.
도 6은 본 발명의 제3 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해 도시한 공정 단면도.
도 7은 본 발명의 제4 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제1 구성을 예로 나타내는 공정 단면도.
도 8은 동일하게, 본 발명의 제4 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제2 구성을 예로 나타내는 공정 단면도.
도 9는 동일하게, 본 발명의 제4 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제3 구성을 예로 나타내는 공정 단면도.
도 10은 동일하게, 본 발명의 제4 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제4 구성을 예로 나타내는 단면도.
도 11은 본 발명의 제5 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제1 구성을 예로 나타내는 공정 단면도.
도 12는 동일하게, 본 발명의 제5 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제2 구성을 예로 나타내는 공정 단면도.
도 13은 동일하게, 본 발명의 제5 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제3 구성을 예로 나타내는 공정 단면도.
도 14는 동일하게, 본 발명의 제5 실시예에 따른 CMOS 제조 방법에 대하여 설명하기 위해, 제4 구성을 예로 나타내는 단면도.
도 15는 본 발명의 제6 실시예에 있어서의 게이트 절연막의 구성의 일례를 나타내는 MOSFET의 단면도.
도 16은 본 발명에 따른 웨이퍼면 내에 있어서의 산화막의 막 두께 변동에 대하여 설명하기 위해 도시한 특성도.
도 17은 본 발명에 따른 MOSFET의 상호 컨덕턴스 및 임계치 전압의 웨이퍼면 내에 있어서의 변동에 대하여 설명하기 위해 도시한 특성도.
도 18은 본 발명에 따른 MOS 캐패시터를 예로, 그 신뢰성에 대하여 설명하기 위해 도시한 특성도.
도 19는 본 발명에 따른 (100) 면방위 상에 두꺼운 게이트 산화막을 갖는 MOSFET을, (111) 면방위 상에 얇은 게이트 산화막을 갖는 MOSFET을 각각 형성하도록 한 경우를 예로 나타내는 CMOS의 공정 단면도.
도 20은 본 발명에 따른 면방위와 실리콘 산화막과의 관계에 대하여 설명하기 위해 도시한 특성도.
도 21은 본 발명에 따른 적층막을 포함하는 게이트 절연막을 갖는 MOSFET을 (100), (111) 면방위 상에 형성하도록 한 경우를 예로 나타내는 CMOS의 공정 단면도.
도 22는 종래 기술과 그 문제점을 설명하기 위해 도시한 CMOS의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 소자 분리 영역
13a : 소자 영역(N-형 웰 영역)
13b : 소자 영역(P-형 웰 영역)
15 : 실리콘 에피택셜 성장층
16, 16a, 16b : 게이트 절연막
16a-1, 16-1: 실리콘 산화막
16a-2, 16-2: 고유전체막
17, 17a, 17b : 게이트 전극
18 : 얕은 소스·드레인 영역
19 : 게이트 측벽부
20, 20a, 20a-1, 20a-2, 20b : 깊은 소스·드레인 영역
21 : 커버 절연막
A : 채널 폭
B : 채널 길이
X : (100) 면방위
Y : (110) 면방위
상기한 목적을 달성하기 위해, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 채널 형성 영역에 에피택셜 성장층을 가지며, 게이트 절연막과 접하는 상기 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터와, 에피택셜 성장층이 없는 채널 형성 영역을 가지며, 게이트 절연막과 접하는 상기 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터를 포함한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 제1 채널 불순물 프로파일(profile)을 가지며, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터와, 제2 채널 불순물 프로파일을 가지며, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터를 포함하고, 상기 제1 채널 불순물 프로파일이 상기 제2 채널 불순물 프로파일에 비해 게이트 절연막과 접하는 채널 형성 영역의 표면부에서 저농도인 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 에피택셜 성장층을 갖는 (100) 실리콘 면방위 상의 제1 영역과, 에피택셜 성장층이 없는 (100) 실리콘 면방위와는 다른 실리콘 면방위 상의 제2 영역으로 구성되는 전계 효과형 트랜지스터를 포함한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 소스·드레인 영역에 에피택셜 성장층을 가지며, 실리사이드층 혹은 금속 배선층과 접하는 소스·드레인 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터와, 에피택셜 성장층이 없는 소스·드레인 영역을 가지며, 실리사이드층 혹은 금속 배선층과 접하는 소스·드레인 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터를 포함한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 소스·드레인 영역의 실리사이드층 혹은 금속 배선층과 접하는 표면부가 에피택셜 성장층을 갖는 (100) 실리콘 면방위 상의 제1 영역과, 에피택셜 성장층이 없는 (100) 실리콘 면방위와는 다른 실리콘 면방위 상의 제2 영역으로 구성되는 전계 효과형 트랜지스터를 포함한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터와, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터를 포함하고, 상기 제2 전계 효과형 트랜지스터의 게이트 절연막의 산화막 환산 용량 막 두께가 상기 제1 전계 효과형 트랜지스터의 게이트 절연막의 산화막 환산 용량 막 두께보다도 얇은 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 것에 있어서, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형트랜지스터와, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터를 포함하고, 상기 제1 전계 효과형 트랜지스터의 게이트 절연막이 상기 채널 형성 영역과 접하는 제1 절연막과 이 제1 절연막과는 다른 물질 혹은 다른 조성으로 이루어지는 제2 절연막과의 적층막으로서 구성되고, 상기 제2 전계 효과형 트랜지스터의 게이트 절연막이 상기 채널 형성 영역과 접하는 제3 절연막과 이 제3 절연막과는 다른 물질 혹은 다른 조성으로 이루어지는 제4 절연막과의 적층막으로서 구성됨과 함께, 상기 제3 절연막의 산화막 환산 용량 막 두께가 상기 제1 절연막의 산화막 환산 용량 막 두께보다도 얇은 것을 특징으로 한다.
본 발명의 반도체 장치에 따르면, (100) 이외의 실리콘 면방위 상에 형성되는 전계 효과형 트랜지스터의 특성을 개선할 수 있게 된다. 이에 따라, 여러 가지의 실리콘 면방위 상에 있어서의 각 트랜지스터의 이점을 손상시키지 않고, 매우 고성능, 고신뢰성, 또한, 저누설 전류(leak current)로, 노이즈 특성이 양호한 전계 효과형 트랜지스터를 동일한 실리콘 기판 상에 혼재시키는 것이 가능해진다.
<실시예>
우선, 본 발명의 실시예에 대하여 설명하기 전에, 본 발명의 개념에 대하여 해설한다.
통상, 실리콘 기판의 (100) 면방위 상에서의 에피택셜 성장은 실리콘 표면의 거칠기(roughness)를 벌크 표면보다도 감소시킨다. 그러나, 본 발명자가 새롭게 얻은 사실에 따르면, (100) 이외의 면방위 상에서의 에피택셜 성장은, 반대로, 실리콘 표면의 거칠기를 증대시키고 있다.
표 1은 실리콘 벌크(Bulk-Si)와 실리콘 에피택셜 성장층(Epi-Si)의 표면의 거칠기를 AFM(Atomic Force Microscope)에 의해 평가했을 때의 결과를 나타낸 것이다.
면방위 Ra(㎚) RMS(㎚)
(100)(111) 벌크-Si 0.110.11 0.140.13
(100)(111) Epi-Si 0.080.19 0.100.24
단, Ra(제곱 최소 거칠기)는 정량면에서 중심면으로부터 표면까지의 편차의 제곱의 평균값의 평방근이고, RMS(산술 평균 거칠기)는 정량면에서 중심면으로부터 표면까지의 편차의 절대치의 평균값이다.
에피택셜 성장에 의한 실리콘 표면의 거칠기의 변동은 각 면방위에서의 실리콘의 성장 속도에 매우 강한 영향을 받는다. 표 1에 나타낸 결과가 얻어진 이유로서는 실리콘의 (100) 면방위 방향으로의 에피택셜 성장 속도는 다른 면방위 방향에 비해 빠르고, 또 한편으로, (111) 면방위 방향으로의 성장 속도는 (100) 등의 다른 면방위 방향에 비해 느린 것이 원인으로 추측된다.
따라서, (100) 이외의 (111) 면방위 상 등에서의 비도핑 실리콘 에피택셜 성장층(non-doped silicon epitaxial deposition layer)을 채널부에 갖는 MOSFET의 경우, 트랜지스터의 절연막의 신뢰성 및 게이트 누설 전류 등의 특성이 계면 거칠기(interface roughness)가 증대함으로써, (100) 면방위 상의 MOSFET에 비해 열화된다.
또한, (100) 이외의 면방위 상에 실리콘 에피택셜 성장층을 소스·드레인 영역에 갖는 MOSFET을 형성한 경우, 실리콘 계면의 거칠기(silicon interface roughness)가 증대되기 때문에, 실리사이드·실리콘 계면(silicide/silicon interface)의 특성이 열화되어 접합 전류의 증가를 가져온다.
이 문제는 (111) 면방위 상의 트랜지스터에만 생기는 것이 아니라, (100) 면방위 상보다도 실리콘의 성장 속도가 느린 것으로 알려져 있는 (110), (113), (115)의 각 면방위(예를 들면, C. H. VandenBrekel, "growth rate anisotropy and morphology of autoepitaxial silicon films from SiCl4," Jof Crystal Growth, pp.259-266, 1974.(참고 문헌[4] 참조))나, (211), (311), (511), (811), (101), (011) 등의 면방위에 있어서도 마찬가지의 문제가 야기된다.
이하에, 상기한 문제를 해결하기 위해 이루어진 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 CMOS 제조 방법에 대하여 개략적으로 나타낸 것이다.
우선, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 실리콘 이방성 에칭에 의해 가공하고, 그 표면부의 일부에 (100) 이외의 면방위(여기서는, (110) 면방위)를 노출시킨다. 그 후, 실리콘 기판(11)의 표면부에 소자 분리 영역(12)을 형성하여 소자 영역(N-형 웰 영역, P-형 웰 영역: 13a, 13b)을 구획하여 확정한다. 이 경우, 상기 (110) 면방위는 제2 불순물 프로파일을 갖는 제2 MOSFET(P형 MOSFET) 형성 영역인 상기 N-형 웰 영역(13a)의 표면부에 형성되도록 한다(이상, 도 1의 (a) 참조).
계속해서, 상기 소자 영역(13a, 13b)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, 채널부로서 원하는 임계치를 실현하기 위한 불순물인 비소 및 붕소를 각각 상기 N-형 웰 영역(13a) 및 P-형 웰 영역(13b)에 도입한다.
계속해서, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 N-형 웰 영역(13a)만을 커버 절연막(cover insulating film: 21)에 의해 피복한다. 즉, 제1 MOSFET(N형 MOSFET)의 형성 영역인 상기 P-형 웰 영역(13b)을 제외한 상기 N-형 웰 영역(13a)에만 상기 실리콘 희생 산화막을 잔존시킨다(이상, 도 1의 (b) 참조).
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 상기 N형 MOSFET의 채널부가 되는 상기 P-형 웰 영역(13b)의 주표면 상에만 제1 불순물 프로파일을 갖는 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다(이상, 도 1의 (c) 참조). 이 프로세스에 의해, 매우 급한 불순물 농도 경사를 갖는 (100) 면방위 상의 N형 MOSFET의채널부가 실현된다.
이 후, 상기 N-형 웰 영역(13a)을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 급속 램프 가열(RTO)법(Rapid Thermal Oxidation method)에 의해 게이트 산화 처리를 행하여, 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 소정 두께의 게이트 절연막(16a, 16b)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수 있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16a, 16b)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16a, 16b) 상에 폴리실리콘막을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여, 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 원하는 게이트 길이를 갖는 게이트 전극(17a, 17b)을 형성한다.
계속해서, 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서 1000℃의 온도에 의해 20초간 정도 열처리를 행하여, 상기 P-형 웰 영역(13b)의 표면부에 얕은 소스·드레인 영역(18)을 형성한다.
이 후, 상기 게이트 전극(17b)의 게이트 측벽부(19), 및, 상기 얕은 소스·드레인 영역(18)보다도 깊은 소스·드레인 영역(20a, 20b)을 각각 형성한다. 이에 따라, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖는 (100) 면방위 상의 NMOS 트랜지스터(N형 MOSFET), 및, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖지 않는 상기 N-형 웰 영역(13a)을 포함하는 채널부를 포함하는 (100) 이외의 (110) 면방위 상의 PMOS 트랜지스터(P형 MOSFET)를 각각 완성시킨다(이상, 도 1의 (d) 참조).
그리고, 주지의 기술에 의해, 상기 게이트 전극(17a, 17b) 상 및 상기 소스·드레인 영역(20a, 20b)의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
이러한 에피택셜 채널 구조(epitaxial channel structure)를 취함으로써, (100) 면방위 상의 MOSFET의 특성을 향상시키는 경우에 있어서도, 본 발명에서는 여러 가지의 면방위 상에 있어서의 (100) 이외의 면방위 상에 형성되는 MOSFET의 이점을 손상시키지 않고, 매우 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET을 동일한 실리콘 기판 상에 혼재시키는 것이 가능해진다.
본 실시예에서는, (100) 면방위 상에 N형 MOSFET의 채널부를, (100) 이외의 면방위 상에 P형 MOSFET의 채널부를 각각 형성하는 경우의 예에 대하여 설명하였다. 이 경우, N형 MOSFET 및 P형 MOSFET 모두 양호한 모빌리티가 얻어짐과 함께, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 CMOS로 할 수 있다.
또한, (100) 면방위 상 및 (100) 면방위와는 다른 면방위 상에 동일한 도전형의 MOSFET을 형성하는 경우(예를 들면, 양방의 면방위 상에 N형 MOSFET을 각각 형성하는 경우, 혹은, 양방의 면방위 상에 P형 MOSFET을 각각 형성하는 경우)에서도 마찬가지로, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다. 이 경우에는 (100) 면방위 상의 MOSFET의 채널부에만 저농도의 실리콘 에피택셜 성장층을 형성함으로써, 실리콘 에피택셜 성장층이 없는 (100) 면방위와는 다른 면방위 상의 MOSFET과는 임계치가 다른 동일한 도전형의 MOSFET을 동일한 실리콘 기판 상에 형성하는 것이 가능하다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 CMOS 제조 방법에 대하여 개략적으로 나타낸 것이다. 또, 여기서는, 실리콘 기판 상의, 적어도 (100) 이외의, 예를 들면 (110) 면방위만을 절연막에 의해 피복하고, 그 (110) 면방위를 제외한 모든 영역에 대하여 실리콘 에피택셜 성장층을 형성하도록 한 경우에 대해 설명한다.
우선, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 실리콘 이방성 에칭에 의해 가공하고, 그 표면부의 일부에 (100) 이외의 (110) 면방위를 노출시킨다. 그 후, 실리콘 기판(11)의 표면부에 소자 분리 영역(12)을 형성하여 소자 영역(N-형 웰 영역, P-형 웰 영역: 13a, 13b)을 구획하여 확정한다. 이 경우, 상기 (110) 면방위는 제2 불순물 프로파일을 갖는 제2 MOSFET(P형 MOSFET)의 채널 형성 영역인 상기 N-형 웰 영역(13a)의 표면부에 형성되도록 한다(이상, 도 2의 (a) 참조).
계속해서, 상기 소자 영역(13a, 13b)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, 채널부로서 원하는 임계치를 실현하기 위한 불순물인 비소 및 붕소를, 각각, 상기 N-형 웰 영역(13a) 및 P-형 웰 영역(13b)에 도입한다.
계속해서, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 N-형 웰 영역(13a)의 (110) 면방위 상의 채널 형성 영역을 포함하는 영역을 커버 절연막(21)에 의해 피복한다. 즉, 제1 MOSFET(N형 MOSFET)의 형성 영역인 상기 P-형 웰 영역(13b)과, 상기 N-형 웰 영역(13a) 상의 상기 (100) 면방위 상을 제외한 상기 (110) 면방위 상에만 상기 실리콘 희생 산화막을 잔존시킨다(이상, 도 2의 (b) 참조).
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 적어도 상기 N형 MOSFET의 채널부가 되는 상기 P-형 웰 영역(13b)의 주표면 상을 포함하는 상기 (100) 면방위 상에, 제1 불순물 프로파일을 갖는 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다(이상, 도 2의 (c) 참조). 이 프로세스에 의해, 매우 급한 불순물 농도 경사를 갖는(100) 면방위 상의 N형 MOSFET의 채널부가 실현된다.
이 후, 상기 (110) 면방위 상을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 급속 램프 가열(RTO)법에 의해 게이트 산화 처리를 행하여, 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 소정 두께의 게이트 절연막(16a, 16b)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초 간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수 있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16a, 16b)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16a, 16b) 상에 폴리실리콘막을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 원하는 게이트 길이를 갖는 게이트 전극(17a, 17b)을 형성한다.
계속해서, 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서 1000℃의 온도에 의해 20초간 정도 열처리를 행하여, 상기 P-형 웰 영역(13b)의 표면부에 얕은 소스·드레인 영역(18)을 형성한다.
이 후, 상기 게이트 전극(17b)의 게이트 측벽부(19), 및, 상기 얕은 소스·드레인 영역(18)보다도 깊은 소스·드레인 영역(20a, 20b)을 각각 형성한다. 이에따라, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖는 (100) 면방위 상의 NMOS 트랜지스터(N형 MOSFET), 및, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖지 않는 상기 N-형 웰 영역(13a)을 포함하는 채널부를 포함하는 (100) 이외의 (110) 면방위 상의 PMOS 트랜지스터(P형 MOSFET)을 각각 완성시킨다(이상, 도 2의 (d) 참조).
그리고, 주지의 기술에 의해, 상기 게이트 전극(17a, 17b) 상 및 상기 소스· 드레인 영역(20a, 20b)의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
이와 같이, (110) 면방위 상만을 제외한 (100) 면방위 상에 각각 실리콘 에피택셜 성장층(15)을 형성하도록 한 본 실시예의 경우에서도, 상술한 제1 실시예에 나타낸 CMOS의 경우와 마찬가지의 효과를 기대할 수 있다.
이 경우, 소스·드레인 영역(20a, 20b)에서도 (100) 면방위 상에만 실리콘 에피택셜 성장층(15)이 형성됨으로써, 실리사이드·실리콘 계면에서의 거칠기의 증대가 (110) 면방위 상에 채널부를 갖는 MOSFET의 소스·드레인 영역(20a)에서 억제되어 소스·드레인 접합 누설 전류의 증가를 막을 수 있다.
또, 소스·드레인 영역(20a, 20b)에 대하여, 실리사이드층을 형성하지 않은 경우에서는, 배선 컨택트(금속 배선층)·실리콘 계면에서의 거칠기의 증대가 (110) 면방위 상에 채널부를 갖는 MOSFET의 소스·드레인 영역(20a)에서 억제되어 소스·드레인 접합 누설 전류의 증가를 막을 수 있다.
또한, 도 3의 (a)∼도 3의 (d)에 도시한 바와 같이, 게이트 전극(17a, 17b) 형성 후, (100) 이외의, 예를 들면 (111) 면방위 상의 소스·드레인 영역(20a-1)을 커버 절연막(21)으로 피복함으로써, (100) 면방위 상의 제1 MOSFET의 소스·드레인 영역(20b), 및, (111) 면방위 상에 채널부를 갖는 제2 MOSFET에서의 소스·드레인 영역(20a-1, 20a-2)의 (100) 면방위의 표면이 노출되어 있는 영역(20a-2) 상에 선택적으로 실리콘 에피택셜 성장층(15)을 형성시킴으로써, 마찬가지의 효과가 얻어진다(소위, 엘리베이티드 소스·드레인 구조(elevated source-drain structure)).
또한, 도 4 및 도 5의 (a-1)∼도 5의 (a-4), 도 5의 (b-1)∼도 5의 (b-4)는, 실리콘 기판(11)의 표면부에 적어도 (100) 면방위 X와, 그 이외의, 예를 들면 (110) 면방위 Y를 모두 노출시키고, 그 (110) 면방위 Y를 제외한 모든 영역에 대하여 실리콘 에피택셜 성장층(15)을 형성하도록 한 경우를 예로 나타낸 것이다. 또, 도 4는 실리콘 기판(11)의 사시도이고, 도 5의 (a-1)∼도 5의 (a-4)는 각각 (100) 면방위 X에 대한 단면도이고, 도 5의 (b-1)∼도 5의 (b-4)는 각각 (110) 면방위 Y에 대한 단면도이다.
우선, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 실리콘 이방성 에칭에 의해 가공하고, 그 표면부의 일부에 (100) 면방위 X, 및, (100) 이외의 (110) 면방위 Y를 노출시킨다. 이 경우, 예를 들면 도 4에 도시한 바와 같이, (100) 면방위 X 및 (110) 면방위 Y는 모두 실리콘 기판(11)에 대하여90° 각도를 이루며, (100) 면방위 X와 (110) 면방위 Y 간은 45°(혹은, 135°) 각도가 된다.
이 후, 예를 들면 도 5의 (a-1), 도 5의 (b-1)에 도시한 바와 같이, 상기 실리콘 기판(11)의 표면부에 소자 분리 영역(12)을 형성하여 소자 영역(N-형 웰 영역, P-형 웰 영역: 13a, 13b)을 구획하여 확정한다. 이 경우, 상기 (100) 면방위 X는 제1 불순물 프로파일을 갖는 제1 MOSFET(N형 MOSFET)의 채널 형성 영역인 상기 P-형 웰 영역(13b)의 표면부에 형성되도록 한다. 또한, 상기 (110) 면방위 Y는 제2 불순물 프로파일을 갖는 제2 MOSFET(P형 MOSFET)의 채널 형성 영역인 상기 N-형 웰 영역(13a)의 표면부에 형성되도록 한다.
계속해서, 상기 소자 영역(13a, 13b)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, 채널부로서 원하는 임계치를 실현하기 위한 불순물인 비소 및 붕소를, 각각, 상기 N-형 웰 영역(13a) 및 P-형 웰 영역(13b)에 도입한다.
계속해서, 예를 들면 도 5의 (a-2), 도 5의 (b-2)에 도시한 바와 같이, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 N-형 웰 영역(13a)의 (110) 면방위 Y 상의 채널 형성 영역을 포함하는 영역을 커버 절연막(21)에 의해 피복한다. 즉, 상기 (110) 면방위 Y상에만 상기 실리콘 희생 산화막을 잔존시킨다.
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 도 5의 (a-3), 도 5의 (b-3)에 도시한 바와 같이, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 적어도 상기 N형 MOSFET의 채널부가 되는 상기 P-형 웰 영역(13b)의 주표면 상을 포함한 상기 (100) 면방위 X 상에 제1 불순물 프로파일을 갖는 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다. 이 프로세스에 의해, 매우 급한 불순물 농도 경사를 갖는 (100) 면방위 X 상의 N형 MOSFET의 채널부가 실현된다.
이 후, 상기 (110) 면방위 Y 상을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 급속 램프 가열(RTO)법에 의해 게이트 산화 처리를 행하여, 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 소정 두께의 게이트 절연막(16a, 16b)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초 간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수 있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16a, 16b)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16a, 16b) 상에 폴리실리콘막을 250㎚ 두께정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 원하는 게이트 길이를 갖는 게이트 전극(17a, 17b)을 형성한다.
본 실시예의 경우, (100) 면방위 X 상의 MOSFET의 게이트 전극(17a) 및 (110) 면방위 Y 상의 MOSFET의 게이트 전극(17b)에 관한 것으로, 모두 (100) 면방위의 실리콘 기판(11)의 기판면에 대하여 게이트 길이 방향이 90°를 이루는 종형의 MOSFET 구조로 되어 있다. 그 때문에, 게이트 전극(17a, 17b)의 형성이 동일 프로세스에 의해 가능하며, 보다 공정의 간소화를 도모할 수 있음과 함께 프로세스의 정합성이 우수하고, 또한, 미세화에 있어서도 적합하다.
계속해서, 도 5의 (a-4), 도 5의 (b-4)에 도시한 바와 같이, 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서 1000℃의 온도에 의해 20초간 정도 열처리를 행하여, 상기 N-형 웰 영역(13a)의 표면부 및 상기 P-형 웰 영역(13b)의 표면부에 소스·드레인 영역(20a, 20b)을 각각 형성한다. 이에 따라, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖는 (100) 면방위 X 상의 N형 MOSFET, 및, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖지 않는 상기 N-형 웰 영역(13a)을 포함하는 채널부를 포함하는 (100) 이외의 (110) 면방위 Y 상의 P형 MOSFET을 각각 완성시킨다.
그리고, 주지의 기술에 의해, 상기 게이트 전극(17a, 17b) 상 및 상기 소스·드레인 영역(20a, 20b)의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
또, (100) 면방위의 실리콘 기판(11)을 이용한 경우에 대해 설명하였지만, 이에 한하지 않고, (110) 면방위의 실리콘 기판을 이용할 수도 있다. 즉, (110) 면방위의 실리콘 기판의 표면부에 실리콘 이방성 에칭 등에 의해 (100) 면방위 X 및 (110) 면방위 Y를 노출시키고, 각각의 면방위 X, Y 상에 MOSFET을 형성하는 경우에 있어서도 마찬가지의 효과가 얻어진다.
본 실시예에서는, 어느 경우에서도 (100) 면방위 상에 N형 MOSFET의 채널부를, (100) 이외의 면방위 상에 P형 MOSFET의 채널부를 각각 형성하는 경우의 예에 대하여 설명하였다. 이 경우, N형 MOSFET 및 P형 MOSFET 모두 양호한 모빌리티가 얻어짐과 함께, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 CMOS로 할 수 있다.
또한, (100) 면방위 상 및 (100) 면방위와는 다른 면방위 상에 동일한 도전형의 MOSFET을 형성하는 경우(예를 들면, 양방의 면방위 상에 N형 MOSFET을 각각 형성하는 경우, 혹은, 양방의 면방위 상에 P형 MOSFET을 각각 형성하는 경우)에 있어서도, 마찬가지로, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다. 이 경우에는 (100) 면방위 상의 MOSFET의 채널부에만 저농도의 실리콘 에피택셜 성장층을 형성함으로써, 실리콘 에피택셜 성장층이 없는 (100) 면방위와는 다른 면방위 상의 MOSFET과는 임계치가 다른 동일한 도전형의 MOSFET을동일한 실리콘 기판 상에 형성하는 것이 가능하다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 따른 CMOS 제조 방법에 대하여 개략적으로 나타낸 것이다. 또, 여기서는, 실리콘 기판 상의, 적어도 (100) 이외의, 예를 들면 (111) 면방위 상에 P형 MOSFET을 형성하도록 한 경우에 대해 설명한다.
우선, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 화학 액상 에칭에 의해 가공하여 그 표면부의 일부에 V자형 홈을 형성하고, (100) 이외의 (111) 면방위를 노출시킨다. 그 후, 실리콘 기판(11)의 표면부에 소자 분리 영역(12)을 형성하여 소자 영역(N-형 웰 영역, P-형 웰 영역: 13a, 13b)을 구획하여 확정한다. 이 경우, 상기 (111) 면방위는 제2 불순물 프로파일을 갖는 제2 MOSFET(P형 MOSFET)의 형성 영역인 상기 N-형 웰 영역(13a)의 표면부에 형성되도록 한다(이상, 도 6의 (a) 참조).
계속해서, 상기 소자 영역(13a, 13b)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, 채널부로서 원하는 임계치를 실현하기 위한 불순물인 비소 및 붕소를, 각각, 상기 N-형 웰 영역(13a) 및 P-형 웰 영역(13b)에 도입한다.
계속해서, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 N-형 웰 영역(13a)[또는, 상기 N-형 웰 영역(13a)의 적어도(111) 면방위 상]만을 커버 절연막(21)에 의해 피복한다. 즉, 제1 MOSFET(N형 MOSFET)의 형성 영역인 상기 P-형 웰 영역(13b)을 제외한 상기 N-형 웰 영역(13a)[또는, 상기 N-형 웰 영역(13a) 상의 상기 (100) 면방위 상을 제외한 상기 (111) 면방위] 상에만 상기 실리콘 희생 산화막을 잔존시킨다(이상, 도 6의 (b) 참조).
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 적어도 상기 N형 MOSFET의 채널부가 되는 상기 P-형 웰 영역(13b)의 상기 (100) 면방위 상에 제1 불순물 프로파일을 갖는 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다(이상, 도 6의 (c) 참조). 이 프로세스에 의해, 매우 급한 불순물 농도 경사를 갖는 (100) 면방위 상의 N형 MOSFET의 채널부가 실현된다.
이 후, 적어도 상기 (111) 면방위 상을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 급속 램프 가열(RTO)법에 의해 게이트 산화 처리를 행하여, 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 소정 두께의 게이트 절연막(16a, 16b)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초 간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16a, 16b)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16a, 16b) 상에 폴리실리콘막을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여 상기 N-형 웰 영역(13a) 및 상기 P-형 웰 영역(13b)에, 각각, 원하는 게이트 길이를 갖는 게이트 전극(17a, 17b)을 형성한다.
계속해서, 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서 1000℃의 온도에 의해 20초간 정도 열처리를 행하여, 상기 P-형 웰 영역(13b)의 표면부에 얕은 소스·드레인 영역(18)을 형성한다.
이 후, 상기 게이트 전극(17b)의 게이트 측벽부(19), 및, 상기 얕은 소스·드레인 영역(18)보다도 깊은 소스·드레인 영역(20a, 20b)을 각각 형성한다. 이에 따라, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖는 (100) 면방위 상의 NMOS 트랜지스터(N형 MOSFET), 및, 상기 실리콘 에피택셜 성장층(15)을 채널부에 갖지 않는 상기 N-형 웰 영역(13a)을 포함하는 채널부를 포함하는 (100) 이외의 (111) 면방위 상의 PMOS 트랜지스터(P형 MOSFET)를 각각 완성시킨다(이상, 도 6의 (d) 참조).
그리고, 주지의 기술에 의해, 상기 게이트 전극(17a, 17b) 상 및 상기 소스·드레인 영역(20a, 20b)의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
이와 같이, (100) 면방위 상 및 (100) 이외의 (111) 면방위 상에 MOSFET을 각각 형성하도록 한 본 실시예의 경우에 있어서도, 상술한 제1, 제2 실시예에 나타낸 CMOS의 경우와 마찬가지의 효과를 기대할 수 있다.
본 실시예에서는, (100) 면방위 상에 N형 MOSFET의 채널부를, (100) 이외의 면방위 상에 P형 MOSFET의 채널부를 각각 형성하는 경우의 예에 대해 설명하였다. 이 경우, N형 MOSFET 및 P형 MOSFET 모두 양호한 모빌리티가 얻어짐과 함께, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 CMOS로 할 수 있다.
또한, (100) 면방위 상 및 (100) 면방위와는 다른 면방위 상에 동일한 도전형의 MOSFET을 형성하는 경우(예를 들면, 양방의 면방위 상에 N형 MOSFET을 각각 형성하는 경우, 혹은, 양방의 면방위 상에 P형 MOSFET을 각각 형성하는 경우)에 있어서도, 마찬가지로, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다. 이 경우에는 (100) 면방위 상의 MOSFET의 채널부에만 저농도의 실리콘 에피택셜 성장층을 형성함으로써, 실리콘 에피택셜 성장층이 없는 (100) 면방위와는 다른 면방위 상의 MOSFET과는 임계치가 다른 동일한 도전형의 MOSFET을 동일한 실리콘 기판 상에 형성하는 것이 가능하다.
(제4 실시예)
도 7은 본 발명의 제4 실시예에 따른 CMOS 제조 방법에 대하여 개략적으로 나타낸 것이다. 또, 여기서는, 채널 폭 방향의 단면에서, 실리콘 기판 상의 적어도 (100) 면방위와, 그 이외의, 예를 들면 (110) 면방위를 포함하여 MOSFET의 채널부를 구성하도록 한 경우에 대해 설명한다.
우선, 도 7의 (a)에 도시한 바와 같이, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 실리콘 이방성 에칭에 의해 가공하고, 그 일부분에 (100) 이외의 (110) 면방위를 노출시킨다. 이 후, 실리콘 기판(11)의 표면부에 소자 분리 영역(12)을 형성하여 트랜지스터의 채널부를 형성하기 위한 영역을 구획하여 확정한다. 이 경우, 단위 면적당의 전류 구동력을 높이기 위해, 채널 폭 방향의 단면에서는 상기 (100) 면방위 외에 상기 (110) 면방위가 노출된다.
계속해서, 상기 실리콘 기판(11)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, N형 MOSFET인 경우에는 채널부로서 원하는 임계치를 실현하기 위한 불순물인 붕소를, P형 MOSFET인 경우에는 비소를 각각 도입한다.
계속해서, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 실리콘 기판(11)의 (110) 면방위 상만을 커버 절연막(21)에 의해 피복한다. 즉, 상기 (100) 면방위 상을 제외한 상기 (110) 면방위 상에만 상기 실리콘 희생 산화막을 잔존시킨다.
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 상기 (100) 면방위 상에 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다.
이 후, 상기 (110) 면방위 상을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 도 7의 (c)에 도시한 바와 같이, 급속 램프 가열(RTO)법에 의해 게이트 산화 처리를 행하여, 소정 두께의 게이트 절연막(16)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수 있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16) 상에 폴리실리콘막을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여 원하는 게이트 폭을 갖는 게이트 전극(17)을 형성한다.
계속해서, 소스·드레인 영역을 형성하기 위한 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서 1000℃의 온도에 의해 20초간 정도 열 처리를 행한다.
이렇게 해서, 상기 실리콘 에피택셜 성장층(15)을 갖는 (100) 면방위 상의 실리콘면, 및, 상기 실리콘 에피택셜 성장층(15)을 갖지 않는 (110) 면방위 상의 실리콘면을 각각 채널부로서 포함하는 MOSFET이 완성된다.
그리고, 주지의 기술에 의해 상기 게이트 전극(17) 상 및 상기 소스·드레인 영역의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
이와 같이, (100) 면방위 외에 (110) 면방위 상의 실리콘면이 트랜지스터의 채널부에 포함되도록 구성한 본 실시예의 경우, 채널 폭 방향의 단면에서, 범위 A로 나타내는 부분이 대강의 채널 폭이 된다. 이에 따라, 웨이퍼(wafer) 상면에서 본 게이트 폭보다도 채널 폭을 넓게 하는 것이 가능하다. 따라서, 보다 높은 구동력을 얻는 것이 가능하고, 미세화에 적합한 구조가 된다.
또, 상기한 제4 실시예에 따른 MOSFET에서는 (110) 면방위 상의 실리콘면도 포함하여 트랜지스터의 채널부를 구성하도록 하였지만, 이에 한하지 않고, 예를 들면 도 8의 (a)∼도 8의 (c)에 도시한 바와 같이, 채널 폭 방향의 단면에서는 (111) 면방위 상의 실리콘면을 포함하여 트랜지스터의 채널부(채널 폭 A)를 구성하는 것도 가능하다.
혹은, 예를 들면 도 9의 (a)∼도 9의 (c)에 도시한 바와 같이, 채널 폭 방향의 단면에서, (100) 이외에 (110) 면방위 상의 실리콘면과(111) 면방위 상의 실리콘면 등, 복수의 (100) 이외의 실리콘면을 포함하여 트랜지스터의 채널부(채널 폭 A)를 구성하는 것도 가능하다.
또한, 도 10에 도시한 바와 같이, 채널 폭 방향의 단면에서, (100) 이외의, 예를 들면 (110) 면방위 등의 실리콘면의 수개소(數個所)를 포함하여 트랜지스터의 채널부(채널 폭 A)를 구성하는 것도 가능하다.
본 실시예에서는, 어느 경우에서도 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다.
(제5 실시예)
도 11은 본 발명의 제5 실시예에 따른 CMOS 제조 방법에 대하여 개략적으로 나타낸 것이다. 또, 여기서는, 채널 길이 방향의 단면에서, 실리콘 기판 상의 적어도 (100) 면방위와, 그 이외의, 예를 들면 (110) 면방위를 포함하여 MOSFET의 채널부를 구성하도록 한 경우에 대해 설명한다.
우선, 도 11의 (a)에 도시한 바와 같이, (100) 면방위의 실리콘 기판(11)의 표면부를 주지의 기술, 예를 들면 실리콘 이방성 에칭에 의해 가공하고, 그 일부분에 (100) 이외의 (110) 면방위를 노출시킨다. 이 후, 실리콘 기판(11)의 표면부에 소자 분리 영역(도시하지 않음)을 형성한다. 이 경우, 채널 길이 방향의 단면에서는 상기 (100) 면방위와, 상기 (110) 면방위를 포함하여 트랜지스터의 채널부를 형성하기 위한 실리콘면이 형성된다.
계속해서, 상기 실리콘 기판(11)의 표면 상에 12㎚의 막 두께의 실리콘 희생 산화막(도시하지 않음)을 형성한 후, N형 MOSFET인 경우에는 채널부로서 원하는 임계치를 실현하기 위한 불순물인 붕소를, P형 MOSFET인 경우에는 비소를 각각 도입한다.
계속해서, 상기 실리콘 희생 산화막의 일부를 박리함으로써, 상기 실리콘 기판(11)의 (110) 면방위 상만을 커버 절연막(21)에 의해 피복한다. 즉, 상기 (100) 면방위 상을 제외한 상기 (110) 면방위 상에만 상기 실리콘 희생 산화막을 잔존시킨다.
계속해서, 상기 실리콘 기판(11)의 표면부의 잔류 산소를 제거하기 위한 전 처리로서, 940℃에서의 프리히팅 처리를 행한다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 감압 기상 피착(RP-CVD)법에 의해, 예를 들면, 800℃의 온도에서 Si2H4Cl2가스를 이용하여, 상기 (100) 면방위 상에 실리콘 에피택셜 성장층(저농도층: 15)을 약 30㎚의 두께로 형성한다.
이 후, 상기 (110) 면방위 상을 피복하는 커버 절연막(실리콘 희생 산화막: 21)을 제거한다.
그 후, 도 11의 (c)에 도시한 바와 같이, 급속 램프 가열(RTO)법에 의해 게이트 산화 처리를 행하여, 소정 두께의 게이트 절연막(16)을 형성한다. 예를 들면, RTO법에 의해, 800℃의 온도에서 10초간이라는 조건으로 게이트 산화 처리를 행하면, 1.5㎚ 두께의 산화막을 형성할 수 있다. 이 RTO법 혹은 로 산화법을 이용하면, 적절한 온도 및 시간을 선택함으로써 원하는 두께의 게이트 절연막(16)을 실현할 수 있다.
계속해서, 상기 게이트 절연막(16) 상에 폴리실리콘막을 250㎚ 두께 정도의 막 두께로 피착시킨 후, 이방성 에칭에 의해 패터닝하여 원하는 게이트 길이를 갖는 게이트 전극(17)을 형성한다.
계속해서, 소정의 불순물종을 도입한 후, 불순물의 확산 및 활성화를 위해, 예를 들면, 질소 분위기 중에서, 1000℃의 온도에 의해 20초간 정도 열처리를 행하여 소스·드레인 영역(20)을 형성한다.
이렇게 해서, 상기 실리콘 에피택셜 성장층(15)을 갖는 (100) 면방위 상의 실리콘면, 및, 상기 실리콘 에피택셜 성장층(15)을 갖지 않는 (110) 면방위 상의 실리콘면을 각각 채널부로서 포함하는 MOSFET이 완성된다.
그리고, 주지의 기술에 의해, 상기 게이트 전극(17) 상 및 상기 소스·드레인 영역(20)의 표면부에 각각 실리사이드층(도시하지 않음)을 형성하여 각 전극부의 저저항화를 도모한 후, 컨택트부를 통해 금속 배선 등과의 접속이 행해진다.
이와 같이, (100) 면방위 외에 (110) 면방위 상의 실리콘면이 트랜지스터의 채널부에 포함되도록 구성한 본 실시예의 경우, 채널 길이 방향의 단면에서, 범위 B로 나타내는 부분이 대강의 채널 길이가 된다.
또, 상기한 제5 실시예에 따른 MOSFET에서는 (110) 면방위 상의 실리콘면도 포함하여 트랜지스터의 채널부를 구성하도록 하였지만, 이에 한하지 않고, 예를 들면 도 12의 (a)∼도 12의 (c)에 도시한 바와 같이, 채널 길이 방향의 단면에서는 (111) 면방위 상의 실리콘면을 포함하여 트랜지스터의 채널부(채널 길이 B)를 구성하는 것도 가능하다.
혹은, 예를 들면 도 13의 (a)∼도 13의 (c)에 도시한 바와 같이, 채널 길이 방향의 단면에서는 (110) 면방위 상의 실리콘면과 (111) 면방위 상의 실리콘면 등의 복수의 실리콘면을 포함하고, 트랜지스터의 채널부(채널 길이 B)를 구성할 수도 있다.
또한, 도 14에 도시한 바와 같이, 채널 길이 방향의 단면에서는, (100) 이외의, 예를 들면 (110) 면방위 상의 복수의 실리콘면을 포함하여 트랜지스터의 채널부(채널 길이 B)를 구성하는 것도 가능하다.
본 실시예에서는, 어느 경우에서도 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다.
또, 상기한 제1∼제5 각 실시예에서는 (100) 이외의 면방위를 (110) 또는 (111)로 한 경우에 대해 설명하였지만, 이에 한하지 않고, (100) 면방위보다도 실리콘의 성장 속도가 느린 것으로 알려져 있는, 예를 들면 (113)이나 (115), 혹은, (211), (311), (511), (811), (011), (101), (011) 등의 각 면방위에 대해서도 마찬가지의 효과를 기대할 수 있다.
또한, 어느 실시예의 경우에서도 (100) 면방위의 실리콘 기판(웨이퍼)을 이용하여 그 표면부에 (100) 이외의 면방위를 의도적으로 형성하도록 하였지만, 예를 들면, (100) 이외의 면방위의 실리콘 기판에 대해서도 마찬가지로 실시할 수 있다. 즉, (100) 이외의 면방위의 실리콘 기판에서는 이방성 에칭 혹은 화학 에칭(chemical etching) 등에 의해 (100) 면방위를 노출시킨 후, 그 노출면의 트랜지스터의 채널부의 형성 영역에 실리콘 에피택셜 성장층을 형성하도록 하면 좋다.
또한, 실리콘 에피택셜 성장층의 형성은 감압 기상 피착법에 한하지 않고, 예를 들면, 저압 기상 피착(UHV-CVD)법(Ultra-High Vacuum chemical vapor deposition method) 등에 의해서도 형성할 수 있다. 또한, 사용하는 가스도 Si2H4Cl에 한하지 않고, Si2H6, SiHCl4, SiH4등이나, 이들과 H2또는 HCl과의 혼합가스를 사용하는 것도 가능하다.
또한, 각 실시예에서는 실리콘 에피택셜 성장층(15)을 30㎚의 막 두께로 하였지만, 0.2㎚ 정도의 두께에서도 효과는 얻어지고, 보다 두꺼운 막이면, 표면의 평탄화나 게이트 누설 전류의 저감 효과는 더욱 커진다. 단, 게이트 전극에 의한 트랜지스터의 스위칭 특성(switching characteristic)의 제어를 양호하게 실현하기 위해서는 70㎚ 정도까지의 두께로 하는 것이 좋다.
또한, 상기한 제1∼제5 각 실시예에서는 에피택셜 성장층을 주로 실리콘으로 구성하는 경우에 대해 설명하였지만, 이에 한하지 않고, 주로 실리콘과 게르마늄(germanium)과의 혼합층으로 구성되는 층을 이용해도 마찬가지의 효과를 기대할 수 있다.
(제6 실시예)
또한, (100) 면방위와는 다른 면방위 상에 채널/게이트 절연막 계면을 갖는 MOSFET의 게이트 절연막(제2 게이트 절연막)으로서는, (100) 면방위 상에 채널/게이트 절연막 계면을 갖는 MOSFET의 게이트 절연막(제1 게이트 절연막)보다도 얇게 형성하는 것이 바람직하다. 특히, (111) 면방위 상에 형성되는 MOSFET에서는, 예를 들면, 산화막 환산 용량 막 두께로 2.5㎚ 이하, 혹은, 게이트 절연막의 적층막 구조인 경우에는 그 실리콘 기판과 접하는 절연막의 막 두께를 2.5㎚ 이하로 하는 것이 좋다.
여기서, 도 15를 참조하여, 본 발명의 제6 실시예에 따른 MOSFET에서의 게이트 절연막의 막 두께에 대하여 설명한다. 또, 도 15의 (a)는 단층막 구조의 게이트 절연막을 형성하도록 한 경우의 예이고, 도 15의 (b)는 적층막 구조의 게이트 절연막을 형성하도록 한 경우의 예이다.
도 15의 (a)에서, 게이트 절연막(제2 게이트 절연막: 16a)은, 예를 들면, 급속 램프 가열(RTO)법에 의한 게이트 산화 처리에 의해 적어도 실리콘 기판(11)의 (111) 면방위[N-웰 영역(13a)] 상에 2.5㎚ 이하의 두께를 가지며 형성된다.
상술한 바와 같이, 예를 들면, RTO법에 의해, 800℃의 온도에서 10초간이라는 조건으로 게이트 산화 처리를 행하면, 후술하는 표 2에 도시한 바와 같이, 1.5㎚ 두께의 산화막(Pure oxide)을 형성할 수 있다. 이와 같이, RTO법을 이용하면, 적절한 온도 및 시간을 선택함으로써 (111) 면방위 상에 2.5㎚ 이하의 원하는 두께의 게이트 절연막(16a)을 실현할 수 있다.
도 15의 (b)에 있어서, 게이트 절연막(16a)은, 예를 들면, 실리콘 산화막(silicon oxide film)(제2 게이트 절연막: 16a-1)과 고유전체막(16a-2)과의 적층막 구조를 가지며 구성되어 있다. 이 경우, 상기 실리콘 산화막(16a-1)은, 상술한 바와 같이, 급속 램프 가열(RTO)법에 의한 게이트 산화 처리에 의해, 적어도 실리콘 기판(11)의 (111) 면방위[N-웰 영역(13a)] 상에 2.5㎚ 이하의 두께를 가지며 형성된다. 그리고, 그 실리콘 산화막(16a-1) 상에 Al2O3등을 포함하는 고유전체막(16a-2)이 적층되어 게이트 절연막(16a)은 형성되어 있다.
이와 같이, 게이트 절연막의 막 두께가 제어된 (100) 이외의 (111) 면방위 상의 MOS 트랜지스터(MOSFET)에서는 게이트 절연막이 두꺼운 것에 비해, 실리콘 기판(11)과 게이트 절연막(16a)과의 계면 준위 등을 개선하는 것이 가능해지기 때문에, 트랜지스터 성능을 매우 향상시킬 수 있다.
도 16은 8인치 웨이퍼(8-inch wafer)를 예로, 웨이퍼면 내에서의 산화막의 막 두께 변동에 대하여 (100) 면방위와 (111) 면방위를 비교하여 나타낸 것이다.
도 16으로부터 명백해진 바와 같이, 산화막의 막 두께 Tox가 2.0∼2.5㎚ 부근을 경계로 하여 그보다도 두꺼운 경우에는 (100) 면방위쪽 특성이 좋고, 그보다도 얇은 경우에는 (111) 면방위쪽 특성이 좋아진다. 특히, (111) 면방위에서 산화막의 막 두께 Tox가 2.5㎚ 이하이면, 웨이퍼면 내에 있어서의 변동 σ(Tox)는 향상되는 것을 알 수 있다.
도 17은 N형 MOSFET의 상호 컨덕턴스 Gm 및 임계치 전압 Vth의 웨이퍼면 내에서의 변동을 (100) 면방위의 8인치 웨이퍼 상의 트랜지스터와 (111) 면방위 8인치 웨이퍼 상의 트랜지스터를 비교하여 나타낸 것이다.
도 17로부터 명백해진 바와 같이, 산화막의 막 두께 Tox가 2.0∼2.5㎚ 부근을 경계로 하여 그보다도 두꺼운 경우에는 (100) 면방위쪽 특성이 좋고, 그보다도 얇은 경우에는 (111) 면방위쪽 특성이 좋아진다. 특히, (111) 면방위의 8인치 웨이퍼에서 산화막의 막 두께가 2.5㎚ 이하인 경우, 두꺼운 경우(5㎚)에 비해 트랜지스터 성능의 변동은 매우 억제되는 것을 알 수 있다.
도 18은 8인치 웨이퍼를 예로, (111) 면방위 상의 MOS 캐패시터(MOS capacitor)의 TDDB 신뢰성(Time Dependent Dielectric Breakdown reliability)을 (100) 면방위 상의 MOS 캐패시터와 비교하여 나타낸 것이다. 또, 도 18의 (a)는 웨이퍼면 내에서의 변동을, 도 18의 (b)는 산화막의 막 두께 의존성을 각각 나타내고 있다.
산화막의 막 두께 Tox가 2.0∼2.5㎚보다도 얇아지면, (111) 면방위 상의 MOS 캐패시터의 TDDB 신뢰성은 동일 조건의 산화 처리를 실시한 경우, (100) 면방위 상의 MOS 캐패시터에 비해 매우 향상되는 것을 알 수 있다.
마찬가지로, (111) 면방위 상의 트랜지스터에서도 산화막의 막 두께를 2.0㎚ 이하로 한 경우, 보다 고신뢰성의 트랜지스터를 실현할 수 있다.
도 19의 (a)∼도 19의 (c)는 (100) 면방위 상에 두꺼운 게이트 산화막(16b)을 갖는 MOSFET을, (111) 면방위 상에 얇은 게이트 산화막(16a)을 갖는 MOSFET을 각각 형성하도록 한 것이다.
이 경우, (100) 면방위와 (111) 면방위와의 양방에서 보다 고성능이며, 또한, 고신뢰성의 트랜지스터를 실현할 수 있다.
(100) 면방위 및 (111) 면방위 상의 각 게이트 산화막(16a, 16b)은 2번의 산화 공정에 의해 각각 원하는 막 두께가 되도록 형성해도 좋고, 또는, 상기한 표 2나 도 20의 (a), 도 20의 (b)에 도시한 바와 같이, 약 2.2㎚ 이하의 막 두께인 경우에는 한번의 산화 공정에 의해, (100) 면방위 상보다도 얇은 산화막을 (111) 면방위 상에 동시에 형성하는 것도 가능하다.
덧붙여서, 도 20의 (a)는 (100), (111) 면방위 상에 형성되는 실리콘 산화막의 산화 속도와 산화막 두께와의 관계를 나타내며, 도 20의 (b)는 (100), (111) 면방위 상에 형성되는 실리콘 산화막의 산화막 두께의 비(동일 산화 조건의 경우)를 나타내고 있다.
도 21의 (a)∼도 21의 (d)는 적층막(16-1, 16-2)을 포함하는 게이트 절연막(16)을 갖는 MOSFET을, 각각, (100), (111) 면방위 상에 형성하도록 한 경우를 예로 나타낸 것이다.
이 경우, 상기 게이트 절연막(16)은, 예를 들면, 실리콘 산화막(16-1) 상에 고유전체막(16-2)을 적층하여 이루어지는 구성으로 되어 있다.
또, 도 15의 (a) 및 도 19에 도시한 MOSFET에서, 게이트 절연막(16a)으로서는 산화막에 한정되는 것이 아니다. 예를 들면, 실리콘 질화막(silicon nitride film), 실리콘 질화 산화막(Oxynitride), 혹은, 이들 적층막이라도 좋고, 산화막 환산 용량 막 두께로 2.5㎚ 이하, 바람직하게는 2.0㎚ 이하의 막 두께이면 마찬가지의 효과가 얻어진다.
실리콘 질화막인 경우에는 실리콘 산화막의 약 2배의 유전률을 갖기 때문에, 5㎚ 이하의 막 두께로 함으로써, 그 효과가 얻어진다.
실리콘 질화 산화막인 경우에는 산화막과 질화막 간의 질소 함유 농도에 따른 유전률을 갖기 때문에, 2.5㎚ 내지 5.0㎚가 그 함유 질소 농도에 따른 상한 막 두께가 되고, 그 함유 질소 농도에 따른 막 두께 이하의 경우에 마찬가지의 효과가 얻어진다. 즉, 실리콘 질화 산화막의 비유전률 εSiON은 절연막 중의 질소 및 산소의 조성비로부터 다음의 수학식 1로 나타낸 바와 같이 어림할 수 있다.
여기서, x는 실리콘 질화 산화막 중의 SiON에 대한 Si3N4의 비율을 나타낸다.
실리콘 산화막의 비유전률 εSiO2는 약 3.9, 실리콘 질화막의 비유전률 εSi3N4는 약 7.9이기 때문에, 실리콘 질화 산화막의 비유전률 εSiON은 다음의 수학식 2로부터 구해진다.
본 발명의 효과가 얻어지는 절연막의 막 두께는 산화막 환산 용량 막 두께로 2.5㎚ 이하이기 때문에, 실리콘 질화 산화막인 경우에는 함유 질소 농도에 따라2.5(3.9+4x)/3.9㎚의 막 두께 이하에서 마찬가지의 효과가 얻어진다.
특히, 실리콘 질화 산화막을 이용한 경우, 그 막 두께의 변동은 산화막의 경우보다도 작아진다(표 2 참조). 따라서, 보다 고성능으로, 고신뢰성의 트랜지스터를 실현할 수 있다.
도 15의 (b) 및 도 21의 MOSFET에서, 게이트 절연막(16)은 실리콘 산화막(16-1)과 고유전체막(16-2)과의 적층막에 한정되는 것이 아니다. 즉, 상기 실리콘 산화막(16-1) 대신, 예를 들면, 실리콘 질화막, 실리콘 질화 산화막, 혹은, 이들의 적층막을 이용하는 것도 가능하며, 산화막 환산 용량 막 두께로 2.5㎚ 이하, 바람직하게는 2.0㎚ 이하의 막 두께이면, 상기한 경우와 마찬가지의 효과가 얻어진다.
마찬가지로 하여, 고유전체막(16-2)에 대해서는 상기한 Al2O3대신, 예를 들면, HfO2-SiO2, ZrO2-SiO2, 2La2O3-SiO2, Gd2O3-SiO2등의 실리케이트나, Si3N4, Ta2O5, Sc2O3, Y2O3, Gd2O3, La2O3, Ta2O5, ZrO2, LaAlO3, ZrTiO4, HfO2, SrZrO3, HfxSnyTizO, ZrxSnyTizO, TiO2, SrTiO3, SrBi2Ta2O9, BaxSr1-xTiO3, PZT 등의 절연성을 갖는 막을 이용하는 것이 가능하고, 어느 경우에 있어서도 마찬가지의 효과를 기대할 수 있다.
특히, 적층막 구조의 게이트 절연막(16)인 경우, 그 상층부측은 상기 고유전체막(16-2)과 같은 단층막에 한하지 않고, 예를 들면, 게이트 전극 계면과의 특성개선이나 신뢰성의 향상, 및, 누설 전류의 저감 등의 목적을 위해, 2층 이상의 다른 재질의 막을 적층하여 구성하도록 해도 좋고, 이 경우도 마찬가지의 효과를 기대할 수 있는 것은 물론이다.
또, 상기한 제6 각 실시예에서는 (100) 이외의 면방위를 (111)로 한 경우에 대해 설명하였지만, 이것에 한하지 않고, 예를 들면 (110), (113)이나 (115), 혹은, (211), (311), (511), (811), (011), (101), (011) 등의 각 면방위에 대해서도 마찬가지의 효과를 기대할 수 있다.
특히, (110), (111) 면방위 상에 P형 MOSFET의 채널부의 게이트 절연막과 접하는 부분을 구성하는 경우, 채널 모빌리티(channel mobility)가 향상된다. 한편, N형 MOSFET에 대해서는 (100) 면방위 상에 채널부의 게이트 절연막과 접하는 부분을 구성함으로써, 채널 모빌리티가 향상된다. 이 결과, 고성능의 CMOS를 실현할 수 있다. 이 때, N형 MOSFET의 채널부의 게이트 절연막과 접하는 부분에는 실리콘 에피택셜 성장층은 있어도 좋고 없어도 좋다.
본 실시예에서는, (100) 면방위 상에 N형 MOSFET의 채널부를, (100) 이외의 면방위 상에 P형 MOSFET의 채널부를 각각 형성하는 경우의 예에 대하여 설명하였다. 이 경우, N형 MOSFET 및 P형 MOSFET 모두 양호한 모빌리티가 얻어짐과 함께, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 CMOS로 할 수 있다.
또한, (100) 면방위 상 및 (100) 면방위와는 다른 면방위 상에 동일한 도전형의 MOSFET을 형성하는 경우(예를 들면, 양방의 면방위 상에 N형 MOSFET을 각각 형성하는 경우, 혹은, 양방의 면방위 상에 P형 MOSFET을 각각 형성하는 경우)에 있어서도 마찬가지로, 고신뢰성, 또한, 저누설 전류로 노이즈 특성이 양호한 MOSFET으로 할 수 있다. 이 경우, (100) 면방위 상의 MOSFET의 채널부와, (100) 면방위와는 다른 면방위 상의 MOSFET과는 게이트 절연막의 막 두께가 다름으로써, 임계치나 구동력이 다른 동일한 도전형의 MOSFET을 형성하는 것이 가능하다.
기타, 본원 발명은 상기 (각) 실시예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 또한, 상기 (각) 실시예에는 여러 가지 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러 가지의 발명을 추출할 수 있다. 예를 들면, (각)실시예에 나타낸 모든 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도 발명이 해결하고자 하는 과제란에서 진술한 과제(중 적어도 하나)를 해결할 수 있고, 발명의 효과란에서 진술되어 있는 효과(중 적어도 하나)가 얻어지는 경우에는 그 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
이상, 상술한 바와 같이 본 발명에 따르면, (100) 이외의 면방위 상에 설치되는 MOSFET의 신뢰성 및 게이트 누설 전류, 노이즈 특성 등의 특성을 향상시킬 수 있고, 여러 가지 면방위 상에 있어서 각각 특성이 양호한 MOSFET을 실현하는 것이 가능한 반도체 장치를 제공할 수 있다.

Claims (24)

  1. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    채널 형성 영역에 에피택셜 성장층을 포함하고, 게이트 절연막과 접하는 상기 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터, 및
    에피택셜 성장층이 없는 채널 형성 영역을 포함하며, 게이트 절연막과 접하는 상기 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    제1 채널 불순물 프로파일을 포함하고, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터,및
    제2 채널 불순물 프로파일을 포함하며, 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터
    를 포함하고,
    상기 제1 채널 불순물 프로파일이 상기 제2 채널 불순물 프로파일에 비해, 게이트 절연막과 접하는 채널 형성 영역의 표면부에서 저농도인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    게이트 절연막과 접하는 채널 형성 영역의 표면부가 에피택셜 성장층을 갖는 (100) 실리콘 면방위 상의 제1 영역, 및 에피택셜 성장층이 없는 (100) 실리콘 면방위와는 다른 실리콘 면방위 상의 제2 영역으로 구성되는 전계 효과형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    소스·드레인 영역에 에피택셜 성장층을 포함하며, 또한 실리사이드층 혹은 금속 배선층과 접하는 소스·드레인 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터, 및
    에피택셜 성장층이 없는 소스·드레인 영역을 포함하며, 또한, 실리사이드층 또는 금속 배선층과 접하는 소스·드레인 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    소스·드레인 영역의 실리사이드층 혹은 금속 배선층과 접하는 표면부가 에피택셜 성장층을 갖는 (100) 실리콘 면방위 상의 제1 영역, 및 에피택셜 성장층이 없는 (100) 실리콘 면방위와는 다른 실리콘 면방위 상의 제2 영역으로 구성되는 전계 효과형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 (100) 실리콘 면방위와는 다른 실리콘 면방위가 (110), (111), (113), (115), (211), (311), (511), (811), (101), (011) 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제3항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 에피택셜 성장층은 주로 실리콘으로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항, 제3항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 에피택셜 성장층은 주로 실리콘과 게르마늄의 혼합층으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 전계 효과형 트랜지스터와 상기 제2 전계 효과형 트랜지스터는 동일한 도전형의 전계 효과형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 전계 효과형 트랜지스터와 상기 제2 전계 효과형 트랜지스터는 역도전형의 전계 효과형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  11. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전계 효과형 트랜지스터는 (100) 실리콘 면방위의 웨이퍼에 형성되고, 상기 제2 전계 효과형 트랜지스터는 (100) 실리콘 면방위와는 다른 실리콘 면방위를 노출시키며, 채널 형성 영역의 표면부의 게이트 절연막과 접하는 부분이 상기 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전계 효과형 트랜지스터는 (100) 실리콘 면방위와는 다른 실리콘 면방위의 웨이퍼에 형성되고, 상기 제1 전계 효과형 트랜지스터는 (100) 실리콘 면방위를 노출시키며, 채널 형성 영역의 표면부의 게이트 절연막과 접하는 부분이 상기 (100) 실리콘 면방위 상에 형성되는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터, 및 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2전계 효과형 트랜지스터
    를 포함하고,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막의 산화막 환산 용량 막 두께가 상기 제1 전계 효과형 트랜지스터의 게이트 절연막의 산화막 환산 용량 막 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막은 산화막 환산 용량 막 두께가 2.5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막은 막 두께가 2.5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막은 산화막 환산 용량 막 두께가 2.0㎚ 이하인 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막은 막 두께가 2.0㎚ 이하인 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판 상에 게이트 절연막을 통해 형성되는 게이트 전극을 포함하고, 상기 게이트 전극에 상대하는 반도체층은 채널 형성 영역을 형성하며, 상기 채널 형성 영역을 사이에 두고 소스·드레인 영역이 형성되는 전계 효과형 트랜지스터를 포함하는 반도체 장치에 있어서,
    게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위 상에 구성되는 제1 전계 효과형 트랜지스터, 및 게이트 절연막과 접하는 채널 형성 영역의 표면부가 (100) 실리콘 면방위와는 다른 실리콘 면방위 상에 구성되는 제2 전계 효과형 트랜지스터
    를 포함하고,
    상기 제1 전계 효과형 트랜지스터의 게이트 절연막이 상기 채널 형성 영역과 접하는 제1 절연막과, 이 제1 절연막과는 다른 물질 혹은 다른 조성을 포함하는 제2 절연막의 적층막으로서 구성되며,
    상기 제2 전계 효과형 트랜지스터의 게이트 절연막이 상기 채널 형성 영역과 접하는 제3 절연막과, 이 제3 절연막과는 다른 물질 혹은 다른 조성을 포함하는 제4 절연막의 적층막으로서 구성됨과 함께,
    상기 제3 절연막의 산화막 환산 용량 막 두께가 상기 제1 절연막의 산화막 환산 용량 막 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제3 절연막은 산화막 환산 용량 막 두께가 2.5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제3 절연막은 막 두께가 2.5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서,
    상기 제3 절연막은 산화막 환산 용량 막 두께가 2.0㎚ 이하인 것을 특징으로 하는 반도체 장치.
  22. 제18항에 있어서,
    상기 제3 절연막은 막 두께가 2.0㎚ 이하인 것을 특징으로 하는 반도체 장치.
  23. 제18항에 있어서,
    상기 제2 절연막 및 상기 제4 절연막은 다른 물질 혹은 다른 조성을 포함하는 2종류 이상의 절연막의 적층막으로서 구성되는 것을 특징으로 하는 반도체 장치.
  24. 제13항 또는 제18항에 있어서,
    상기 (100) 실리콘 면방위와는 다른 실리콘 면방위가 (110), (111), (113), (115), (211), (311), (511), (811), (101), (011) 중 어느 하나인 것을 특징으로 하는 반도체 장치.
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