KR20010009354A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 게이트 제조 방법에 관한 것이다. 본 발명에 따르면, 셀 트랜지스터 영역과 파워의 입/출력단 영역의 게이트 절연막을 각기 다른 공정에 의해 각기 다른 두께로 형성함으로써, 전체 반도체 장치의 신뢰성을 향상시킨다.

Description

반도체 장치의 제조 방법{method for manufacturing semiconductor device}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 트랜지스터의 게이트 산화막 제조 방법에 관한 것이다.

통상적으로 모오스 트랜지스터의 게이트 절연막으로서는, 산화막이 가장 널리 사용되고 있으나 최근 반도체 장치의 집적도가 증가되고 보다 빠른 고속동작이 요구됨에 따라 게이트 절연막의 두께가 점차 얇아져 현재는 그 한계점에 이르렀다. 따라서, 동일한 조건에서 산화막보다 절연특성이 보다 우수한 질화막이 새로운 게이트 절연막 재료료서 각광받게 되었으며, 더 나아가 산화막과 질화막의 장단점을 서로 보완할 수 있는 산화막-질화막, 또는 산화막-질화막-산화막으로 이루어진 복합막이 새로운 게이트 절연막으로서 주목받고 있다.

이와 같이 게이트 절연막의 두께가 점차 얇아짐에 따라 반도체 장치내의 셀 트랜지스터의 동작전압 또한 점차 낮아지는 경향을 보이고 있으나, 파워의 입/출력단등에는 여전히 높은 전압이 요구되고 있다. 따라서, 이러한 셀 트랜지스터와 파워 입/출력단에는 각기 다른 두께의 게이트 절연막을 형성하는 것이 바람직하나, 통상적으로 셀 트랜지스터와 파워 입/출력단은 동일한 제조 공정을 거쳐 형성되므로 게이트 절연막의 두께를 각기 달리 형성하는데는 어려움이 있다.

따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소할 수 있는 게이트 절연막 제조 방법을 제공함에 있다.

본 발명의 다른 목적은, 셀 트랜지스터와 파워 입/출력단의 게이트 절연막을 각기 다른 두께로 형성하기 위한 게이트 절연막 제조 방법을 제공함에 있다.

본 발명의 다른 목적은, 셀 트랜지스터와 파워 입/출력단의 동작전압 효율을 최대로 향상시키기 위한 게이트 절연막 제조 방법을 제공함에 있다.

상기 목적들을 달성하기 위하여 본 발명에서는, 반도체 장치의 제조 방법에 있어서: 소자분리에 의해 활성 영역 및 소자분리 영역이 정의되어 있는 반도체 기판의 제1영역 및 제2영역 전면 상부에 제1게이트 절연막을 형성하는 단계와; 상기 제1게이트 절연막에 비해 보다 두꺼운 게이트 절연막을 형성하고자 하는 제2영역의 제1게이트 절연막을 제거하는 단계와; 상기 제1영역에만 제1게이트 절연막이 형성되어 있는 상기 결과물의 상부에, 열산화공정을 실시하여 제2영역에 상기 제1게이트 절연막에 비해 보다 두꺼운 제2게이트 절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

도 1a,1b 내지 도 6a, 6b는 본 발명의 바람직한 실시예에 따른 게이트 절연막 제조 방법을 설명하기 위한 단면도들이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 1a, 1b 내지 도 6a, 6b는 본 발명에 의한 반도체 장치의 게이트 절연막 제조 방법을 설명하기 위한 단면도들이다.

먼저, 도 1a 및 2a를 참조하면 제1도전형, 예컨대 피형의 반도체 기판(100)에 통상의 트렌치 소자분리 공정을 실시하여 트렌치 소자분리(102)를 형성한다.

도 2a 및 2b를 참조하면, 상기 트렌치 소자분리(102)가 형성되어 있는 반도체 기판(100) 전면 상부에 버퍼산화막(104)을 형성한 뒤, 반도체 장치의 문턱전압을 조절하기 위한 불순물 이온주입공정(106)을 실시한다. 이때, 상기 이온주입공정(106)은 5가의 불순물 이온을 주입하며, 예컨대 인(P) 또는 아세닉(As) 이온을 주입한다.

도 3a 및 3b를 참조하면, 상기 불순물 이온주입공정(106)을 완료한 후, 상기 버퍼산화막(104)을 완전히 제거한다.

도 4a 및 4b를 참조하면, 상기 결과물의 상부에 질화막(108)을 전체적으로 형성한다. 여기서, 상기 질화막(108)은 단일 질화막으로만 형성하거나, 산화막과 질화막의 혼합막인 산화막-질화막, 또는 산화막 사이에 질화막이 형성되어 있는 산화막-질화막-산화막으로 형성하여도 무관하다. 또한, 상기 질화막(108)은 CVD (Chemical Vapor Deposition), JVD(Jet Vapor Deposition) 또는 PVD (Plasma-enhanced Vapor Deposition)중의 어느 하나의 방법으로 형성하거나, 열 공정을 통해 형성하는 것이 바람직하다.

도 5a 및 5b를 참조하면, 셀 트랜지스터 영역의 상기 질화막(108)은 그대로 둔채 파워의 입/출력단 영역의 상기 질화막(108)은 제거한다.

도 6a 및 6b를 참조하면, 셀 트랜지스터 영역에만 질화막(108)이 존재하는 상기 결과물에 열산화공정을 실시한다. 그 결과, 상기 질화막(108)이 존재하는 셀 트랜지스터 영역에는 산화막이 형성되지 않으나, 반도체 기판(100)이 노출되어 있는 파워의 입/출력단 영역의 표면에는 산화막(110)이 형성된다. 상기 열산화공정에 의해 형성된 산화막(110)은 상기 질화막에 비해 그 두께가 보다 두껍다. 따라서, 셀 트랜지스터 영역에 비해 보다 높은 전압이 요구되는 파워의 입/출력단 영역의 게이트 절연막으로서 상기 산화막(110)은 매우 적합하다.

도면으로 나타내지는 않았으나 또 다른 실시예로서, 상기 버퍼산화막 상부에 질화막을 형성한 뒤, 파워의 입/출력단 영역에만 상기 질화막을 형성한다. 그리고 나서, 상기 결과물에 열산화공정을 실시하여 셀 트랜지스터 영역과 파워의 입/출력단 영역의 게이트 절연막의 두께를 각기 달리 형성할 수도 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터 영역과 파워의 입/출력단 영역의 게이트 절연막 두께를 각기 달리 형성함으로써, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.

Claims (5)

1. 반도체 장치의 제조 방법에 있어서:

   소자분리에 의해 활성 영역 및 소자분리 영역이 정의되어 있는 반도체 기판의 제1영역 및 제2영역 전면 상부에 제1게이트 절연막을 형성하는 단계와;

   상기 제1게이트 절연막에 비해 보다 두꺼운 게이트 절연막을 형성하고자 하는 제2영역의 제1게이트 절연막을 제거하는 단계와;

   상기 제1영역에만 제1게이트 절연막이 형성되어 있는 상기 결과물의 상부에, 열산화공정을 실시하여 제2영역에 상기 제1게이트 절연막에 비해 보다 두꺼운 제2게이트 절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
2. 제 1항에 있어서, 상기 제1영역은 셀 트랜지스터이고, 제2영역은 파워의 입/출력단임을 특징으로 하는 반도체 장치의 제조 방법.
3. 제 2항에 있어서, 상기 제1게이트 절연막은 단일 질화막 또는 산화막-질화막 및 산화막-질화막-산화막과 같은 혼합막중의 어느 하나로 이루어짐을 특징으로 하는 반도체 장치의 제조 방법.
4. 제 3항에 있어서, 상기 제1게이트 절연막을 형성한 뒤, 반도체 장치의 문턱전압을 조절하기 위한 불순물 이온주입공정을 실시하는 단계를 더 포함함을 특징으로 하는 반도체 장치의 제조 방법.
5. 제 1항에 있어서, 상기 제2게이트 절연막을 산화막임을 특징으로 하는 반도체 장치의 제조 방법.