KR20060024379A - 직접 변환 수신용 주파수 변환 회로, 그것의 반도체집적회로 및 직접 변환 수신기 - Google Patents

직접 변환 수신용 주파수 변환 회로, 그것의 반도체집적회로 및 직접 변환 수신기 Download PDF

Info

Publication number
KR20060024379A
KR20060024379A KR1020057022137A KR20057022137A KR20060024379A KR 20060024379 A KR20060024379 A KR 20060024379A KR 1020057022137 A KR1020057022137 A KR 1020057022137A KR 20057022137 A KR20057022137 A KR 20057022137A KR 20060024379 A KR20060024379 A KR 20060024379A
Authority
KR
South Korea
Prior art keywords
circuit
field effect
effect transistor
protrusion
gate
Prior art date
Application number
KR1020057022137A
Other languages
English (en)
Inventor
다다히로 오미
다케후미 니시무타
히로시 미야기
시게토시 스가와
아키노부 데라모토
Original Assignee
가부시키가이샤 도요다 지도숏키
니이가타세이미츠 가부시키가이샤
다다히로 오미
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도요다 지도숏키, 니이가타세이미츠 가부시키가이샤, 다다히로 오미 filed Critical 가부시키가이샤 도요다 지도숏키
Publication of KR20060024379A publication Critical patent/KR20060024379A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1441—Balanced arrangements with transistors using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0001—Circuit elements of demodulators
    • H03D2200/0025—Gain control circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0001—Circuit elements of demodulators
    • H03D2200/0033—Current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0047—Offset of DC voltage or frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

실리콘 기판 상에 높이 HB, 폭이 WB 인 직사각형 육방며체 형태의 돌출부 (21) 를 형성하고, 돌출부 (21) 의 상부면 및 측벽면의 일부에 게이트 산화막을 형성한다. 게이트 전국 (26) 의 양측에 소스와 드레인을 형성하여 MOS 트랜지스터를 형성한다. 그 MOS 트랜지스터에서 주파수 변환 회로 및 직접 변환 수신회로를 구성한다. 그럼으로써, 직접 변환 수신용 주파수 변환 회로에 의한 I 신호와 Q 신호의 오차를 감소시킨다.
주파수 변환 회로, 직접 변환 수신기, 전계효과 트랜지스터, Kr 플라즈마, 실리콘 산화 프로세스

Description

직접 변환 수신용 주파수 변환 회로, 그것의 반도체 집적회로 및 직접 변환 수신기{FREQUENCY CONVERTING CIRCUIT OF DIRECT CONVERSION RECEPTION, SEMICONDUCTOR INTEGRATED CIRCUIT THEREOF, AND DIRECT CONVERSION RECEIVER}
기술분야
본 발명은 반도체 집적회로 기판상에 형성되는 직접 변환 수신용 주파수 변환 회로, 그 반도체 집적회로 및 직접 변환 수신기에 관한 것이다.
배경기술
통상, MOS 트랜지스터의 제조 프로세스에서, 800℃ 의 고온에서 실리콘 표면에 열산화막을 형성하고, 그 열산화막을 게이트 절연막으로 하여 MOS 트랜지스터를 제조한다.
반도체 생산 효율을 높이기 위해 보다 낮은 온도환경에서 산화막을 형성하는 것이 요구되고 있다. 이러한 요구를 실현하기 위해서, 예를 들면, 특허문헌 1에는 저온의 플라즈마 분위기 내에서 절연막을 형성하는 기술이 개시된다.
휴대전화 등의 무선통신 분야에 있어서, 기기의 소형화, 저비용화를 실현하기 위하여 회로가 집적화되고 있다.
무선신호의 복조 시스템으로서, 수신신호를 중간주파수로 변환하고 그 주파수를 증폭한 후에, 기저대역 신호로 변환하는 슈퍼헤테로다인 방식, 수신신호를 직접 기저대역 신호로 변환하는 직접 변환 시스템이 알려져 있다.
직접 변환 시스템은, 중간 주파수 신호로 변환하는 동안 발생하는 이미지를 제거하는 필터 등이 불필요하다. 따라서, 보다 간단한 회로로 수신기를 구성할 수 있다.
도 8은, 직접 변환 수신기 회로의 주요부분을 도시한다.
안테나 (41) 에서 수신된 무선신호는 저잡음 증폭기 (Low noise amplifier; 42) 에 의해 증폭되어 믹서 회로 (43 및 44) 에 입력된다.
국부 발진 회로 (45) 에 의해 발생된 국부 신호는 믹서 회로 (43) 의 다른 입력 단자로 입력되고, 국부 신호가 위상 변환기 (46) 에 의해 90도 변환되고, 변환된 국부 신호는 믹서 회로 (44) 의 다른 입력 단자에 입력된다.
믹서 회로 (43 및 44) 에서, 수신 신호와 그들의 국부 신호가 혼합되어, 90도의 위상차를 갖는 기저대역 신호로 변환된다. 그 후, 저역통과필터 (47 및 48) 는 소정 주파수 이상의 신호를 감쇠시켜, DC 증폭기 (49 및 50) 로 그 감쇠된 신호를 출력한다.
DC 증폭기 (49 및 50) 는 A/D 변환기 (51 및 52) 의 분해능에 따라 기저대역 신호를 신호 레벨까지 증폭한다.
A/D 변환기 (51 및 52) 는 아날로그의 기저대역 신호를 디지털 신호로 변환하여 디지털 신호 프로세서 (DSP; 53) 로 출력한다. DSP (53) 는 기저대역 신호에 대해 디지털 신호 프로세싱을 수행함으로써 신호를 복조한다.
상기 언급한 직접 변환 수신회로에서는, 믹서 등에 의해 DC 오프셋이 발생하고 기저대역의 I 신호와 Q 신호에 DC 오프셋이 포함된다.
그러한 문제를 해결하기 위하여, 예를 들면, 특허문헌 1은, 가변증폭기, 위상 조정기 및 믹서를 포함하고, 소정의 수신주파수에 있어서 최초의 DC 오프셋을 갖도록 위상 및 증폭도를 설정하여, 그 설정치를 저장하고, 수신주파수를 선택할 때 위상조정기 및 가변증폭기의 위상 및 증폭도를 저장된 설정치로 설정하여 I 신호와 Q 신호의 DC 오프셋을 제거한다.
또한, 특허문헌 2는 실리콘 상에 3차원의 게이트를 형성하는 것을 기재한다.
특허문헌 1 : 일본 특허공개공보 제 2001-119316호 (도 1, 단락 0016, 0017 등)
특허문헌 2 : 일본 특허공개공보 제 2002-110963호 (도 1)
그러나, 특허문헌 1에 따른 방법은, 위상조정회로 및 가변증폭 회로 등이 요구되므로 수신회로를 복잡하게 하는 문제점을 갖는다.
또한, 주파수 변환 회로의 MOS 트랜지스터의 특성의 편차 (variance) 는 위상 오차, 증폭 오차 등을 발생시키고, I 신호와 Q 신호는 위상 오차, 증폭 오차 등을 포함한다.
발명의 개시
본 발명의 과제는 직접 변환 수신용 주파수 변환 회로의 I 신호와 Q 신호의 오차를 감소시키는 것이다. 또한, 본 발명의 다른 과제는 직접 변환 수신회로의 1/f 잡음과 DC 오프셋을 감소시키는 것이다. 또한, 본 발명의 다른 과제는, 직접 변환 수신회로의 신호의 왜곡을 감소시키는 것이다.
본 발명에 따른 직접 변환 수신용 주파수 변환 회로에서, 수신신호를 직교변 환하여 그 신호를 I 신호와 Q 신호로 변환하는 회로가 반도체집적회로의 기판 상에 형성된 직접 변환 수신용 주파수 변환 회로는, 주면 (primary surface) 으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판에 의해 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS (metal insulator semiconductor; 금속 절연 반도체) 전계효과 트랜지스터를 포함하는 차동 증폭기 회로를 포함한다.
본 발명에 따르면, MIS 전계효과 트랜지스터의 특성의 편차를 감소시킴으로써, 위상 오차, 증폭 오차 등을 감소시킬 수 있고, I 신호와 Q 신호의 오차를 감소시킬 수 있다. 따라서, 주파수 변환 회로에 위상조정회로 등을 제공할 필요가 없어진다.
또한, 게이트를 3차원 구조로 생성하고, 저온 플라즈마 분위기 중에서 게이트 절연막을 형성함으로써, 채널 길이 변조 효과의 영향을 줄이고 주파수 변환 회로에서의 신호의 왜곡을 줄일 수 있다.
또한, MIS 전계효과 트랜지스터의 특성 (예를 들면, 임계 전압 등) 의 편차를 감소시킴으로써, 예를 들면, 주파수 변환 회로를 형성하는 복수의 믹서 회로의 DC 오프셋과 1/f 잡음을 거의 동일한 수준으로 감소시킬 수 있다.
또한, MIS 전계효과 트랜지스터의 전류 구동 능력을 향상시킬 수 있고, 실리 콘 기판의 주면 상에서 MIS 전계효과 트랜지스터의 소자 면적을 감소시킬 수 있다.
상기 언급한 발명에서, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면의 종단 수소를 제거한 후, 상기 게이트 절연막을 형성하고, 그 게이트 절연막의 수소함유량이 표면밀도 분산에서 1011/㎠ 이하로 되도록 설정한다.
불활성 가스는, 예를 들면, 아르곤, 크립톤, 크세논 등에 의해 형성된다.
상기 언급한 구조로, 실리콘 표면의 손상을 감소시킬 수 있고, 평탄도를 높여서, MIS 전계효과 트랜지스터의 특성 (예를 들면, 임계 전압 등) 의 편차를 감소시킬 수 있다. 따라서, 주파수 변환 회로의 DC 오프셋과 1/f 잡음을 감소시킬 수 있다. 1/f 잡음의 감소는 수신신호를 음성신호로 직접 변환하는 직접 변환 시스템의 주파수 변환 회로에서 특히 유효하다.
상기 언급한 발명에서, 상기 돌출부는 게이트를 둘러싸는 실리콘 기판의 돌출부와 돌출부의 좌/우 영역에서 형성된 소스와 드레인을 구비하는, 상부 실리콘 표면 (100) 과 측벽 실리콘 표면 (110) 을 갖는다.
상기 언급한 구조에서, 채널은 실리콘 기판의 표면 (100 및 110) 상에 형성될 수 있다. 따라서, 전계효과 트랜지스터의 전류 구동 능력을 향상시킬 수 있다.
상기 언급한 발명에서, 주파수 변환 회로는 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 포함하고, p-채널 MIS 전계효과 트랜지스터 돌출부의 상부면과 측벽면의 게이트 폭은 p-채널 MIS 전계효과 트랜지스터의 전류 구동 능력이 n-채널 MIS 전계효과 트랜지스터의 전류 구동 능력과 동일하도록 설정된다.
상기 언급한 구조에서, p-채널 MIS 전계효과 트랜지스터의 기생 (parasitic) 용량은 n-채널 MIS 전계효과 트랜지스터의 기생 용량과 실질적으로 동일하다. 따라서, 증폭 회로의 특징이 개선될 수 있고, 스위칭하는 동안 잡음이 감소할 수 있다.
본 발명에 따른 직접 변환 수신용 반도체 집적회로에서, 수신신호를 직교변환하여 그 신호를 I 신호와 Q 신호로 변환하는 주파수 변환 회로를 반도체 집적회로의 기판 상에 형성한 직접 변환 수신용 반도체 집적회로는, 주면으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판에 의해 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터로 이루어지는 회로와, p-채널 MIS 전계효과 트랜지스터 또는 n-채널 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로를 갖는 주파수 변환 회로를 포함한다.
이 발명에 따르면, 주파수 변환 회로에서 발생되는 위상 오차, 증폭 오차 등을 감소시킬 수 있고, I 신호와 Q 신호의 오차를 MIS 전계효과 트랜지스터의 특징 의 편차를 감소시킴으로써 줄일 수 있다.
또한, 게이트를 3차원 구조로 형성하고 저온 플라즈마 분위기에서 게이트 절연막을 형성하여 채널 길이 변조 효과의 영향을 억제하고 주파수 변환 회로에서 신호의 왜곡을 줄일 수 있다.
또한, 3차원 구조에서 상이한 결정 표면 상에 게이트 절연막을 형성하여, MIS 전계효과 트랜지스터의 전류 구동 능력을 개선시킬 수 있고 실리콘 기판의 주면 상에서 MIS 전계효과 트랜지스터의 디바이스 면적을 더 작게 할 수 있다.
또한, 주파수 변환 회로 이외의 회로에서 상기 언급한 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 이용하면, 회로에서 신호의 왜곡을 감소시킬 수 있다. 또한, 1/f 잡음과 DC 오프셋 또한 감소시킬 수 있다. 1/f 잡음의 감소는 수신된 신호를 음성 신호로 직접 변환하는 주파수 변환 시스템에서 주파수 변환 회로에 특히 효과적이다.
상기 언급한 발명에서, p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터의 상부면과 측벽면의 폭은 p-채널 MIS 전계효과 트랜지스터의 전류 구동 능력이 n-채널 MIS 전계효과 트랜지스터의 전류 구동능력과 실질적으로 동일할 수 있도록 설정된다.
상기 언급한 발명에서, 주파수 변환 회로는 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 포함하는 CMOS 회로에 의해 구성된다.
상기 언급한 구조로, p-채널 MIS 전계효과 트랜지스터의 전류 구동 능력은 n-채널 MIS 전계효과 트랜지스터의 전류 구동능력과 실질적으로 동일할 수 있도록 설정된다. 따라서, 스위칭하는 동안의 잡음은 포지티브 영역과 네거티브 영역 사이에서 대칭적일 수 있다.
본 발명에 따른 직접 변환 수신기 또는 직접 변환 수신기용 반도체 집적회로는, 주면으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS 전계효과 트랜지스터에 의해 형성되는 차동 증폭 회로를 갖는 주파수 변환 회로와 MIS 전계효과 트랜지스터에 의해 형성되는 차동 증폭 회로를 갖는 DC 증폭기를 반도체 집적회로 기판 상에 포함한다.
본 발명에 따른 수신기용 반도체 집적회로 또는 다른 직접 변환 수신기는, 주면으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한, MIS 전계효과 트랜지스터에 의해 형성되는 차동 증폭 회로를 갖는 주파수 변환 회로와, MIS 전계효과 트랜지스터에 의해 형성되는 저잡음 증폭기를 반도체 집적 회로의 기판 상에 포함한다.
본 발명에 따른 수신기용 반도체 집적 회로 또는 다른 직접 변환 수신기는, 주면으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한, MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 주파수 변환 회로, MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 DC 증폭기, 및 MIS 전계효과 트랜지스터에 의해 형성된 저잡음 증폭기를 반도체 집적 회로의 기판 상에 포함한다.
상기 언급한 발명에 따르면, 직접 변환 수신 회로에서 1/f 잡음과 DC 오프셋 또한 감소시킬 수 있다. 또한, 채널 길이 변조효과의 영향을 줄일 수 있으며, 회로에서 신호의 왜곡을 감소시킬 수 있다.
도면의 간단한 설명
도 1은 방사형 라인 슬롯 안테나를 이용한 플라즈마 디바이스의 단면도이다.
도 2는 계면 준위 밀도의 비교를 나타낸다.
도 3은 본 발명의 실시형태에 따른 반도체 제조 프로세스로 제조된 실리콘 기판의 구조를 나타낸다.
도 4는 본 발명의 실시형태에 따른 반도체 제조 프로세스로 제조된 MOS 트랜지스터의 구조를 나타낸다.
도 5는 믹서 회로를 나타낸다.
도 6은 DC 증폭기 회로를 나타낸다.
도 7은 저잡음 증폭기를 나타낸다.
도 8은 종래의 직접 변환 시스템에서 수신 회로를 나타낸다.
본 발명을 실시하기 위한 최선의 모드
이하, 본 발명의 실시형태를 첨부된 도면을 참조하여 설명한다. 이하, 플라즈마 상태에서 불활성 가스를 이용하여 저온에서 실리콘 기판상에 게이트 절연막 (예를 들어, 산화막) 을 형성하고, MIS (metal insulator semiconductor; 금속 절연 반도체) 전계효과 트랜지스터를 제조하는 반도체 제조 프로세스를 우선 설명한다. 게이트 절연막을 형성하기 위한 방법은 일본 특허공보 제 2002-261091호에 개시된다.
도 1은 방사형 라인의 슬롯 안테나를 이용하여 반도체 제조 프로세스에 이용되는 플라즈마 디바이스의 단면도를 도시한 것이다.
진공 컨테이터 (11; 프로세싱 챔버) 를 진공으로 하고, 샤워 플레이트 (12; shower plate) 로부터 아르곤 가스 (Ar) 가 유입되면, 아르곤 가스는 출구 (11A) 로부터 배출되며, 그 가스는 크립톤 (Kr) 가스로 스위칭된다. 프로세싱 챔버 (11) 내의 압력은 133 ㎩ (1 Torr) 로 설정된다.
그 후, 실리콘 기판 (14) 은 가열 메커니즘을 가지는 샘플 테이블 (13) 상에 위치되고, 샘플의 온도는 대략 400℃로 설정된다. 실리콘 기판 (14) 의 온도가 200℃ 와 550℃ 사이이면, 다음의 결과는 거의 동일하다.
실리콘 기판 (14) 은 바로 직전에 수행된 전처리 (pretreatment) 프로세스에서 희 (希) 플루오르산으로 세척되고, 결과적으로 표면상에서 실리콘 미결합수 (未結合手) 는 수소로 종단된다.
다음으로, 2.45 ㎓ 주파수의 마이크로파는 동축 도파관 (15) 으로부터 방사형 라인 슬롯 안테나 (16) 로 공급되고, 마이크로파는 벽의 일부분에 제공되는 유전체 플레이트 (17) 를 통해 방사형 라인 슬롯 안테나 (16) 로부터 프로세싱 챔버 (11) 로 유입된다. 유입되는 마이크로파는 샤워 플레이트 (12) 로부터 프로세싱 챔버 (11) 로 유입된 Kr 가스를 여기 (勵起) 시킨다. 그 결과, 고밀도 Kr 플라즈마는 샤워 플레이트 (12) 바로 하부에 형성된다. 공급된 마이크로파의 주파수가 약 900 ㎒ 이상 약 10 ㎓ 이하이면, 다음의 결과는 거의 동일하다.
도 1에 도시된 구성으로, 샤워 플레이트 (12) 와 실리콘 기판 (14) 사이의 간격은 약 6 ㎝ 로 설정된다. 막 (film) 은 더 작은 간격으로 고속으로 형성될 수 있다.
방사형 라인 슬롯 안테나를 이용하는 디바이스로 플라즈마 디바이스를 제한하지 않고 다른 방법을 이용하여, 프로세싱 챔버로 마이크로파를 유입함으로써 플라즈마가 여기될 수 있다.
Kr 가스에 의해 여기되는 플라즈마에 실리콘 기판 (14) 을 노출함으로써, 실리콘 기판 (14) 의 표면은 저 에너지의 Kr 이온의 조사 (irradiation) 를 받고, 표면 종단 수소는 제거된다.
그 후, 97/3의 분압 비를 가지는 Kr/O2 혼합 가스가 샤워 플레이트 (12) 로부터 유입된다. 이 때, 프로세싱 챔버에서의 압력은 대략 133 ㎩ (1 Torr) 로 유지된다. Kr 가스와 O2 가스의 혼합물로서 고밀도로 여기된 플라즈마에서, 중간 여기된 상태의 Kr* 과 O2 분자는 서로 충돌하고, 산소 원자 O*의 많은 양이 효율적으로 발생될 수 있다.
본 실시형태에서, 실리콘 기판 (14) 의 표면은 산소 원자 O*에 의해 산화된다. 종래의 열 산화 방법에서, 산화는 O2 분자 및 H2O 분자에 의해 수행되고, 800 ℃ 이상의 매우 높은 프로세스 온도가 요구된다. 본 실시형태에서 수행되는 산소 원자를 이용하는 산화 프로세스에서는, 대략 400℃의 매우 낮은 온도에서 산화 프로세스를 수행할 수 있다. Kr* 과 O2 사이의 충돌 가능성을 확대시키기 위해, 더 높은 압력이 프로세싱 챔버 내에 유지되는 것이 바람직하다. 그러나, 압력이 너무 높으면, 발생한 O* 는 서로 충돌하고 O2 분자로 돌아간다. 따라서, 최적의 가스 압력이 유지되어야 한다.
원하는 막두께의 실리콘 산화막 (실리콘 화합물 층) 이 형성된 경우, 마이크로파 전력 (power) 의 유입이 멈춰져서 플라즈마 여기를 종료시키고, Kr/O2 혼합 가스는 Ar 가스로 대체되고, 이에 의해 산화 프로세스를 종료한다. Kr 보다 저가 의 가스를 퍼지 (purge) 가스로서 이용하기 위해 Ar 가스는 본 프로세스 이전과 이후에 이용된다. 이 프로세스에서 이용된 Kr 가스는 재활용을 위해 수집된다.
상기 언급한 산화막을 형성한 후에, 전극 형성 프로세스, 보호막 형성 프로세스, 수소 신터링 (sintering) 프로세스 등이 수행되어, 트랜지스터와 커패시터를 포함하는 반도체 집적 회로를 발생시킨다.
상기 언급한 절차에서 형성된 실리콘 산화막에서의 수소 함유량을 측정한 결과, 수소 함유량은 3㎚ 의 막 두께의 실리콘 산화막 상의 표면 밀도 환산 (transform) 후에 1012/㎠ 보다 더 낮다. 특히, 작은 리크 (leak) 전류를 가지는 산화막 상에서, 실리콘 산화막에서의 수소 함유량은 표면 밀도 변환에서 1011/㎠ 이하이다. 반면, 산화막을 형성하기 전에 Kr 플라즈마에 노출되지 않은 산화막은 표면 밀도 변환에서 1012/㎠ 이상의 수소를 함유한다.
상술한 바와 같이, Kr 플라즈마의 조사에 의해 종단 수소를 제거한 후에 산화 프로세스가 유입된 Kr/O2 가스를 사용하여 수행되는 경우, 종래의 마이크로파 플라즈마 산화에 의해 형성된 실리콘 산화막과 동일한 전압에서의 리크 전류는 실리콘 산화막보다 리크 전류의 2 또는 3 단위 (digit) 만큼 감소해서, 매우 우수한 낮은 리크 특성을 획득한다. 리크 전류 특성의 개선은 약 1.7 ㎚까지의 막 두께를 가지는 실리콘 산화막을 이용하는 집적 회로의 제조에서 확인되었다.
실리콘/실리콘 산화막 계면 준위 밀도의 표면 방향 의존도가 상기 언급한 반 도체 제조 프로세스에서 획득된 실리콘 산화막에 대해 측정되는 경우, 약 1×1010 eV-1㎝-2의 매우 낮은 계면 준위 밀도는 임의의 표면 방향의 실리콘 표면에 대해 획득된다.
도 2는 상기 언급한 반도체 제조 프로세스에 의해 실리콘 기판의 각 표면 ((100), (110), 및 (111)) 상에 형성된 Kr/O2 막과, 종래의 열 산화막의 계면 준위 밀도를 측정한 결과를 도시한 것이다.
도 2에 도시된 바와 같이, Kr/O2 막이 형성되는 경우, 임의의 표면 ((100), (110), 및 (111)) 상의 반도체의 계면 준위 밀도는 1010 eV-1㎝-2 이하이다. 한편, 종래 800℃ 보다 높은 분위기에서 형성된 표면 (100) 상의 열 산화막의 계면 준위 밀도는 1.1배 이상이고, 상기 언급한 반도체 제조 프로세스에서, 낮은 계면 준위 밀도의 높은 품질의 절연막이 형성될 수 있다.
계면 준위 밀도를 낮춤으로써, 캐리어를 재결합시킬 가능성은 감소될 수 있어서, 이에 의해 1/f 잡음을 낮출 수 있다.
내압 특성, 핫 캐리어 내성, 스트레스 전류가 흐르는 경우의 실리콘 산화막의 파괴까지의 전하량 QBD (charge-to-breakdown) 등의 전기적 특성과 신뢰성 특성에 대하여, 반도체 제조 프로세스에서 형성된 산화막은 종래의 열 산화막과 동등하거나 더 높은 양호한 특성을 나타낸다.
상술한 바와 같이, 표면 종단 수소를 제거한 후에, Kr/O2 고밀도 플라즈마를 이용한 실리콘 산화 프로세스를 수행함으로써, 400℃의 저온에서 모든 표면 방향의 실리콘 상에 우수한 실리콘 산화막을 형성할 수 있다. 상술한 효과는 종단 수소를 제거함으로써 산화막에서의 수소 함유량을 감소시키고, 산화막에서의 불활성 가스 (예를 들어, Kr) 를 함유함으로써 획득될 수 있다. 산화막에서의 작은 양의 수소에 의해, 실리콘 산화막에서의 원소 (element) 의 약한 결합이 없고, Kr 을 함유함으로써, 막에서의 또는 Si/SiO2 계면 상에서의 스트레스는 완화된다. 그 결과, 실리콘 산화막의 전기적 특징은 크게 개선될 수 있다.
상기 언급한 반도체 제조 프로세스에서, 표면 밀도 변환에서 1012/㎠ 이하 또는 원하는 조건으로서는 1011/㎠ 이하의 수소 밀도, 및 5×1011/㎠ 이하의 Kr 의 밀도는 실리콘 산화막의 전기적 특징과 신뢰성 특징의 개선에 기여한다.
상기 언급한 반도체 프로세스에서, 실리콘 질화막과 실리콘 산질화막은 불활성 가스와 NH3 가스의 혼합물 및 불활성 가스, O2, 및 NH3 의 혼합물을 이용하여 형성될 수 있다.
질화막을 형성함으로써 획득되는 효과는, 표면 종단 수소를 제거한 후에도 플라즈마에서의 수소의 존재에 주로 기초한다. 플라즈마에서의 수소로, 실리콘 질화막 내 및 계면 상에서의 댕글링 본드 (dangling bond) 는, Si-H 와 N-H 의 결합을 형성하여 종단되며, 그 결과, 실리콘 질화막 내 및 계면 상에서의 전자 트랩은 사라진다.
산질화막을 형성하여 획득되는 효과는, 종단 수소를 제거함으로써 산질화막내의 수소 함유량의 감소에 의해 발생할 뿐만 아니라, 산질화막에 함유된 일정 퍼센트의 질소에 의해 발생한다. 산질화막에서의 Kr 함유량은 산화막에서의 함유량의 1/10 이하이고, 질소의 함유량은 Kr 의 함유량보다 더 크다. 즉, 수소 함유량은 산질화막에서 작기 때문에, 실리콘 질화막에서의 약한 결합의 비율은 감소하고, 함유된 질소는 막에서, Si/SiO2 에서, 또는 계면 상에서 스트레스를 완화한다. 그 결과, 막에서의 전하 및 계면 준위 밀도는 줄어들고, 산질화막의 전기적 특성은 크게 개선된다.
산화막 또는 산질화막을 형성함으로써 획득되는 원하는 결과는, 종단 수소를 제거함으로써 발생할 뿐만 아니라, 질화막 또는 산질화막에서 Ar 또는 Kr를 함유함으로써 발생한다. 즉, 상술한 반도체 제조 프로세스에서 획득되는 질화막에서, 질화막에 함유된 Ar 또는 Kr은 실리콘/질화막 계면 상에서의 질화막 내의 스트레스를 완화한다. 그 결과, 실리콘 질화막에서의 고정된 전하 및 계면 준위 밀도는 감소되고, 전기적 특성, 특히 1/f 잡음은 감소하여, 이에 의해 신뢰성을 크게 개선시킨다.
상기 언급한 반도체 제조 프로세스에서 이용된 불활성 가스는 Ar 가스, Kr 가스에 제한되지 않고, 크세논 (Xe) 가스도 이용될 수 있다.
또한, 실리콘 산화막과 실리콘 질화막을 형성한 후에, 진공 컨테이너 (1) 에서의 압력은 133 ㎩ (1 Torr) 로 유지되고, 98/2의 분압 비의 Kr/NH3 의 혼합 가스 가 유입되며, 약 0.7 ㎚ 실리콘 질화막은 실리콘 산화막 및 실리콘 산질화막의 표면 상에 형성될 수 있다.
따라서, 표면상에 실리콘 질화막이 형성된 실리콘 산화막, 또는 실리콘 산질화막을 획득할 수 있다. 따라서, 높은 유전율을 갖는 절연막을 형성할 수 있다.
상술한 반도체 제조 프로세스를 실현하기 위해, 도 1에서 도시된 디바이스 외에, 플라즈마를 이용하여 저온 산화막을 형성할 수 있는 다른 플라즈마 프로세스 디바이스가 이용될 수 있다. 예를 들어, 플라즈마를 여기시키기 위한 Ar 또는 Kr 가스를 방출하는 제 1 가스 방출 구조, 및 제 1 가스 방출 구조와 상이하고, O2, NH3, 또는 N2/H2 가스를 방출하는 제 2 가스 방출 구조를 가지는 2단 샤워 플레이트 타입 플라즈마 프로세스 디바이스를 이용하는 것이 가능하다.
이하, 본 발명의 실시형태에 따른 반도체 제조 프로세스가 설명된다. 반도체 프로세스는 표면 (100) 및 표면 (110) 상에 MIS 전계효과 트랜지스터의 게이트 절연막을 형성한다.
p-채널 트랜지스터가 표면 (111) 상에 형성되는 경우, 표면 (100) 의 전류 구동 능력의 1.3 배가 획득된다. p-채널 트랜지스터가 표면 (110) 상에 형성되는 경우, 표면 (100) 의 전류 구동 능력의 1.8 배가 획득된다.
도 3은, 본 발명의 실시형태에 따른 반도체 제조 프로세스에서 실리콘 기판 (22) 상에 표면 (100 및 110) 을 가지는 돌출부 (23 및 24) 를 형성하는 상태를 나 타낸다. 도 4는, 본 발명의 실시형태에 따른 반도체 제조 프로세스에서 제조된 n-채널 MOS 트랜지스터 (20) 와 p-채널 MOS 트랜지스터 (21) 의 구조를 나타낸다. 도 4는 게이트 산화막의 하부에 형성되고 대각선에 의해 표시되는 채널을 나타낸다.
도 3에 도시된 바와 같이, 주면으로서 표면 (100) 을 가지는 실리콘 기판 (22) 은 디바이스 분리 영역 (22c) 에 의해 p-형 영역 (A) 과 n-형 영역 (B) 으로 분리된다. 영역 (A) 에서, 표면 (100) 을 기준으로 하여 HA 의 높이와 W1A 의 폭을 가지는 직사각형의 평행육면체 돌출부 (23) 가 형성된다. 유사하게, 영역 (B) 에서, HB 의 높이와 W1B 의 폭을 가지는 돌출부 (24) 가 형성된다.
도 4에서 도시된 바와 같이, 반도체 제조 프로세스에서 실리콘 산화막은 실리콘 기판 (22) 의 표면, 돌출부 (23 및 24) 의 상부면과 측벽면 상에 형성된다.
실리콘 산화막 상에서, 폴리실리콘 게이트 전극 (25 및 26) 이 형성되고, 폴리실리콘 게이트 전극 (25 및 26) 이 형성되는 경우, 실리콘 산화막은 패터닝되며, 게이트 절연막 (27 및 28) 은 폴리실리콘 게이트 전극 (25 및 26) 하부에 형성된다.
또한, n-형 불순물 이온은 p-형 영역 (A) 의 게이트 전극 (25) 의 양 측면상의 영역으로 주입되며, 이에 의해 돌출부 (23) 를 포함하는 n-형 확산 영역 (29 및 30) 을 형성한다. n-형 확산 영역 (29 및 30) 은 n-채널 MOS 트랜지스터 (20) 의 소스 및 드레인을 구성한다. 또한, n-형 영역 (B) 에서, p-형 불순물 이온 은 게이트 전극 (26) 의 양 측면 상의 영역으로 주입되며, 이에 의해 돌출부 (24) 를 포함하는 p-형 확산 영역 (31 및 32) 을 형성한다. p-형 확산 영역 (31 및 32) 은 p-채널 MOS 트랜지스터 (21) 의 소스 및 드레인을 구성한다.
소정의 전압이 p-채널 MOS 트랜지스터 (21) 와 n-채널 MOS 트랜지스터 (20) 의 게이트 전극 (25 및 26) 에 인가되는 경우, 도 4에 도시된 대각선에 의해 표시되는 채널은 게이트 산화막 (27 및 28) 하부에 형성된다.
n-채널 MOS 트랜지스터 (20) 의 표면 (100) 의 게이트 폭은, 돌출부 (23) 의 상부면 (돌출부 (23) 의 상부면) 상에서는 W1A 이고, 돌출부 (23) 의 하부 우측과 좌측 상의 실리콘 기판 (22) 의 평평한 (flat) 부분 상에서는 W2A/2 이다. 따라서, 게이트 폭은 합계 W1A + W2A 이다. 유사하게, n-채널 MOS 트랜지스터 (20) 의 표면 (110) 의 게이트 폭, 즉, 돌출부 (23) 의 좌측 및 우측 측벽면 상의 게이트 폭은 HA 이다. 따라서, 합계 2HA 이다. 게이트 폭은 채널 폭에 대응한다. n-채널 MOS 트랜지스터 (20) 의 게이트 길이는 LgA 이다.
따라서, n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 μn1 (W1A + W2A) + μn2·2HA 로 표현된다. μn1 는 표면 (100) 상의 전자 이동도를 나타내고, μn2 는 표면 (110) 상의 전자 이동도는 나타낸다.
유사하게, p-채널 MOS 트랜지스터 (21) 의 표면 (100) 의 게이트 폭은, 각각 돌출부 (24) 의 상부면 상에서는 W1B 이고, 돌출부 (24) 의 하부 우측 및 좌측 상의 실리콘 기판 (22) 의 평평한 부분에서는 W2B/2 이다. 따라서, 게이트 폭은 합계 W1B + W2B 이다. p-채널 MOS 트랜지스터 (21) 의 표면 (110) 의 게이트 폭, 즉 돌출부 (24) 의 좌측 및 우측 측벽면상의 게이트 폭은 HB 이다. 그 결과, 게이트 폭은 합계 2HB 이다. 게이트 폭은 채널 폭에 대응한다. p-채널 MOS 트랜지스터 (21) 의 게이트 길이는 LgB 이다.
따라서, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력은 μp1 (W1B + W2B) + μp2·2HB 로 표현된다. μp1 는 표면 (100) 상의 홀 (Hall) 이동도를 나타내고, μp2 는 표면 (110) 상의 홀 이동도를 나타낸다.
따라서, 돌출부 (23 및 24) 의 각각의 높이 (HA 및 HB) 를 설정함으로써, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력과 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 평형을 이룰 수 있다. 이 조건은 다음의 식에 의해 표현될 수 있다.
μn1 (W1A + W2A) + μn2·2HA=μp1 (W1B + W2B) + μp2·2HB
HA 및 HB 를 상기 식을 만족하는 값으로 설정함으로써, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력과 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 평형을 이룰 수 있다. 이 경우에, p-채널 MOS 트랜지스터 (21) 의 주면 (예를 들어, 표면 (100)) 의 채널 폭은 n-채널 MOS 트랜지스터 (20) 의 표면 (100) 상의 채 널 폭보다 아주 더 커야 할 필요는 없다. 따라서, 게이트 절연막에 의한 기생 용량의 차는 이들 사이에 더 작을 수 있다. 따라서, CMOS 구조의 회로가 p-채널 MOS 트랜지스터 (21) 와 n-채널 MOS 트랜지스터 (20) 를 이용하여 구성되는 경우, 상기 트랜지스터들의 게이트 산화막에 의한 기생 용량이 충전되거나 방전되는 때에 야기되는 전류 값 불평형은 감소될 수 있고, CMOS 구조의 트랜지스터가 스위칭되는 때에 야기되는 잡음 레벨은 낮춰질 수 있다.
p-채널 MOS 트랜지스터 (21) 의 높이 (HB) 는, n-채널 MOS 트랜지스터 (20) 의 게이트의 높이 (HA) 를 "0"으로 설정한 후에, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력이 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력과 실질적으로 동일하도록 설정될 수 있다.
p-채널 MOS 트랜지스터 (21) 또는 n-채널 MOS 트랜지스터 (20) 가 개별적으로 형성되는 경우, p-채널 또는 n-채널 MOS 트랜지스터의 실리콘 기판의 주면 (예를 들어, 표면 (100)) 상의 게이트의 면적은, 종래의 반도체 제조 프로세스에서보다 더 작을 수 있기 때문에, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 실리콘 기판상의 주면 상의 면적은 더 작을 수 있어서, 이에 의해 반도체 회로의 집적도를 향상시킬 수 있다. 또한, p-채널과 n-채널 MOS 트랜지스터의 기생 용량은 더 작을 수 있기 때문에, MOS 트랜지스터의 스위칭 속도는 증가할 수 있고, 스위칭시의 전력 소비량은 감소할 수 있다.
실리콘 표면상에 형성된 절연막은 산화막에 제한되지 않고, 실리콘 질화막, 실리콘 산질화막 등이 형성될 수 있다.
이하, 상기 언급한 반도체 제조 프로세스에서 반도체 회로 기판 상에 직접 변환 수신용 주파수 변환 회로를 형성하는 경우가 설명된다.
직접 변환 수신용 주파수 변환 회로는 예를 들면, 도 8에서 도시된 믹서 회로 (43), 믹서 회로 (44), 국부 발진 회로 (45), 및 위상 변환기 (46) 를 포함한다. 믹서 회로 (43) 의 실질적인 구성은 도 5를 참조하여 아래에서 설명된다.
도 5는 이중 평형 믹서 (double balance mixer) 로서 길버트 셀 회로를 도시한다. 믹서 회로 (43) 는 p-채널과 n-채널 MOS 트랜지스터에 의해 구성된다.
믹서 회로 (43) 는, 국부 발진 신호 (LO 신호) 가 게이트로 입력되는 2 세트의 차동 쌍 (pair) n-채널 MOS 트랜지스터 (M1 내지 M4; 차동 증폭 회로), RF 신호가 게이트에 입력되는 1 세트의 차동 쌍 n-채널 MOS 트랜지스터 (M5 및M6; 차동 증폭 회로), 정전류원인 n-채널 MOS 트랜지스터 (M7), 및 부하로서 기능하는 p-채널 MOS 트랜지스터 (M8 및 M9) 가 직렬로 접속되어 있다. MOS 트랜지스터 (M7) 의 게이트에는 바이어스 전압 (VBIAS) 이 공급되고, 소스는 접지되어 있다.
MOS 트랜지스터 (M5 및 M6) 의 소스는 MOS 트랜지스터 (M7) 의 드레인에 접속되고, RF 신호는 MOS 트랜지스터 (M5 및 M6) 의 게이트에 차동 입력된다.
MOS 트랜지스터 (M1 및 M2) 의 소스는 MOS 트랜지스터 (M5) 의 드레인에 접속되고, MOS 트랜지스터 (M3 및 M4) 의 소스는 MOS 트랜지스터 (M6) 의 드레인에 접속되고, 국부 발진 신호는 MOS 트랜지스터 (M1 및 M4) 의 게이트의 접속점 및 MOS 트랜지스터 (M2 및 M3) 의 게이트의 접속점에 차동 입력된다. 그 후, MOS 트랜지스터 (M1 및 M3) 의 드레인에 접속된 제 1 혼합출력 단자 (B1) 가 제공되고, MOS 트랜지스터 (M2 및 M4) 의 드레인에 접속된 제 2 혼합출력 단자 (B2) 가 제공된다. MOS 트랜지스터 (M1 및 M3) 와 MOS 트랜지스터 (M2 및 M4) 의 드레인은 각각 MOS 트랜지스터 (M8 및 M9) 를 통해서 전원 (VDD) 에 접속된다.
국부 발진 신호의 주파수가 믹서 회로 (43) 에서 RF 신호의 주파수와 동일한 경우, 기저대역 신호는 혼합출력 단자로부터 출력된다.
믹서 회로 (43) 의 MOS 트랜지스터의 게이트가 3차원 구조이고 게이트 산화막이 저온 플라즈마 분위기에서 형성될 때, MOS 트랜지스터 (M1 및 M2) 를 포함하는 차동 증폭 회로, MOS 트랜지스터 (M3 및 M4) 를 포함하는 차동 증폭 회로, 및 MOS 트랜지스터 (M5 및 M6) 를 포함하는 차동 증폭 회로의 채널 길이 변조 효과의 영향은 감소할 수 있고, 그럼으로써 주파수가 변환될 때 신호의 왜곡을 줄일 수 있다. 추가적으로, 차동 증폭 회로의 부하로서 기능하는 드레인에서 정전류 회로 (MOS 트랜지스터 (M8 및 M9) 를 포함) 또는 소스에서 정전류 회로 (MOS 트랜지스터 (M7) 를 포함) 의 채널 길이 변조 효과의 영향을 감소시킬 수 있기 때문에, 드레인 전압이 변화할 때 드레인 전류의 변동이 감소될 수 있다.
또한, 믹서 회로 (44) 가 도 5에서 도시된 회로에 의해 구성된다. 도 5와의 차이는 국부 발진 회로 (45) 에 의해 생성된 국부 발진 신호를 90 도 위상 변위시켜 얻어진 신호를 MOS 트랜지스터 (M1 내지 M4) 의 게이트에 인가한다는 것이다.
주파수 변환 회로에서, 실리콘 표면의 손상을 제거하고 표면을 평탄화하여 MOS 트랜지스터의 특성 (예를 들면, 임계 전압 등) 편차를 감소시킬 수 있다. 따라서, 믹서 회로 (43 및 44) 에서 생성된 I 신호와 Q 신호 사이의 위상 차이, 증폭 오차 등을 감소시킬 수 있다. 믹서 회로 (43) 에서 생성된 오차의 레벨이 믹서 회로 (44) 에서 생성된 오차의 레벨과 실질적으로 동일할 수 있기 때문에, I 신호와 Q 신호 사이의 상대 오차 또한 감소될 수 있다.
또한, 3차원 어레이에서 게이트를 구성하고 저온 플라즈마 분위기에서 게이트 산화막을 형성함으로써, 증폭 회로와 MOS 트랜지스터의 정전류 회로의 채널 길이 변조 효과의 영향을 감소시킬 수 있기 때문에, 주파수 변환 회로에서 신호의 왜곡은 줄어들 수 있다.
또한, MOS 트랜지스터의 전류 구동 능력이 개선될 수 있고, 실리콘 기판의 주면 상에 트랜지스터의 디바이스 면적이 더 작아질 수 있다.
주파수 변환 회로의 DC 오프셋과 1/f 잡음이 감소될 수 있기 때문에, 수신된 신호를 음성 신호로 직접 변환하기 위한 직접 변환 시스템에서의 주파수 변환 회로에 특히 효과적이다.
또한, 믹서 회로 (43 및 44) 는 예를 들면, n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 포함하는 CMOS 회로에 의해 구성될 수 있다. 이 경우에, p-채널 MOS 트랜지스터의 기생 용량이 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있고, 그럼으로써, 회로의 특성을 개선시킨다. 또한, p-채널과 n-채널 MOS 트랜지스터가 온/오프될 때 전류의 불균형에 의해 야기되는 잡음도 또한 감소될 수 있다.
주파수 변환 회로 이외에 DC 증폭기, A/D 변환 회로, 디지털 회로 등에서 사용하기 위한 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 채널은 상기 언급한 반도체 프로세스에서 제조될 수 있다.
상기 언급한 구조로, 다른 회로의 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 특징을 준비할 수 있다. 따라서, D/C 오프셋과 1/f 잡음을 감소시킬 수 있다. 또한, MOS 트랜지스터의 전류 구동 능력을 개선시킬 수 있기 때문에, 회로의 동작 특징 또한 개선될 수 있다.
또한, 주파수 변환 회로 또는 다른 회로의 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 채널폭은 p-채널 MOS 트랜지스터의 전류 구동 능력이 실리콘의 상이한 결정면 (예를 들면, 표면 (100) 과 표면 (110)) 상에서 형성되는 n-채널 MOS 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 설계될 수 있다.
상기 언급한 구조로, p-채널 MOS 트랜지스터의 기생 용량 등은 n-채널 MOS 트랜지스터의 기생 용량 등과 실질적으로 동일할 수 있다. 따라서, 스위칭 특징을 개선시킬 수 있고 MOS 트랜지스터가 온/오프될 때 전류 흐름에 의해 발생되는 잡음을 감소시킬 수 있다.
도 6은 직접 변환 수신 회로의 DC 증폭기 (49 및 50) 의 실시예를 나타낸다. 또한, DC 증폭기는 상기 언급한 반도체 제조 프로세스에서 제조된다.
n-채널 MOS 트랜지스터 (61 및 62) 는 차동 증폭 회로를 구성하고, 저역 통과 필터 (47 또는 48) 로부터 출력된 신호 (Vin) 는 MOS 트랜지스터 (61) 의 게이트에 입력되고, 신호 (-Vin) 는 MOS 트랜지스터 (62) 의 게이트에 입력된다.
n-채널 MOS 트랜지스터 (63) 와 MOS 트랜지스터 (64) 는 전류 미러 회로를 형성하고, MOS 트랜지스터 (63) 의 드레인은 MOS 트랜지스터 (61 및 62) 의 소스에 공통접속된다. MOS 트랜지스터 (64) 의 드레인은 정전류원 (65) 을 통해 전원 전압 (VDD) 에 접속되고, MOS 트랜지스터 (63 및 64) 의 게이트는 MOS 트랜지스터 (64) 의 드레인에 접속된다.
MOS 트랜지스터 (63 및 64) 는 정전류 회로를 형성하고, 정전류원 (65) 은 MOS 트랜지스터 (64) 의 드레인에 접속된다. 따라서, 정전류원 (65) 으로부터 공급된 전류에 비례하는 일정전류가 MOS 트랜지스터 (63) 를 통해서 흐른다.
p-채널 MOS 트랜지스터 (66 및 67) 는 전류 미러 회로를 구성하고, 소스는 전원 전압 (VDD) 에 접속되고, 드레인은 MOS 트랜지스터 (61 및 62) 의 드레인에 접속된다. MOS 트랜지스터 (67) 의 게이트는 MOS 트랜지스터 (66) 의 드레인에 접속된다. MOS 트랜지스터 (66 및 67) 는 MOS 트랜지스터 (61 및 62) 의 부하로서 기능한다.
차동 증폭 회로를 포함하는 DC 증폭기는 MOS 트랜지스터 (61 및 62) 를 사용하여 입력 신호 (Vin 및 -Vin) 를 차동증폭하고 증폭된 신호는 Vo 로 출력된다.
DC 증폭기의 MOS 트랜지스터의 게이트를 3차원으로 제조하고 저온 플라즈마 분위기에서 게이트 산화막을 형성함으로써, MOS 트랜지스터 (61 및 62) 를 포함하는 차동 증폭 회로의 채널 길이 변조 효과의 영향을 감소시킬 수 있고, 차동 증폭 회로에서 신호의 왜곡을 줄일 수 있다. 차동 증폭 회로의 부하로서 기능하는 드레인에서 정전류 회로 (MOS 트랜지스터 (66 및 67) 를 포함) 와 소스에서 정전류 회로 (MOS 트랜지스터 (63 및 64) 를 포함) 의 채널 길이 변조 효과의 영향을 감소시킬 수 있기 때문에, 회로에서 드레인 전류의 변동을 감소시킬 수 있다.
상기 서술한 바와 같이, 실리콘 표면상에서 손상을 줄이고, 표면을 평탄화함으로써, MOS 트랜지스터의 특징 (예를 들면, 임계 전압 등) 의 편차를 감소시킬 수 있고, 그럼으로써, 전체 회로의 DC 오프셋을 줄인다. 따라서, DC 오프셋을 제거하기 위한 회로, 커패시터 등을 요구하지 않고, DC 증폭기의 신호 이득을 증가시킬 수 있다. DC 증폭기의 신호 이득을 증가시킴으로써, 예를 들면 저분해능의 A/D 변환기를 직접 변환 시스템에서 수신 회로의 DC 증폭기의 후단에서 A/D 변환기로서 이용할 수 있다.
또한, 아르곤 등의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거하고, 그 후에 산소를 포함하는 아르곤, 크립톤 또는 크세논과, 산소, 질소 등과 같은 가스 분자를 포함하는 플라즈마 분위기 내에서 550℃ 이하의 온도로, 얇고 평평한 실리콘 절연막을 형성함으로써, 실리콘 표면의 계면 준위 밀도를 낮출 수 있다. 따라서, 캐리어의 재결합의 확률은 감소될 수 있고, 1/f 잡음은 줄어들 수 있다. 1/f 잡음이 줄어들면, 믹서 회로 (43 및 44) 에 의해 다운컨버팅된 신호의 S/N 비를 개선시킬 수 있다. 그 결과, DC 증폭기의 이득은 증가될 수 있다.
또한, MOS 트랜지스터의 전류 구동 능력이 개선될 수 있고 디바이스 면적이 더 작아질 수 있기 때문에, 집적도를 높일 수 있고 동작 속도가 증가될 수 있다. 또한, DC 증폭기의 전계효과 트랜지스터의 동작 특성을 준비하여, 기생용량을 감소 시킬 수 있기 때문에 차동 증폭 회로의 주파수 특성을 개선시킬 수 있고, DC 오프셋을 감소시킬 수 있기 때문에, 큰 신호 이득을 얻는다. 따라서, DC 오프셋과 1/f 잡음을 감소시킬 수 있기 때문에, 수신신호를 음성신호로 직접 변환하는 직접 변환 시스템에서의 DC 증폭기에 특히 효과적이다.
또한, DC 증폭기는 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 포함하는 CMOS 회로에 의해 구성될 수 있다. 이 경우에서, p-채널 MOS 트랜지스터의 기생용량은 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있고, 기생 용량이 더 작아질 수 있기 때문에, 회로의 동작 속도 등을 증가시킨다. 또한, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터가 온/오프될 때 전류의 불평형에 의한 잡음이 줄어들 수 있다.
DC 증폭기 이외의 주파수 변환 회로, A/D 변환 회로, 디지털 회로 등에서 사용된 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터가 상기 언급된 반도체 프로세서에서 제조될 수 있다.
상기 언급된 구조로, 다른 회로의 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 특성이 준비될 수 있기 때문에, DC 오프셋과 1/f 잡음이 감소될 수 있다. 또한, 회로의 동작 특성을 개선시킬 수 있다.
또한, DC 증폭기 또는 다른 회로의 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 채널은 실리콘의 상이한 결정면 (예를 들면, 표면 (100) 및 표면 (110)) 상에 형성되고, p-채널 MOS 트랜지스터의 전류 구동 능력이 n-채널 MOS 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 채널폭을 설계할 수 있 다.
이러한 구조로, p-채널 MOS 트랜지스터의 기생 용량이 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있다. 따라서, 스위칭 특성은 개선될 수 있고, MOS 트랜지스터가 온/오프될 때 전류에 의해 생성된 잡음이 감소될 수 있다.
도 7은 직접 변환 수신 회로의 저잡음 증폭기 (42) 의 실시예를 나타낸다. 또한, 저잡음 증폭기 (42) 는 상기 언급된 반도체 제조 프로세스에서 제조될 수 있다.
도 7에서 나타낸 바와 같이, 저잡음 증폭기의 회로 (1000) 는 p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 의 조합을 구비하는 CMOS 트랜지스터 (1002) 와, 커패시터 (C1), n-채널 MOS 트랜지스터 (M3), 및 연산 증폭기 (OP1) 의 조합을 구비하는 동작점 결정 회로 (1004) 를 포함한다.
우선, CMOS 트랜지스터 (1002) 에서, 공통 입력 전압 (예를 들면, 안테나 등에 의해 수신된 반송파 (carrier wave) 에 기초하여 변화하는 입력 전압) 은 p-채널 MOS 트랜지스터 (M1) 의 게이트와 n-채널 MOS 트랜지스터 (M2) 의 게이트에 인가된다. 그 후, p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 는 신호 증폭기로서 기능하도록 허용된다. 또한, 본 회로에 따르면, 전압원 (VDD) 은 높은 전압 이득을 얻도록 p-채널 MOS 트랜지스터 (M1) 의 드레인에 인가된다. 그 후, 입력 전압의 증폭 전압은 p-채널 MOS 전계효과 트랜지스터 (M1) 의 소스와 n-채널 MOS 트랜지스터 (M2) 의 드레인으로 출력된다.
반면, p-채널 MOS 트랜지스터 (M1) 의 바이어스 전류와 드레인 전압이 전원 전압 (VDD) 의 영향을 받기 쉽기 때문에, 동작점 결정 회로 (1004) 는 p-채널 MOS 트랜지스터 (M1) 의 소스와 n-채널 MOS 트랜지스터 (M2) 사이에 삽입되고, gm을 억제하여 열잡음과 1/f 잡음을 감소시키도록 기준전압 (Vref) 에 기초하여 증폭 전압을 제어함으로써, 그 동작점을 결정한다. C1은 열잡음을 감소시키기 위해 삽입된다.
본 회로에서 표시하는 CMOS 트랜지스터 (1002) 에서, p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 로부터 발생되는 1/f 잡음은 상당히 감소될 수 있다. 상호 MOS 트랜지스터 (M1 및 M2) 의 소자 면적을 서로 동일하게 해도, 동일한 전기적 특성을 편차없이 얻을 수 있다. 또한, p-채널 MOS 트랜지스터의 기생 용량을 n-채널 MOS 트랜지스터의 기생용량에 일치시킬 수 있고, 게이트-소스 사이의 전압에 대해 드레인 전류의 상승 특성과 하강 특성 사이의 차이를 크게 완화시킬 수 있다.
따라서, 상기 언급된 회로에서, 1/f 잡음 뿐만 아니라 트랜지스터 디바이스의 전기적 특성의 편차에 의해 야기되는 신호 왜곡의 영향을 크게 개선시킬 수 있고, 그럼으로써, 종래의 디바이스보다 훨씬 더 낮은 잡음과 더 높은 이득의 저 잡음 증폭기를 성공적으로 구성한다.
따라서, 저잡음 증폭기에 의해 발생된 1/f 잡음과 신호 왜곡을 감소시키기 위한 새로운 회로를 요구하지 않고, 저잡음 증폭기를 소형화할 수 있다.
또한, 직접 변환 수신 시스템에 본 발명의 실시형태에 따른 저잡음 증폭기의 구성을 적용하면, 상기 직접 변환 수신 시스템에 있어서 최초의 이득을 갖는 저주파수 잡음 증폭기에 있어서 1/f 잡음이 감소할 수 있기 때문에, 그 후단에서의 복조된 신호의 S/N 비는 향상되고, 직접 변환 수신 시스템에서 복조된 신호의 품질을 높일 수 있다. 또한, 본 발명의 실시형태에 따른 저잡음증폭기를 적용하면, 그 후단의 회로에서, 1/f 잡음이나 신호왜곡을 감소시키기 위한 회로를 새로 제공할 필요없이, 직접 변환 수신기를 성공적으로 소형화할 수 있다.
또한, 3차원 구조의 CMOS 트랜지스터를 적용함으로써, 소형화, 저전력 소비, 고성능, 및 저잡음 증폭기 또는 직접 변환 수신기를 실현할 수 있다.
또한, 본 발명은 상기 언급된 실시형태에 제한되지 않고, 다음과 같이 구성될 수 있다.
주파수 변환 회로는 길버트 셀 타입 회로에 한정되지 않고, 수신신호와 국부 발진신호를 혼합하여 기저대역 신호로 변환하는 임의의 회로로 실현할 수 있다.
실리콘 결정면은 표면 (100) 과 표면 (110) 의 조합에 한정되지 않고, 표면 (100) 과 표면 (111) 과 같은 다른 결정면의 조합일 수 있다.
본 발명에 따르면, 주파수 변환 회로의 I 신호와 Q 신호 사이의 위상 오차, 증폭 오차 등을 감소시킬 수 있다. 또한, 직접 변환 수신 회로의 1/f 잡음과 DC 오프셋을 감소시킬 수도 있다. 또한, 채널 길이 변조 효과의 영향을 줄일 수 있고, 주파수 변환 회로와 직접 변환 수신 회로에서의 신호 왜곡을 줄일 수 있다. 주파수 변환 회로의 DC 오프셋과 1/f 잡음을 감소시킬 수 있기 때문에, 특 히 직접 변환 수신 시스템에서 원하는 효과를 얻을 수 있다.

Claims (10)

  1. 수신신호를 직교변환하여 I 신호와 Q 신호로 변환하고 반도체 집적 회로 기판 상에 형성된, 직접 변환 수신용 주파수 변환 회로로서,
    주면 (primary surface) 으로서 제 1 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS (metal insulator semiconductor) 전계효과 트랜지스터를 포함하는 차동 증폭 회로를 구비하는, 직접 변환 수신용 주파수 변환 회로.
  2. 제 1 항에 있어서,
    상기 돌출부는 실리콘 표면 (100) 을 포함하는 상기 상부면과 실리콘 표면 (110) 을 포함하는 측벽면을 갖고, 상기 소스와 상기 드레인은 상기 게이트를 둘러싸는 돌출부 상에, 그리고 상기 실리콘 기판의 상기 돌출부의 좌우 영역에 형성되는, 직접 변환 수신용 주파수 변환 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 주파수 변환 회로는 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 구비하고, 상기 p-채널 MIS 전계효과 트랜지스터의 돌출부의 상부면과 측벽면의 게이트 폭을, 상기 p-채널 MIS 트랜지스터의 전류 구동 능력이 상기 n-채널 MIS 트랜지스터의 전류 구동 능력과 실질적으로 동일하게 되도록 설정하는, 직접 변환 수신용 주파수 변환 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 주파수 변환 회로는,
    수신 신호를 각각의 게이트에서 수신하는 복수의 상기 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로와, 제 1 국부 발진 신호를 각각의 게이트에서 수신하여 상기 제 1 국부 발진 신호와 상기 수신신호를 혼합하는 복수의 상기 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로를 구비하는 제 1 믹서 회로,
    수신 신호를 각각의 게이트에서 수신하는 복수의 상기 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로와, 상기 제 1 국부 발진 신호에 대해 90도의 위상차를 갖는 제 2 국부 발진 신호를 각각의 게이트에서 수신하여 상기 수신신호와 상기 제 2 국부 발진신호를 혼합하는 복수의 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로를 구비하는 제 2 믹서 회로,
    상기 제 1 국부 발진 신호를 생성하는 국부 발진 회로, 및
    상기 제 1 국부 발진신호에 대해 90도 위상차를 갖는 상기 제 2 국부 발진 신호를 출력하는 위상 변환기 (phase shifter) 를 구비하는, 직접 변환 수신용 주 파수 변환 회로.
  5. 수신신호를 직교변환하여 I 신호와 Q 신호로 변환하고 반도체 집적회로의 기판상에 형성된, 직접 변환 수신용 반도체 집적회로로서,
    주면으로서 제 1의 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 포함하는 회로와,
    상기 p-채널 MIS 전계효과 트랜지스터 또는 n-채널 MIS 전계효과 트랜지스터를 포함하는 차동 증폭 회로를 갖는 주파수 변환 회로를 구비하는, 직접 변환 수신용 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 p-채널 MIS 전계효과 트랜지스터와 상기 n-채널 MIS 전계효과 트랜지스터의 상기 돌출부의 상부면과 측벽면의 게이트 폭을, 상기 p-채널 MIS 전계효과 트랜지스터의 전류 구동 능력이 상기 n-채널 MIS 전계효과 트랜지스터의 전류구동 능력과 실질적으로 동일하게 되도록 설정하는, 직접 변환 수신용 반도체 집적회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 주파수 변환 회로는 상기 p-채널 MIS 전계효과 트랜지스터와 n-채널 MIS 전계효과 트랜지스터를 갖는 CMOS 회로를 구비하는, 직접 변환 수신용 반도체 집적회로.
  8. 주면으로서 제 1 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 주파수 변환 회로와,
    상기 MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 DC 증폭기를, 반도체 집적회로 기판 상에 구비하는, 직접 변환 수신기.
  9. 주면으로서 제 1 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 주파수 변환 회로와,
    상기 MIS 전계효과 트랜지스터에 의해 형성된 저잡음증폭기를, 반도체 집적 회로 기판 상에 구비하는, 직접 변환 수신기.
  10. 주면으로서 제 1 결정면과 측벽면으로서 제 2 결정면을 갖는 돌출부를 실리콘 기판 상에 형성하고, 불활성 가스의 플라즈마 분위기 내에서 실리콘 표면상의 종단 수소를 제거한 후, 플라즈마 분위기 내에서 약 550℃ 이하의 온도로, 상기 돌출부의 상부면과 상기 측벽면의 적어도 일부 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하고, 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 드레인과 소스를 형성한 MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 주파수 변환 회로,
    상기 MIS 전계효과 트랜지스터에 의해 형성된 차동 증폭 회로를 갖는 DC 증폭기, 및
    상기 MIS 전계효과 트랜지스터를 구비하는 저잡음증폭기를, 반도체 집적 회로 기판 상에 구비하는, 직접 변환 수신기.
KR1020057022137A 2003-06-12 2004-06-11 직접 변환 수신용 주파수 변환 회로, 그것의 반도체집적회로 및 직접 변환 수신기 KR20060024379A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00168530 2003-06-12
JP2003168530 2003-06-12
JPJP-P-2003-00183609 2003-06-26
JP2003183609A JP2005056870A (ja) 2003-06-12 2003-06-26 ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機

Publications (1)

Publication Number Publication Date
KR20060024379A true KR20060024379A (ko) 2006-03-16

Family

ID=33554405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057022137A KR20060024379A (ko) 2003-06-12 2004-06-11 직접 변환 수신용 주파수 변환 회로, 그것의 반도체집적회로 및 직접 변환 수신기

Country Status (6)

Country Link
US (1) US20060131617A1 (ko)
EP (1) EP1633001A1 (ko)
JP (1) JP2005056870A (ko)
KR (1) KR20060024379A (ko)
TW (1) TWI241786B (ko)
WO (1) WO2004112141A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4723797B2 (ja) * 2003-06-13 2011-07-13 財団法人国際科学振興財団 Ｃｍｏｓトランジスタ
TWI263328B (en) * 2005-01-04 2006-10-01 Samsung Electronics Co Ltd Semiconductor devices having faceted channels and methods of fabricating such devices
JP4772723B2 (ja) * 2007-03-29 2011-09-14 三菱電機株式会社 高周波受信機
US20090088121A1 (en) * 2007-09-27 2009-04-02 Nanoamp Solutions Inc. (Cayman) High Linearity and Low Noise Mixer
JP4591525B2 (ja) 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP2010098081A (ja) * 2008-09-16 2010-04-30 Hitachi Ltd 半導体装置
US9312816B2 (en) * 2013-09-03 2016-04-12 Mediatek Singapore Pte. Ltd. Frequency and phase conversion circuit, wireless communication unit, integrated circuit and method therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154312A (ja) * 1990-10-18 1992-05-27 Fujitsu Ltd オペアンプ回路
JP3545615B2 (ja) * 1998-09-29 2004-07-21 株式会社東芝 無線受信装置
JP3822993B2 (ja) * 1999-02-08 2006-09-20 株式会社ルネサステクノロジ 集積化ミキサ回路
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2004112141A1 (ja) 2004-12-23
US20060131617A1 (en) 2006-06-22
TWI241786B (en) 2005-10-11
EP1633001A1 (en) 2006-03-08
TW200509560A (en) 2005-03-01
JP2005056870A (ja) 2005-03-03

Similar Documents

Publication Publication Date Title
AU2002354136A1 (en) Complementary mis device
KR100827893B1 (ko) 모스 전계효과 트랜지스터의 증폭도 및 잡음도 개선회로 및이를 이용한 주파수 혼합기, 증폭기 및 발진기
KR20060024379A (ko) 직접 변환 수신용 주파수 변환 회로, 그것의 반도체집적회로 및 직접 변환 수신기
US20060180840A1 (en) Switched capacitor circuit and semiconductor integrated circuit thereof
KR100692944B1 (ko) Ｄｃ 증폭기 및 그 반도체 집적 회로
US7146150B2 (en) Mixing circuit with low noise factor when operating at low frequency
EP1633000A1 (en) Mixer circuit
KR100692945B1 (ko) 리미터 회로 및 그 반도체 집적 회로
KR100692946B1 (ko) 저잡음 증폭기
CN1666410A (zh) 半导体集成电路及半导体集成电路的制造方法
CN1802749A (zh) 直接转换接收的频率转换电路及其半导体集成电路以及直接转换接收机

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application