JPS63313835A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63313835A JPS63313835A JP15057687A JP15057687A JPS63313835A JP S63313835 A JPS63313835 A JP S63313835A JP 15057687 A JP15057687 A JP 15057687A JP 15057687 A JP15057687 A JP 15057687A JP S63313835 A JPS63313835 A JP S63313835A
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- Japan
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- wiring
- elements
- inter
- integrated circuit
- electrodes
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に回路素子の配
置及び素子間の接続を機械装置により行うのに適した素
子の構成に関するものである。
置及び素子間の接続を機械装置により行うのに適した素
子の構成に関するものである。
第２図は所望の論理動作を行わせるために、集積回路上
に論理素子を配置し、素子間の接続を行った状態を示す
ものであり、１は集積回路（以下ＩＣと称す）、２は論
理素子を並べた列、３は論理素子列２の内、特定の論理
動作、例えば２人力ＮＡＮＤゲート動作を行う論理素子
、４はこれらの論理素子３同士を接続する配線である。
に論理素子を配置し、素子間の接続を行った状態を示す
ものであり、１は集積回路（以下ＩＣと称す）、２は論
理素子を並べた列、３は論理素子列２の内、特定の論理
動作、例えば２人力ＮＡＮＤゲート動作を行う論理素子
、４はこれらの論理素子３同士を接続する配線である。
論理素子列２が規則的に並んでおり、また論理素子列２
と配線領域が明確に区別されているのは、素子３の配置
及び素子３間配線を機械装置により可能にするためであ
る。機械装置による配置・配線を行ったＩＣは回路の集
積度が人手により設計されたＩＣより低くなるが、近年
のように回路の大規模化が進んできた場合には、人手設
計は接続する配線本数の増加による誤配線率の増加及び
設計期間の長期化がＩＣとしての開発期間の増加を引き
起こすため、機械装置による配置・配線（以下自動レイ
アウトと称す）が多用されてきている。
と配線領域が明確に区別されているのは、素子３の配置
及び素子３間配線を機械装置により可能にするためであ
る。機械装置による配置・配線を行ったＩＣは回路の集
積度が人手により設計されたＩＣより低くなるが、近年
のように回路の大規模化が進んできた場合には、人手設
計は接続する配線本数の増加による誤配線率の増加及び
設計期間の長期化がＩＣとしての開発期間の増加を引き
起こすため、機械装置による配置・配線（以下自動レイ
アウトと称す）が多用されてきている。
第３図に自動レイアウトに用いる従来の論理素子の一例
を示す。この図において、２は論理素子副枠であり、こ
の枠２内に素子が配置される。素子には相補形ＭＯＳ
Ｆ ＥＴが用いられ、７はＰ型拡散領域、８はＮ型拡散
領域、９はゲート電極、１０はＰ型ＭＯＳ Ｆ ＥＴと
Ｎ型ＭＯ３ＦＥＴのドレイン領域を接続する配線、１１
はゲート電極と素子間配線を接続するための電極、１２
は相補形ＭＯ３ＦＥＴのドレイン領域と素子間配線を接
続するための電極、５は電源電位配線、６は接地電位配
線である。
を示す。この図において、２は論理素子副枠であり、こ
の枠２内に素子が配置される。素子には相補形ＭＯＳ
Ｆ ＥＴが用いられ、７はＰ型拡散領域、８はＮ型拡散
領域、９はゲート電極、１０はＰ型ＭＯＳ Ｆ ＥＴと
Ｎ型ＭＯ３ＦＥＴのドレイン領域を接続する配線、１１
はゲート電極と素子間配線を接続するための電極、１２
は相補形ＭＯ３ＦＥＴのドレイン領域と素子間配線を接
続するための電極、５は電源電位配線、６は接地電位配
線である。
この例では、上段の素子列２の左側にインバータ素子、
右側に２人力ＮＡＮＤ素子を配置しており、下段の素子
列２にはインバータ素子を並列接続した素子を配置して
いる。これらの素子間を素子列２の間の配線領域を使用
して、配線接続用電極１１及び１２により接続する。回
路によっては、素子に接続される負荷が大きい場合に負
荷を駆動する能力を高くすることが必要となる。この場
合は、第３図の下段列に示すように複数個の素子を並列
接続して駆動能力を高くする。
右側に２人力ＮＡＮＤ素子を配置しており、下段の素子
列２にはインバータ素子を並列接続した素子を配置して
いる。これらの素子間を素子列２の間の配線領域を使用
して、配線接続用電極１１及び１２により接続する。回
路によっては、素子に接続される負荷が大きい場合に負
荷を駆動する能力を高くすることが必要となる。この場
合は、第３図の下段列に示すように複数個の素子を並列
接続して駆動能力を高くする。
従来の半導体集積回路は以上のように構成されているの
で、駆動能力を高くするために複数個の同−論理機能素
子を使用しなければならず、ＩＣの面積の増大即ちコス
トアップを引き起こすという問題があった。
で、駆動能力を高くするために複数個の同−論理機能素
子を使用しなければならず、ＩＣの面積の増大即ちコス
トアップを引き起こすという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、面積の増大を引き起こすことなく、駆動能力
の高い論理素子を有する半導体集積回路を得ることを目
的とする。
たもので、面積の増大を引き起こすことなく、駆動能力
の高い論理素子を有する半導体集積回路を得ることを目
的とする。
この発明に係る半導体集積回路は、論理素子に同一信号
に対し複数個の接続用電極を設け、この論理素子のうち
一部を能動領域を配線領域に延伸させて高負荷駆動能力
を有する素子とし、論理素子を隣接する素子列相互間で
この延伸させた能動領域が重ならない位置にずらして配
置するようにしたものである。
に対し複数個の接続用電極を設け、この論理素子のうち
一部を能動領域を配線領域に延伸させて高負荷駆動能力
を有する素子とし、論理素子を隣接する素子列相互間で
この延伸させた能動領域が重ならない位置にずらして配
置するようにしたものである。
この発明においては、素子の配置領域外の配線領域に延
伸させて高負荷駆動用の素子を配置し、隣接する素子列
相互で高負荷駆動用素子が短絡することのないよう論理
素子配置位置をずらし、しかしながら素子間配線位置は
ずれないよう配線接続用電極を追加することにより、配
置された位置により配線接続用電極が選択され、ＩＣの
面積を増大することなく駆動能力を高めた論理素子を配
置することができる。
伸させて高負荷駆動用の素子を配置し、隣接する素子列
相互で高負荷駆動用素子が短絡することのないよう論理
素子配置位置をずらし、しかしながら素子間配線位置は
ずれないよう配線接続用電極を追加することにより、配
置された位置により配線接続用電極が選択され、ＩＣの
面積を増大することなく駆動能力を高めた論理素子を配
置することができる。
以下、この発明の一実施例を図について説明する。第１
図において、２は論理素子列、５は電源電位配線、６は
接地電位配線、７はＰ型拡散領域、８はＮ型拡散領域、
９はゲート電極、１０はＰ型ＭＯＳ Ｆ ＥＴとＮ型Ｍ
ＯＳ Ｆ ＥＴのドレイン領域とを接続する配線、１１
はゲート電極と素子間配線を接続するための電極、１２
は相補形ＭＯ３ＦＥＴのドレイン領域と素子間配線を接
続するための電極、１３は配置位置をずらした場合にゲ
ート電極と素子間配線を接続するための電橋、１４は配
置位置をずらした場合に相補形ＭＯ３ＦＥＴのドレイン
領域と素子間配線を接続するための電極である。
図において、２は論理素子列、５は電源電位配線、６は
接地電位配線、７はＰ型拡散領域、８はＮ型拡散領域、
９はゲート電極、１０はＰ型ＭＯＳ Ｆ ＥＴとＮ型Ｍ
ＯＳ Ｆ ＥＴのドレイン領域とを接続する配線、１１
はゲート電極と素子間配線を接続するための電極、１２
は相補形ＭＯ３ＦＥＴのドレイン領域と素子間配線を接
続するための電極、１３は配置位置をずらした場合にゲ
ート電極と素子間配線を接続するための電橋、１４は配
置位置をずらした場合に相補形ＭＯ３ＦＥＴのドレイン
領域と素子間配線を接続するための電極である。
本実施例では、上段素子列２の右側と下段素子列２の素
子が高負荷駆動用の素子であり、ＭＯＳＦＥＴのソース
・ドレイン領域７．８及びゲート電極９が配線領域に延
伸しており、ＭＯＳＦＥＴのチャネル幅が大きくなって
高駆動能力を得ている。従って、従来のように駆動能力
を高めるために複数の同−論理機能素子を用いる必要は
なく、チップサイズを増大させることはない。なお、上
記ソース・ドレイン領域７，８及びゲート電極９には通
常配線用材料と異なる材質を用いるため、素子間配線は
通常の素子を配置した場合と変わることなく行うことが
できる。
子が高負荷駆動用の素子であり、ＭＯＳＦＥＴのソース
・ドレイン領域７．８及びゲート電極９が配線領域に延
伸しており、ＭＯＳＦＥＴのチャネル幅が大きくなって
高駆動能力を得ている。従って、従来のように駆動能力
を高めるために複数の同−論理機能素子を用いる必要は
なく、チップサイズを増大させることはない。なお、上
記ソース・ドレイン領域７，８及びゲート電極９には通
常配線用材料と異なる材質を用いるため、素子間配線は
通常の素子を配置した場合と変わることなく行うことが
できる。
また、隣接した素子列２に配置する素子が共に高負荷駆
動用素子である場合、延伸したソース・ドレイン領域７
，８が短絡しないように、位置をずらして素子配置を行
う。ただし、このように配置位置をずらした場合は、素
子間配線に用いる格子点からずれを生じて自動レイアウ
トができなくなるため、格子点上に素子間配線用電極を
設ける。
動用素子である場合、延伸したソース・ドレイン領域７
，８が短絡しないように、位置をずらして素子配置を行
う。ただし、このように配置位置をずらした場合は、素
子間配線に用いる格子点からずれを生じて自動レイアウ
トができなくなるため、格子点上に素子間配線用電極を
設ける。
第１図においては、電極１３及び１４がこの新たに設け
る電極に対応する。
る電極に対応する。
例えば、上段素子列２の左側に配置された素子はインバ
ータであり、この素子の出力を下段の左側の高負荷駆動
用インバータの入力に接続する場合、接続結果は第４図
に示すようになり、上段のインバータの出力は素子間配
線用電極１２より出力され、下段のインバータの配置位
置をずらした場合の素子間配線用電極１３に入力される
。従って、素子間配線用の格子点からずれを生じること
はなく、自動レイアウトが可能である。
ータであり、この素子の出力を下段の左側の高負荷駆動
用インバータの入力に接続する場合、接続結果は第４図
に示すようになり、上段のインバータの出力は素子間配
線用電極１２より出力され、下段のインバータの配置位
置をずらした場合の素子間配線用電極１３に入力される
。従って、素子間配線用の格子点からずれを生じること
はなく、自動レイアウトが可能である。
以上のように、この発明に係る半導体集積回路によれば
、高負荷駆動素子の能動領域を配線領域に延伸させ、か
つ各論理素子に接続電極を複数個設けて、隣接する素子
列の素子配置位置をずらしたので、面積を増大させるこ
となく、機械装置による素子配置及び素子間配線を行う
ことができる高負荷駆動素子を含む回路素子を得ること
ができる。
、高負荷駆動素子の能動領域を配線領域に延伸させ、か
つ各論理素子に接続電極を複数個設けて、隣接する素子
列の素子配置位置をずらしたので、面積を増大させるこ
となく、機械装置による素子配置及び素子間配線を行う
ことができる高負荷駆動素子を含む回路素子を得ること
ができる。
第１図はこの発明の一実施例による半導体集積回路を示
す素子配置図、第２図は集積回路内の素子の配置及び素
子間配線の概略図、第３図は従来の半導体集積回路を示
す素子配置図、第４図はこの発明の一実施例による素子
間配線を示す図である。 １は集積回路、２は論理素子を並べた列、３は論理素子
、４は素子間配線、５は電源電位配線、６は接地電位配
線、７はＰ型拡散領域、８はＮ型拡散領域、９はゲート
電極、１０はＰ型ＭＯ３ＦＥＴとＮ型ＭＯ３ＦＥＴのド
レイン領域を接続する配線、１１．１２は電極、１３．
１４は素子配置位置をずらした場合の電極。 なお図中、同一符号は同−又は相当部分を示す。
す素子配置図、第２図は集積回路内の素子の配置及び素
子間配線の概略図、第３図は従来の半導体集積回路を示
す素子配置図、第４図はこの発明の一実施例による素子
間配線を示す図である。 １は集積回路、２は論理素子を並べた列、３は論理素子
、４は素子間配線、５は電源電位配線、６は接地電位配
線、７はＰ型拡散領域、８はＮ型拡散領域、９はゲート
電極、１０はＰ型ＭＯ３ＦＥＴとＮ型ＭＯ３ＦＥＴのド
レイン領域を接続する配線、１１．１２は電極、１３．
１４は素子配置位置をずらした場合の電極。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）論理動作を行う素子の配置及び該素子間の配線が
機械装置によってなされる半導体集積回路において、 上記論理素子は同一信号に対し複数個の接続用電極を有
する素子であり、そのうち一部が能動領域を配線領域に
延伸させて設けた高負荷駆動能力を有する素子であり、
隣接する素子列相互間で上記延伸させた能動領域が重な
らない位置に配置されてなるものであることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057687A JPS63313835A (ja) | 1987-06-17 | 1987-06-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057687A JPS63313835A (ja) | 1987-06-17 | 1987-06-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63313835A true JPS63313835A (ja) | 1988-12-21 |
Family
ID=15499906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15057687A Pending JPS63313835A (ja) | 1987-06-17 | 1987-06-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697109A1 (fr) * | 1992-10-20 | 1994-04-22 | Fujitsu Ltd | Circuit à semiconducteurs ayant une configuration d'implantation perfectionnée. |
-
1987
- 1987-06-17 JP JP15057687A patent/JPS63313835A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697109A1 (fr) * | 1992-10-20 | 1994-04-22 | Fujitsu Ltd | Circuit à semiconducteurs ayant une configuration d'implantation perfectionnée. |
| US5489860A (en) * | 1992-10-20 | 1996-02-06 | Fujitsu Limited | Semiconductor circuit having improved layout pattern |
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