JPH05136356A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05136356A JPH05136356A JP3324089A JP32408991A JPH05136356A JP H05136356 A JPH05136356 A JP H05136356A JP 3324089 A JP3324089 A JP 3324089A JP 32408991 A JP32408991 A JP 32408991A JP H05136356 A JPH05136356 A JP H05136356A
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- Japan
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＡＤによる自動配線に対して、本発明によ
り配線効率を改善する。 【構成】 チャネル型およびチャネルレス型の、ＣＭＯ
Ｓゲートアレイおよびスタンダードセルの内部基本トラ
ンジスタにおいて、ゲート電極３が、ｘ軸方向およびｙ
軸方向のどちらか一方で、自動配線に使用される格子の
交点９、すなわちコンタクトを３点以上設置確保可能な
面積をもつゲートパッド１４を設けている。
り配線効率を改善する。 【構成】 チャネル型およびチャネルレス型の、ＣＭＯ
Ｓゲートアレイおよびスタンダードセルの内部基本トラ
ンジスタにおいて、ゲート電極３が、ｘ軸方向およびｙ
軸方向のどちらか一方で、自動配線に使用される格子の
交点９、すなわちコンタクトを３点以上設置確保可能な
面積をもつゲートパッド１４を設けている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にチャネル型およびチャネルレス型のＣＭＯＳゲート
アレイおよびスタンダートセルの基本トランジスタ（以
後、Ｔｒと称する。）に関する。
特にチャネル型およびチャネルレス型のＣＭＯＳゲート
アレイおよびスタンダートセルの基本トランジスタ（以
後、Ｔｒと称する。）に関する。
【０００２】
【従来の技術】図５は、従来の半導体集積回路を示した
図である。
図である。
【０００３】従来のＴｒは、図に示すようにＰ型半導体
基板６（以後、基板と称する。）にＮ型ウェル領域７
（以後、Ｎウェルと称する。）およびＰ型ウェル領域８
（以後、Ｐウェルと称する。）が形成され、Ｎウェル
内、その周辺に設けたＮ+ 型ガード領域４−１と４−２
（以後、Ｎ+ ガードと称する。）とをはさんでＰ+ 型ソ
ースおよびドレイン領域１（以後、Ｐ+ フィールドと称
する。）およびゲート電極３（以後、ゲートと称す
る。）を形成したＰチャネルＭＯＳトランジスタ（以
後、ＰｃｈＴｒと称する）を有しＰウェル内、その周辺
に設けたＰ+ 型ガード領域５−１と５−２（以後、Ｐ+
ガードと称する。）とをはさんでＮ+ 型ソースおよびド
レイン領域２（以後、Ｎ+ フィールドと称する。）およ
びＰｃｈＴｒのゲートと同電位の該ゲート３を形成した
ＮチャネルＭＯＳトランジスタ（以後、ＮｃｈＴｒと称
する。）を有している。
基板６（以後、基板と称する。）にＮ型ウェル領域７
（以後、Ｎウェルと称する。）およびＰ型ウェル領域８
（以後、Ｐウェルと称する。）が形成され、Ｎウェル
内、その周辺に設けたＮ+ 型ガード領域４−１と４−２
（以後、Ｎ+ ガードと称する。）とをはさんでＰ+ 型ソ
ースおよびドレイン領域１（以後、Ｐ+ フィールドと称
する。）およびゲート電極３（以後、ゲートと称す
る。）を形成したＰチャネルＭＯＳトランジスタ（以
後、ＰｃｈＴｒと称する）を有しＰウェル内、その周辺
に設けたＰ+ 型ガード領域５−１と５−２（以後、Ｐ+
ガードと称する。）とをはさんでＮ+ 型ソースおよびド
レイン領域２（以後、Ｎ+ フィールドと称する。）およ
びＰｃｈＴｒのゲートと同電位の該ゲート３を形成した
ＮチャネルＭＯＳトランジスタ（以後、ＮｃｈＴｒと称
する。）を有している。
【０００４】また、レイアウト上各端子の接続にはコン
タクト（スルーホールを含む）およびアルミ合金の配線
（以後配線と称する。）を用いるが現状ＣＡＤを使い自
動配線を行うので、該コンタクトおよび配線はある一定
の格子上の間隔で設置される。ｙ軸方向上のｍ，ｍ＋
１，ｍ＋２…の格子上とｘ軸方向上にｎ，ｎ＋１…の格
子上に該コンタクトおよび配線が配置される。したがっ
て、１つのゲート３として、配線と接続する為のコンタ
クトはｙ軸方向のｍ格子上にしか設置できず、格子交点
（ｍ，ｎ，ｎ＋１）９で２ケ所のうちのどれかでコンタ
クトを設置するしかなかった。
タクト（スルーホールを含む）およびアルミ合金の配線
（以後配線と称する。）を用いるが現状ＣＡＤを使い自
動配線を行うので、該コンタクトおよび配線はある一定
の格子上の間隔で設置される。ｙ軸方向上のｍ，ｍ＋
１，ｍ＋２…の格子上とｘ軸方向上にｎ，ｎ＋１…の格
子上に該コンタクトおよび配線が配置される。したがっ
て、１つのゲート３として、配線と接続する為のコンタ
クトはｙ軸方向のｍ格子上にしか設置できず、格子交点
（ｍ，ｎ，ｎ＋１）９で２ケ所のうちのどれかでコンタ
クトを設置するしかなかった。
【０００５】
【発明が解決しようとする課題】従来の図５に示すよう
な基本トランジスタ形状での簡易なインバータは図６に
従来のインバータの構成をして示すように、ＶＤＤ電源
配線１０を（ｎ＋４）のｘ軸方向の格子上に走らせ、
（ｍ＋１）のｙ軸方向の格子との交点にコンタクト１２
−１を置き、（ｎ−３）のｘ軸方向の格子上にＧＮＤ電
源配線１１を走らせ、（ｍ＋１）のｙ軸方向の格子との
交点にコンタクト１２−２の置き、（ｍ）のｙ軸方向の
格子上で（ｎ＋３），（ｎ＋２），（ｎ−１），（ｎ−
２）のｘ軸方向の格子との交点にコンタクト１２−３〜
１２−６を置き、該コンタクト１２−３〜１２−６を配
線１３で結線した構成を有する。
な基本トランジスタ形状での簡易なインバータは図６に
従来のインバータの構成をして示すように、ＶＤＤ電源
配線１０を（ｎ＋４）のｘ軸方向の格子上に走らせ、
（ｍ＋１）のｙ軸方向の格子との交点にコンタクト１２
−１を置き、（ｎ−３）のｘ軸方向の格子上にＧＮＤ電
源配線１１を走らせ、（ｍ＋１）のｙ軸方向の格子との
交点にコンタクト１２−２の置き、（ｍ）のｙ軸方向の
格子上で（ｎ＋３），（ｎ＋２），（ｎ−１），（ｎ−
２）のｘ軸方向の格子との交点にコンタクト１２−３〜
１２−６を置き、該コンタクト１２−３〜１２−６を配
線１３で結線した構成を有する。
【０００６】これより、ゲート３の格子交点９が他の配
線で覆われてしまっているので、他のブロックの端子と
結線が不可能になってしまっていた。
線で覆われてしまっているので、他のブロックの端子と
結線が不可能になってしまっていた。
【０００７】図７は、従来のインバータの別の構成図で
ある。他方で、ゲート３の格子交点９を配線で覆われず
にコンタクト１２−３，１２−４とコンタクト１２−
５，１２−６と結線するには、図７に示すように隣の格
子へう回しながら結線１３するしかなかった。しかし、
ｙ軸方向の格子を１格子分多く使用するので配線効率が
悪くなるという課題があった。
ある。他方で、ゲート３の格子交点９を配線で覆われず
にコンタクト１２−３，１２−４とコンタクト１２−
５，１２−６と結線するには、図７に示すように隣の格
子へう回しながら結線１３するしかなかった。しかし、
ｙ軸方向の格子を１格子分多く使用するので配線効率が
悪くなるという課題があった。
【０００８】本発明は上述の課題に鑑みてなされたもの
であり、配線効率上問題となる迂回路結線などは行わず
コンタクトを設置できる半導体集積回路を提供すること
を目的としている。
であり、配線効率上問題となる迂回路結線などは行わず
コンタクトを設置できる半導体集積回路を提供すること
を目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の極性を有する半導体基板に第２の極性を有す
るウェル領域が形成され前記第２の極性を有するウェル
領域内その周辺に設けた第２の極性を有するガード領域
と、第１の極性を有するソースおよびドレイン領域およ
びゲート電極とを形成した第１の極性を有するチャネル
型ＭＯＳトランジスタを有し、該半導体基板内の前記ウ
ェル領域外に設けた第１の極性を有するガード領域と、
第２の極性を有するソースおよびドレイン領域および前
記ゲート電極と同電位のゲート電極とを形成した第２の
極性を有するチャネル型ＭＯＳトランジスタを有する、
チャネル型およびチャネルレス型のＣＭＯＳゲートアレ
イおよびスタンダードセルの内部基本トランジスタにお
いて、前記ゲート電極はｘ軸方向およびｙ軸方向のどち
らか一方上で自動配線に使用される格子の交点すなわち
コンタクトを３点以上設置確保可能な面積のゲートパッ
ドを有することを特徴とする。
は、第１の極性を有する半導体基板に第２の極性を有す
るウェル領域が形成され前記第２の極性を有するウェル
領域内その周辺に設けた第２の極性を有するガード領域
と、第１の極性を有するソースおよびドレイン領域およ
びゲート電極とを形成した第１の極性を有するチャネル
型ＭＯＳトランジスタを有し、該半導体基板内の前記ウ
ェル領域外に設けた第１の極性を有するガード領域と、
第２の極性を有するソースおよびドレイン領域および前
記ゲート電極と同電位のゲート電極とを形成した第２の
極性を有するチャネル型ＭＯＳトランジスタを有する、
チャネル型およびチャネルレス型のＣＭＯＳゲートアレ
イおよびスタンダードセルの内部基本トランジスタにお
いて、前記ゲート電極はｘ軸方向およびｙ軸方向のどち
らか一方上で自動配線に使用される格子の交点すなわち
コンタクトを３点以上設置確保可能な面積のゲートパッ
ドを有することを特徴とする。
【００１０】
【作用】上記の構成によれば、第１の極性を同一半導体
基板上に形成された同電位のゲート電極を有する第１の
極性を有するチャネル型ＭＯＳトランジスタと第２の極
性を有するチャネル型ＭＯＳトランジスタのＣＭＯＳゲ
ートアレイのゲート電極は、自動配線に使用するｘ軸ｙ
軸どちらか一方向上で格子の交点となるコンタクトを３
点以上設置確保可能な面積のゲートパッドを備えるの
で、ＣＡＤによる自動配線効率を上げることができる。
基板上に形成された同電位のゲート電極を有する第１の
極性を有するチャネル型ＭＯＳトランジスタと第２の極
性を有するチャネル型ＭＯＳトランジスタのＣＭＯＳゲ
ートアレイのゲート電極は、自動配線に使用するｘ軸ｙ
軸どちらか一方向上で格子の交点となるコンタクトを３
点以上設置確保可能な面積のゲートパッドを備えるの
で、ＣＡＤによる自動配線効率を上げることができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例の半導体集積回路
を示した図である。
を示した図である。
【００１３】図１において、基板６にＮウェル７および
Ｐウェル８が形成され、Ｎウェル７内（第２の極性）そ
の周辺に設けたＮ+ ガード４−１と４−２とをはさんで
Ｐ+ フィールド１およびゲート３を形成したＰｃｈＴｒ
（第１の極性）を有し、Ｐウェル８内その周辺に設けた
Ｐ+ ガード５−１と５−２とをはさんでＮ+ フィールド
２およびＰｃｈＴｒのゲートと同電位の該ゲート３を形
成したＮｃｈＴｒを有している。
Ｐウェル８が形成され、Ｎウェル７内（第２の極性）そ
の周辺に設けたＮ+ ガード４−１と４−２とをはさんで
Ｐ+ フィールド１およびゲート３を形成したＰｃｈＴｒ
（第１の極性）を有し、Ｐウェル８内その周辺に設けた
Ｐ+ ガード５−１と５−２とをはさんでＮ+ フィールド
２およびＰｃｈＴｒのゲートと同電位の該ゲート３を形
成したＮｃｈＴｒを有している。
【００１４】前記述のゲート３は、ｘ軸方向に格子交点
を３点設置可能な面積のゲートパッド１４を有する。
を３点設置可能な面積のゲートパッド１４を有する。
【００１５】図２は、本発明のＴｒによるインバータの
構成図である。
構成図である。
【００１６】図３は本発明のゲートパッドの拡大図であ
る。図３のゲートパッド１４によって、図２に示すよう
に１つのｙ軸方向の格子上でＰ+ フィールド１とＮ+ フ
ィールド２とを配線したとしても、他の格子交点（ｍ−
１，ｎ＋１）を有するゲートパッド１４が残っているの
でゲート３への配線が可能となる。一方従来例で図７で
示すようにｙ軸方向の格子も２本使用しているので、例
えばインバータを数多く使用している回路であるほどＰ
ｃｈＴｒおよびＮｃｈＴｒ領域内のｙ軸方向の格子が少
なくなっていく方向にあった。
る。図３のゲートパッド１４によって、図２に示すよう
に１つのｙ軸方向の格子上でＰ+ フィールド１とＮ+ フ
ィールド２とを配線したとしても、他の格子交点（ｍ−
１，ｎ＋１）を有するゲートパッド１４が残っているの
でゲート３への配線が可能となる。一方従来例で図７で
示すようにｙ軸方向の格子も２本使用しているので、例
えばインバータを数多く使用している回路であるほどＰ
ｃｈＴｒおよびＮｃｈＴｒ領域内のｙ軸方向の格子が少
なくなっていく方向にあった。
【００１７】以上、本発明の一実施例であるＴｒは、Ｐ
+ フィールド１とＮ+ フィールド２を同一格子上で配線
を必要とする素子が多い回路において、ＣＡＤによる自
動配線時による未接続配線の発生率を低く抑える効果を
有することになる。
+ フィールド１とＮ+ フィールド２を同一格子上で配線
を必要とする素子が多い回路において、ＣＡＤによる自
動配線時による未接続配線の発生率を低く抑える効果を
有することになる。
【００１８】つぎに本発明の第２の実施例を示す。
【００１９】図４は、本発明の第２実施例による半導体
集積回路を示した図である。第２の実施例の場合は図４
に示すようにゲート３におけるゲートパッド１４の余裕
が、第１の実施例の場合より広く、コンタクトの格子交
点は（ｍ−１，ｎ），（ｍ，ｎ＋１）を含め４点とって
いる。
集積回路を示した図である。第２の実施例の場合は図４
に示すようにゲート３におけるゲートパッド１４の余裕
が、第１の実施例の場合より広く、コンタクトの格子交
点は（ｍ−１，ｎ），（ｍ，ｎ＋１）を含め４点とって
いる。
【００２０】他の構成，効果については第１の実施例と
同様であるので説明は省略する。
同様であるので説明は省略する。
【００２１】
【発明の効果】以上説明したように本発明は、基板６に
Ｎウェル７およびＰウェル８が形成され、Ｎウェル内そ
の周辺にＮ+ ガード４−１と４−２とをはさんでＰ+ フ
ィールド１およびゲート３を形成したＰｃｈＴｒを有
し、Ｐウェル８内その周辺に設けたＰ+ ガード５−１と
５−２とをはさんでＮ+ フィールド２およびＰｃｈＴｒ
のゲートと同電位の該ゲート３を形成したＮｃｈＴｒを
有したＴｒにおいて、前記述のゲート３はｘ軸方向に格
子交点を複数点設置可能な面積のゲートパッドを有する
ので、Ｐ+ フィールドとＮ+ フィールド２とを同一格子
上で配線を必要とする素子が多い回路においてＣＡＤに
よる自動配線時による未接続配線の発生率を低く抑える
効果を有する。
Ｎウェル７およびＰウェル８が形成され、Ｎウェル内そ
の周辺にＮ+ ガード４−１と４−２とをはさんでＰ+ フ
ィールド１およびゲート３を形成したＰｃｈＴｒを有
し、Ｐウェル８内その周辺に設けたＰ+ ガード５−１と
５−２とをはさんでＮ+ フィールド２およびＰｃｈＴｒ
のゲートと同電位の該ゲート３を形成したＮｃｈＴｒを
有したＴｒにおいて、前記述のゲート３はｘ軸方向に格
子交点を複数点設置可能な面積のゲートパッドを有する
ので、Ｐ+ フィールドとＮ+ フィールド２とを同一格子
上で配線を必要とする素子が多い回路においてＣＡＤに
よる自動配線時による未接続配線の発生率を低く抑える
効果を有する。
【図１】本発明の一実施例による半導体集積回路を示し
た図である。
た図である。
【図２】本発明のＴｒによるインバータの構成図であ
る。
る。
【図３】本発明のゲートパッドの拡大図である。
【図４】本発明の第２の実施例による半導体集積回路を
示した図である。
示した図である。
【図５】従来の半導体集積回路を示した図である。
【図６】従来のＴｒによるインバータの構成図である。
【図７】従来のインバータの別の構成図である。
１ Ｐ+ 型ソースおよびドレイン領域 ２ Ｎ+ 型ソースおよびドレイン領域 ３ ゲート電極 ４−１，４−２ Ｎ+ 型ガード領域 ５−１，５−２ Ｐ+ 型ガード領域 ６ Ｐ型半導体基板 ７ Ｎ型ウェル領域 ８ Ｐ型ウェル領域 ９ 格子交点 １０ ＶＤＤ電源配線 １１ ＧＮＤ電源配線 １２−１〜１２−６ コンタクト １３ 配線 １４ ゲートパッド
Claims (1)
- 【請求項１】 第１の極性を有する半導体基板に第２の
極性を有するウェル領域が形成され前記第２の極性を有
するウェル領域内その周辺に設けた第２の極性を有する
ガード領域と、第１の極性を有するソースおよびドレイ
ン領域およびゲート電極とを形成した第１の極性を有す
るチャネル型ＭＯＳトランジスタを有し、該半導体基板
内の前記ウェル領域外に設けた第１の極性を有するガー
ド領域と、第２の極性を有するソースおよびドレイン領
域および前記ゲート電極と同電位のゲート電極とを形成
した第２の極性を有するチャネル型ＭＯＳトランジスタ
を有するチャネル型およびチャネルレス型のＣＭＯＳゲ
ートアレイおよびスタンダードセルの内部基本トランジ
スタにおいて、前記ゲート電極はｘ軸方向およびｙ軸方
向のどちらか一方上で自動配線に使用される格子の交点
すなわちコンタクトを３点以上設置確保可能な面積のゲ
ートパッドを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324089A JP3060673B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324089A JP3060673B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136356A true JPH05136356A (ja) | 1993-06-01 |
| JP3060673B2 JP3060673B2 (ja) | 2000-07-10 |
Family
ID=18162036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324089A Expired - Fee Related JP3060673B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060673B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552996A (en) * | 1995-02-16 | 1996-09-03 | International Business Machines Corporation | Method and system using the design pattern of IC chips in the processing thereof |
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
| US6683335B2 (en) * | 2000-06-22 | 2004-01-27 | International Business Machines Corporation | Gate array layout for interconnect |
| JP2006086444A (ja) * | 2004-09-17 | 2006-03-30 | Oki Electric Ind Co Ltd | ゲートアレイ集積回路およびそのレイアウト方法 |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| JP2009152437A (ja) * | 2007-12-21 | 2009-07-09 | Nec Electronics Corp | 半導体装置 |
| JP2010171243A (ja) * | 2009-01-23 | 2010-08-05 | Sony Corp | 半導体集積回路 |
-
1991
- 1991-11-13 JP JP3324089A patent/JP3060673B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552996A (en) * | 1995-02-16 | 1996-09-03 | International Business Machines Corporation | Method and system using the design pattern of IC chips in the processing thereof |
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
| US6881989B2 (en) | 1999-07-30 | 2005-04-19 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
| US6683335B2 (en) * | 2000-06-22 | 2004-01-27 | International Business Machines Corporation | Gate array layout for interconnect |
| JP2006086444A (ja) * | 2004-09-17 | 2006-03-30 | Oki Electric Ind Co Ltd | ゲートアレイ集積回路およびそのレイアウト方法 |
| JP4732728B2 (ja) * | 2004-09-17 | 2011-07-27 | Ｏｋｉセミコンダクタ株式会社 | ゲートアレイ集積回路およびそのレイアウト方法 |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| US7503026B2 (en) | 2004-12-20 | 2009-03-10 | Panasonic Corporation | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit |
| JP2009152437A (ja) * | 2007-12-21 | 2009-07-09 | Nec Electronics Corp | 半導体装置 |
| JP2010171243A (ja) * | 2009-01-23 | 2010-08-05 | Sony Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060673B2 (ja) | 2000-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |