WO2006103897A1 - 半導体装置 - Google Patents

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WO2006103897A1
WO2006103897A1 PCT/JP2006/304639 JP2006304639W WO2006103897A1 WO 2006103897 A1 WO2006103897 A1 WO 2006103897A1 JP 2006304639 W JP2006304639 W JP 2006304639W WO 2006103897 A1 WO2006103897 A1 WO 2006103897A1
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WO
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wiring
cell
semiconductor device
standard cell
power supply
Prior art date
Application number
PCT/JP2006/304639
Other languages
English (en)
French (fr)
Inventor
Hitoshi Kamimoto
Daisuke Ozawa
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2006103897A1 publication Critical patent/WO2006103897A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a layout technique in a semiconductor integrated circuit.
  • VDD high-potential power supply wiring
  • VSS low-potential power supply wiring
  • FIG. 8 is a plan view of a standard cell 50 used in a conventional semiconductor device.
  • FIGS. 7 (a) and (b) are those shown in FIG. Plan view of a conventional semiconductor device 190 formed by using the standard cell 50 of FIG. 9 and the external low voltage power input cell frame 27, external high voltage power input cell frame 28, etc. of FIGS. 9A and 9B. It is a top view of the A2 part.
  • the VDD wiring 51 and the VSS wiring 52 inside the cell are arranged above and below the cell, and the VDD wiring 51 is provided with three via patterns 51a.
  • the VSS wiring 52 is provided with three via patterns 52a.
  • VSS is the main power source.
  • a number of standard cells 50 are arranged vertically and horizontally with the horizontal positions of the standard cells of each stage being slightly shifted.
  • the VDDROW power supply wiring 32a and VSSROW power supply wiring 33a running in the horizontal direction are alternately provided to supply the VSSROW power supply and VDDROW power supply inside the semiconductor device.
  • VDD can be supplied from the single VDDROW power supply wiring 32a to the upper and lower standard cells 50, 50a.
  • VSS power can be supplied from the V SSROW power supply wiring 33a to the standard cells 50a and 50b in the upper and lower two stages.
  • VDD is supplied from the VDDROW power supply wiring 32a to the upper and lower standard cells 50a and 50b. Power can be supplied, and VSS power can be supplied from each VSSROW power supply wiring 33a to two upper and lower standard cells.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-17568
  • the scale of the semiconductor device the arrangement state and operating frequency of the cells arranged inside, and the input arranged on the outer periphery of the semiconductor device.
  • the supply amount of the high potential voltage may be extremely smaller than the supply amount of the low potential voltage, or may be increased. This affects the rise and fall delays of the signal, causes the waveform of the signal to collapse, and causes a malfunction of the semiconductor device.
  • An object of the present invention is to reduce a voltage drop of a semiconductor device and to reduce a signal waveform collapse caused by an uneven power supply, so that a high potential voltage and a low potential power can be reduced.
  • An object of the present invention is to provide a semiconductor device capable of adjusting the balance of the supply amount of pressure.
  • the wiring resistances of VDD and VSS in the standard logic cell arranged in the semiconductor device are made variable by overlapping the pattern cell on the standard logic cell. It is characterized by that.
  • the semiconductor device performs supply of VDD to the inside of the semiconductor device and connection to VSS from VDD and VSS in the signal input / output cell arranged on the outermost periphery of the semiconductor device.
  • the supply amount of the high potential voltage and the supply amount of the low potential voltage are adjusted.
  • a plurality of standard cells are arranged in a predetermined region in the semiconductor device, and are arranged over the standard cells.
  • the pattern cell force having a pattern capable of arbitrarily changing the wiring resistance of the high-potential power line and the low-potential power line of the standard cell is arranged on a required standard cell among the plurality of standard cells, and the semiconductor
  • the pattern cell having a pattern of V is arranged, so that the resistance of the high-potential power supply wiring of the standard cell and the low
  • the resistance of the potential power supply wiring is arbitrarily adjusted, and the supply amount of the high potential voltage and the supply amount of the low potential voltage to the standard logic cell are arbitrarily adjusted.
  • a plurality of standard cells are arranged in a predetermined region in the semiconductor device, and the wiring resistance of VDD of the standard cells and the wiring resistance of VSS are arbitrarily set by overlapping the standard cells.
  • the VDD of the standard cell in the semiconductor device depends on the presence of the pattern cell on the standard cell and the shape of the pattern.
  • the wiring resistance of VSS By adjusting the wiring resistance of VSS, the supply amount of high potential voltage and the supply amount of low potential voltage can be adjusted be able to.
  • a semiconductor device is the semiconductor device according to claim 1, wherein each of the standard cells includes a plurality of slit-like wiring patterns, the high-potential power wiring and the low potential.
  • a standard cell having a plurality of VDD and VSS in a slit shape is adopted as a standard cell preliminarily arranged in the semiconductor device, and the standard cell VDD is overlapped with the standard cell as a pattern cell.
  • VSS power The number of vias for connecting to the ROW power supply and the number of vias for connecting the VDD and VSS power to the substrate can be increased, and via pattern cells with via-only patterns are used in the semiconductor device.
  • overlay via pattern cells on any placed standard cell to set the number of vias on VDD and the number of vias on VSS.
  • a semiconductor device is the semiconductor device according to claim 2, wherein the number of vias connected to the high-potential power wiring of the standard cell is the low potential of the standard cell.
  • the resistance value of the power supply wiring is smaller than the resistance value of the low potential power supply wiring of the standard cell.
  • the supply amount of the high potential voltage to the standard cell is the supply of the low potential voltage to the standard cell. It is characterized by being larger than the quantity.
  • a semiconductor device is the semiconductor device according to claim 2 or 3, wherein the semiconductor device is on a required standard cell among a plurality of standard cells arranged in an internal region of the semiconductor device.
  • a structure in which via pattern cells each having a required structure are arranged so as to overlap each other is obtained by arranging the standard cell and the via pattern cell in a predetermined region in the semiconductor device and then arranging the via cells. It is formed by removing the required via pattern cell.
  • the semiconductor device according to claim 5 of the present invention is the semiconductor device according to claim 1, wherein each of the standard cells includes a plurality of slit-like wiring patterns, the high-potential power supply wiring and the low-potential wiring.
  • the pattern cell fills a gap in the wiring pattern of the slit-like high-potential power supply wiring in the standard cell, and the wiring pattern of the slit-like high-potential power supply wiring Turn only the wiring layer that connects them, or fill the gaps in the wiring pattern of the slit-shaped low-potential power wiring in the standard cell, and connect the wiring patterns of the slit-shaped low-potential power wiring
  • a wiring pattern cell having a pattern of only a subsequent wiring layer, or a pattern of both wiring layers, and a plurality of standard cells arranged in an internal region of the semiconductor device.
  • a wiring pattern cell having a required structure is placed on a required standard cell of each cell, and the high potential power wiring of the standard cell is placed on the high potential power wiring of the standard cell.
  • the wiring width according to the wiring pattern of the wiring pattern cell arranged in the standard cell is set so that the low potential power wiring of the standard cell is the high potential power wiring of the standard cell.
  • a wiring width corresponding to the wiring pattern of the wiring pattern cell arranged on the line, and the supply amount of the high potential voltage and the supply amount of the low potential voltage to the standard cell are It is determined depending on the wiring width of the potential power supply wiring and the wiring width of the low potential power supply wiring, respectively.
  • a standard cell having slit-like VDD and VSS wirings is adopted as a standard cell pre-arranged in the semiconductor device, and the standard cell is overlapped with the standard cell as a non-turn cell.
  • a standard cell is placed in a predetermined placement area in the semiconductor device using a wiring pattern cell that can fill the gap between the VDD and VSS wirings and has a wiring-only pattern that can be connected to the ROW power supply. After placement, by placing the wiring pattern cell on top of any placed standard cell, the VDD wiring width and VSS wiring width of the standard cell are increased to reduce the wiring resistance. It is possible to increase the supply amount of the high potential voltage and the supply amount of the low potential voltage to the standard cell.
  • a semiconductor device is the semiconductor device according to claim 5, wherein each of the plurality of standard cells arranged in an internal region of the semiconductor device is provided on a required standard cell.
  • wiring pattern cells having a required structure are arranged so as to overlap each other, and the wiring width of the high potential power wiring of the standard cell is larger than the wiring width of the low potential power wiring of the standard cell.
  • the supply amount of the high potential voltage is larger than the supply amount of the low potential voltage to the standard cell.
  • a semiconductor device is the semiconductor device according to claim 5 or 6, wherein the semiconductor device is on a required standard cell among a plurality of standard cells arranged in an internal region of the semiconductor device.
  • the structure in which the wiring pattern cells each having a required structure are arranged so as to overlap each other is obtained by arranging the standard cell and the wiring pattern cell in a predetermined region in the semiconductor device and then arranging the wiring cells. It is formed by removing the required wiring pattern cell.
  • the standard cell and the wiring pattern cell are prepared, and the standard cell and the wiring pattern cell are arranged in a predetermined arrangement region in the semiconductor device and then arranged.
  • the VDD width of the standard cell By removing the arbitrary wiring pattern cell, the VDD width of the standard cell.
  • a signal from the outside of the semiconductor device is input to the outermost periphery of the semiconductor device, and the signal inside the semiconductor device is input to the outside.
  • a signal input / output cell that outputs to the semiconductor device and a high potential voltage input cell that supplies a high potential voltage to the semiconductor device, and the signal input / output cell and the high potential voltage input cell are arranged side by side
  • the signal input / output cell and the high-potential voltage input cell are connected to the pattern of the high-potential power supply wiring inside to form an external high-potential power supply wiring.
  • the one arranged at a required location has a wiring lead-out portion for connecting the high-potential power wiring inside the signal input / output cell to the inner high-potential power wiring arranged inside the semiconductor.
  • the signal input / output cell for inputting a signal from the outside of the semiconductor device to the inside thereof and outputting the signal inside the semiconductor device to the outside is provided on the outermost periphery of the semiconductor device.
  • the first (outside) high-potential power supply wiring is configured by connecting the wiring patterns of the high-potential power supply wiring inside the signal input / output cell by arranging the cells.
  • the high-potential power supply wiring is connected so that the first high-potential power supply wiring can be connected to the second (inside) high-potential power supply wiring arranged inside the semiconductor device.
  • VDD pin an extraction port (hereinafter abbreviated as VDD pin) and appropriately selecting a connection point for connecting the VDD pin, which is a plurality of semiconductor devices, to the second high potential power supply wiring inside the semiconductor device, Arbitrarily adjust the amount of high potential voltage supplied That, it is possible.
  • a semiconductor device is the semiconductor device, wherein a signal from the outside of the semiconductor device is input to the outermost periphery of the semiconductor device, and the signal inside the semiconductor device is input to the outside of the semiconductor device.
  • a signal input / output cell for outputting to the semiconductor device and a low potential voltage input cell for supplying a low potential voltage to the semiconductor device.
  • the signal input / output cell and the low potential voltage input cell are connected to the low potential power supply wiring pattern to form the external low potential power supply wiring.
  • those arranged at the required locations are the internal low potentials arranged inside the semiconductor from the low potential power wiring inside the signal input / output cells.
  • a wiring lead-out portion for connecting to the power supply wiring for the power supply is provided, and the supply amount of the low-potential voltage to the inside of the semiconductor is arbitrarily adjusted by appropriately selecting the installation position of the required location in the design. It is a characteristic of that.
  • the first (outer) low-potential power supply wiring of the signal input cell and the signal output cell is changed to the second (inner) low-potential power supply wiring arranged inside the semiconductor device.
  • the signal input / output cell has a low-potential power supply wiring lead-out port (hereinafter referred to as VSS pin), and there are multiple VSS pin strengths in the semiconductor device.
  • the inside of the semiconductor device and the standard are determined depending on the presence / absence of the via pattern cell and the wiring pattern cell, and the presence / absence of connection of the signal input / output cell from the VDD pin and VSS pin.
  • the amount of high-potential voltage supplied to the cell and the amount of low-potential voltage supplied are adjusted, which can reduce signal waveform disruption caused by uneven power supply and reduce local voltage drop. Can be reduced.
  • FIG. 1 is a plan view of a standard logic cell used in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 (a) is a plan view of a via pattern cell used in the first embodiment of the present invention.
  • FIG. 2 (b) is a plan view of a wiring pattern cell used in the first embodiment of the present invention.
  • FIG. 3 (a) is formed using the via pattern cell in the first embodiment of the present invention.
  • 2 is a plan view of a standard logic cell.
  • FIG. 3 (b) is a plan view of a standard logic cell formed using wiring pattern cells in the first embodiment of the present invention.
  • FIG. 4 (a) is a plan view showing signal input / output cell frame 13 used in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 (b) is a diagram showing an external low-voltage power input cell frame 18 used in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 (c) is a diagram showing an external high-voltage power input cell frame 22 used in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 (a) is a plan view of semiconductor device 290 according to the first embodiment of the present invention.
  • FIG. 5 (b) is a plan view of the A1 portion of FIG. 5 (a).
  • FIG. 5 (c) shows the X ⁇ of the VDD wiring 6 in the standard cell 100 of the standard cell 100 shown in FIG. 1 in the semiconductor device 290 of the first embodiment shown in FIG. 5 (a). Y sectional view.
  • FIG. 6 (a) is a plan view of 400a which is another example of the standard cell in the semiconductor device 290 of the first embodiment shown in FIG. 5 (a).
  • FIG. 6 (b) is a cross-sectional view of the standard cell 400a shown in FIG.
  • FIG. 7 (a) is a plan view of a conventional semiconductor device 190.
  • FIG. 7 (a) is a plan view of a conventional semiconductor device 190.
  • FIG. 7 (b) is a plan view of a portion A2 in FIG. 7 (a).
  • FIG. 7 (c) is a XI-X2 cross-sectional view of FIG. 7 (b).
  • FIG. 8 is a plan view of a standard logic cell used in a conventional semiconductor device.
  • FIG. 9 (a) is a diagram showing an external low-voltage power input cell frame 27 used in a conventional semiconductor device.
  • FIG. 9 (b) is a diagram showing an external high-voltage power input cell frame 28 used in a conventional semiconductor device.
  • FIG. 1 shows a plan view of a standard cell 100 used in the semiconductor device according to the first embodiment of the present invention.
  • this standard logic cell 100 In this standard logic cell (hereinafter also referred to as a standard cell) 100, VDD wiring 6, 5, 4 and VSS wiring 3, 2, 1 inside the cell are arranged in a slit shape, and these are connected to ROW.
  • the standard cell 100 is formed at the same cell height so that it can be connected to the power supply.
  • three via patterns 7 and three via patterns 8 are provided so that the outermost VDD wiring 6 and VSS wiring 1 of the standard cell 100 can be connected to the ROW power source.
  • FIGS. 2A and 2B are plan views of the via pattern cell 200 and the wiring pattern cell 300 that are arranged on the standard cell 100 and are used in the semiconductor device according to the first embodiment. .
  • FIG. 2 (a) shows an example of the via pattern cell 200 placed on the standard cell 100 as described above, and the height of the via pattern cell is the same as that of the standard cell 100. Height.
  • vias are arranged at positions where vias overlap the VDD and VSS wirings of the standard cell 100.
  • a pattern of via positions that is, a pattern in which vias are arranged only on VDD, a pattern in which vias are arranged only on VSS, a pattern in which vias are arranged on both sides, and further overlapped with each wiring Prepare multiple combinations of patterns, such as patterns with different numbers of vias.
  • the via pattern cell 200 illustrated in FIG. 2 (a) includes six via pattern cells that overlap the VDD wiring of the standard cell 100, more specifically, the first and second inner VDD wirings 5 and 4. A total of six vias 10 are arranged in three overlapping positions.
  • FIG. 2 (b) shows an example of a wiring pattern cell 300 placed on top of the standard cell 100.
  • the height of this wiring pattern cell is the same as that of the via pattern cell 200. Same cell height as cell 100.
  • the wiring pattern cell 300 is a standard cell. It has wiring patterns 11 and 12 that can be used to fill the gap between the 100 VDD and VSS slit wirings. The pattern fills only the VDD slit, the pattern fills only the VSS slit, and both slits. Prepare multiple combinations of patterns, such as a pattern to fill and a pattern that changes how much the slit spacing is filled.
  • the wiring pattern cell 300 illustrated in FIG. 2 (b) has wiring patterns 11 and 12 that fill the gaps between the slits of the VDD wirings 6, 5, and 4 of the standard cell 100, respectively. is there.
  • FIGS. 3 (a) and 3 (b) are plan views according to the structure of the standard cell when the pattern cell of FIG. 2 (a) and (b) is used in the first embodiment. Show the figure.
  • FIG. 3 (a) shows a standard cell 400 configured using the via pattern cell 200 of FIG. 2 (a).
  • the ROW power supply wiring of VDD inside the semiconductor device (see 32 in FIG. 5 (a)) is connected to the first and second inner VDD wirings 5 and 4 via 10a via the via 10a.
  • (a) (33) is connected to the first and second inner VSS wirings 2 and 3 through vias 10b.
  • the standard cell 400 formed by arranging the via pattern cell 200 reduces the wiring resistance in connection to VDD and VSS with respect to the normal standard cell 100. If the number of vias on VDD and VSS is different and the number of vias is increased on the VDD side, VDD can have a smaller wiring resistance than VSS. Therefore, in the standard cell 400 in which the via pattern cell 200 is arranged, the number of the vias 10a is larger than the number of the vias 10b so that the high potential voltage can be supplied more easily than the low potential voltage. Can do.
  • FIG. 3 (b) shows a standard cell 500 configured with the wiring pattern cell 300 of FIG. 2 (b), and the VDD portion of the standard cell 500 on which the wiring pattern cell 300 is overlaid.
  • the gap between the slit wirings 6, 5 and 4 is filled with the wiring patterns 11 and 12, and the wiring width is increased, so that the wiring resistance is reduced.
  • the VSS wiring has the standard cell 100 wiring shape as it is. Therefore, this wiring pattern In the standard cell 500 in which the cell 300 is arranged, the high potential voltage is more easily supplied than the low potential voltage.
  • FIG. 4 (a) is a diagram showing a signal input / output cell frame 13 used in the semiconductor device according to the first embodiment of the present invention.
  • 14 is a signal input / output cell VSS
  • 15 is VDD in the signal input / output cell
  • 16 is the VDD lead-out portion in the signal input-output cell
  • 17 is the VSS lead-out portion in the signal input / output senor.
  • FIG. 4 (b) is a diagram showing an external low-voltage power input cell frame 18 used in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 (b) is a diagram showing an external low-voltage power input cell frame 18 used in the semiconductor device according to the first embodiment of the present invention.
  • VSS 20 in external low-voltage power input cell VDD
  • FIG. 4 (c) shows an external high-voltage power input cell frame 22 used in the semiconductor device according to the first embodiment of the present invention.
  • reference numeral 23 denotes V SS in the external high-voltage power input cell.
  • Reference numeral 24 denotes VDD in the external high-voltage power supply input cell, and reference numeral 25 denotes a VDD extraction part in the external high-voltage power input cell.
  • FIGS. 5 (a), (b), and (c) are the standard cells as shown in FIGS. 1 and 3, the signal input / output cells as shown in FIG. 4, and the external low voltage,
  • FIG. 6 is a cross-sectional view taken along the XY position in FIG.
  • reference numeral 13 denotes an input / output cell for a signal in a semiconductor device, which is formed using the input / output cell frame 13.
  • all the signal input / output cells 13 in FIG. 5 (a) have a VDD pin 16 as a VDD lead portion and a VSS pin 17 as a VSS lead portion! /
  • Reference numeral 18 denotes an external low-voltage power input cell inside the semiconductor device, which is formed using the external low-voltage power input cell frame 18.
  • Reference numeral 22 denotes an external high-voltage power input cell inside the semiconductor device, which is formed using the external high-voltage power input cell frame 22 described above.
  • Reference numeral 30 denotes a semiconductor device internal VDD
  • reference numeral 31 denotes a semiconductor device internal VSS. These basic power supplies are formed by simple metal patterns. Further, 100 is a standard cell arranged in the semiconductor device. 32 is a VDD ROW power supply wiring inside the semiconductor device, and 33 is a VSS ROW power supply wiring inside the semiconductor device.
  • FIG. 5 (b) as in the case of FIG. 7 (b), a large number of standard cells 100 are arranged vertically and horizontally with the horizontal positions of the standard cells of each stage slightly shifted.
  • the VDDROW power supply wiring 32 and VSSROW power supply wiring 33 that run in the horizontal direction are alternately provided so that the VSSROW power supply and VDDROW power supply inside the semiconductor device are supplied to the standard cells of each stage.
  • the upper and lower standard cells 100 and 100a are arranged upside down so that, for example, the upper standard cell 100 is placed on the upper VDDROW power supply wiring 32 and the upper half of the cell 100
  • the upper via hole 7 of the lower standard cell 100a is located on the lower half of the lower via hole 7 so that the upper and lower standard cells 100, 100a are connected to the single VDDROW power supply wiring 32.
  • VDD can be supplied.
  • VSS power can be supplied from the VSSROW power supply wiring 33a to the upper and lower two-stage standard cells 100, 100a.
  • the VDDROW power supply wiring 32 can supply VDD to the upper and lower two-stage standard cells. Power can be supplied, and VSS power can be supplied from each VSSROW power supply wiring 33 to the upper and lower standard cells in two stages.
  • FIG. 5 (c) is a force diagram showing an XY cross section of the VDD wiring 6 in the standard cell 100 of the standard cell 100 shown in FIG. 38 is a semiconductor substrate, 36 is a metal power wiring in a standard cell (corresponding to 32 and 33 in Fig. 5 (b)), 37 is a via-hole conductor filling the via-hole 7 etc. in Fig. 5 (b), 39 is the via-hole conductor 7 It is an insulating film that fills the gap.
  • FIG. 6 (a) is a plan view of a standard cell 400a which is another example of the standard cell used in the semiconductor device 290 of the first embodiment shown in FIG. 5 (a).
  • This standard cell 400a is a via pattern cell having a via pattern 7a that doubles the interval of the via pattern 7 of the outermost VDD wiring 6 on the outermost VDD wiring 6 of the standard cell 100 in the standard cell 100 of FIG. (Not shown) is arranged and configured.
  • the cross-sectional view at the XY cross-sectional position shown in the figure is as shown in Fig. 6 (b). Compared to the cross-sectional view of Fig. 5 (c), the number of forces of the via-hole conductor 37 is It is almost doubled.
  • the semiconductor device 290 of the first embodiment there are a large number of signal input / output cells 13 and one external low voltage on the outer periphery of the semiconductor device 290.
  • the power input cell 18 and one external high-voltage power input cell 22 are arranged.
  • VSS 14 in the signal input / output cell
  • VSS19 in the external low-voltage power input cell
  • VSS23 is connected to each other to form VSS main power supply 140
  • VDD15, external low-voltage power input cell VDD20, external high-voltage power input cell VDD 24 main power supply 150 is formed by connecting VDD24 among them.
  • the VSS power supply main line 140 and the VDD power supply main line 150 that are the power supply main lines of VSS and VDD surrounding the internal region 290b of the semiconductor device are formed.
  • VDD and VSS internal main power supplies 30 and 31 are preliminarily arranged and formed in a metal pattern in the inner region of the semiconductor device 290 surrounded by the VSS and VDD power supply trunk lines 140 and 150.
  • a large number of standard cells 100 are arranged therein.
  • the layout of this standard cell is as follows: VDD, VSS internal core power supplies 30, 31 to each standard cell 100 via the ROW power supply wiring 32 of the semiconductor device internal VDD and the ROW power supply wiring 33 of the semiconductor device internal VSS. This is done by designing a standard cell to adjust the power supply amount when VSS power is supplied.
  • the VDDROW power supply wiring 32 and VSSROW power supply wiring 33 that run in the horizontal direction are alternately provided to supply the VSSROW power supply and VDDROW power supply inside the semiconductor device in common to the standard cells at each stage.
  • the lower via hole 7 of the upper standard cell 100 on the upper side of the VDDROW power supply wiring 32 shown in the figure is lower half.
  • VDD power can be supplied from the single VDDROW power supply wiring 32 to the upper and lower standard cells 100, 100a. Power Design each standard cell so that its power supply can be made uniform.
  • the supply of power from outside the semiconductor device to the inside of the semiconductor device that is, the VDD and VSS internal main power sources formed inside these from the VDD and VSS main power sources 150 and 140 on the outer periphery of the semiconductor device
  • the supply of power to 30 and 31 is as follows: 1 VDD supply on the left side, 2 VDD and VSS supply on the lower side, 1 VSS supply on the right side, 1 VSS supply on the upper side, Supply VDD and VSS at two locations, and input external high-voltage power from the external high-voltage power input cell 28 on the lower side, and input external low-voltage power from the external low-voltage power input cell 27 on the upper side.
  • the path from the VDD and VSS main power supply 150, 140 on the outer periphery of the semiconductor device to the VDD, VSS internal main power supply 30, 31 can be adjusted.
  • the resistance value By adjusting the resistance value, the power supply amount of each VDD and VSS power supply can be adjusted.
  • the outer peripheral region of the semiconductor device 290 is compared with the conventional semiconductor device 190 shown in FIGS.
  • a number of signal input / output cells 13 shown in FIG. 4 (a) are arranged, and the standard cell 100 shown in FIG.
  • a plurality of wiring pattern cells (300) each having various wiring patterns shown Many examples) are prepared, and the desired one is selected and placed on the standard cell 100 to form the standard cell 500 as shown in Fig. 3 (b). In this way, the supply amount of the high voltage or low voltage ROW power supply voltage to the standard cell can be arbitrarily adjusted with a high degree of freedom.
  • the input / output cell 13 shown in FIG. 4 (a) is arranged at almost all positions in the outer peripheral region of the semiconductor device, and a semiconductor device is formed using a required one of them.
  • Fig. 5 (a) increase the number of connection points between the ROW power supply wiring 32 of VDD inside the body device and the ROW power supply wiring 33 of VSS inside the semiconductor device to 10 locations (1) to (10).
  • the amount of power supplied from the outside of the semiconductor device to the internal ROW power supply wirings 32 and 33 of the semiconductor device can be greatly stabilized.
  • the voltage power supply amount is adjusted by adjusting the pattern of the standard cell, and a large number of the signal input / output cells are provided, and the connection with the ROW power supply wiring is arbitrarily selected. Adjusting the amount of power supplied to the internal ROW power supply wiring can also be adjusted between them, adjusting the pattern with the total standard cell force S in the standard cell area-and the standard After laying out the cell, when adjusting the connection location between the signal I / O cell and the ROW power supply wiring, adjust the connection location while modifying and changing the contents of the standard cell layout. To complete the final layout.
  • a plurality of standard cells are arranged in a predetermined region in the semiconductor device and are arranged on the standard cells. Then, a pattern cell having an arbitrary pattern capable of arbitrarily changing the wiring resistance of the high-potential power line and the low-potential power line of the standard cell is disposed on the required standard cell, Depending on the presence or absence of pattern cells on each standard cell in the predetermined area and the shape of the pattern, the resistance of the high-potential power supply wiring and the resistance of the low-potential power supply wiring of the standard cell are arbitrarily adjusted.
  • the supply amount of the high potential voltage and the supply amount of the low potential voltage can be arbitrarily adjusted, the high potential voltage and the low potential to the standard logic cell can be easily and with a large degree of freedom. Adjust the supply voltage Even when there is a problem of local voltage drop or when there is concern about signal waveform collapse due to the difference between the supply amount of high potential voltage and the supply amount of low potential voltage, good operating characteristics can be obtained. There is an effect that a semiconductor device can be obtained.
  • the semiconductor device according to the present invention can adjust the supply amount of the high potential voltage and the supply amount of the low potential voltage in an arbitrary region in the semiconductor device. Or depending on the difference between the high potential voltage supply amount and the low potential voltage supply amount. Therefore, it is useful in a semiconductor device in which signal waveform collapse is a concern.

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Abstract

　半導体集積回路において、局所的な電圧降下を軽減し、かつトランジスタの高電位用電圧、低電位用電圧を均等に印加させ、信号波形の崩れを低減すること。 　高電位用配線と低電位用配線をセル内部より引き出した信号入出力用セル、高電位用配線と低電位用配線をスリット状に配置した標準セルと、その標準セルの高電位用配線と低電位用配線にそれぞれ重なるようなコンタクトパターンのみを有するビアパターンセル、標準セルの高電位用配線と低電位用配線のスリット状配線間を埋める配線パターンのみを有する配線パターンセル、を準備しておき、前記ビアパターンセル、配線パターンセルの有無、および標準セルの高電位用配線と低電位用配線への接続のビア数および配線幅の変更により、標準セルへの高電位用電圧と低電位用電圧の供給量を調節する。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体集積回路におけるレイアウト技術に関するものである。
背景技術
[0002] 近年の半導体集積回路の急激な大規模化、微細化に伴!、、半導体集積回路内部 に生じる電圧降下により、信号へ影響が及ぼされることが問題となっている。
[0003] 従来、半導体装置外部力 電源入力用セルを介して、半導体装置内部の基幹とな る高電位用電源配線 (以下、 VDDと略す)および、低電位用電源配線 (以下、 VSS と略す)へ接続することによって、半導体装置内部への電源供給を行っている。
[0004] また、半導体装置内の標準論理セルに関しては、セル内に一定の幅の VDDと VS Sから成る二本の電源配線を配置し、それを基幹となる半導体装置内の電源配線に 接続して、電圧降下を減少させるようにしている。
[0005] 図 8は、従来の半導体装置において用いる標準セル 50の平面図を示し、図 9 (a)、
(b)は、それぞれ、従来の半導体装置において用いる外部低電圧電源入力セル枠 2 7、外部高電圧電源入力セル枠 28を示す図であり、図 7 (a)、（b)は、図 8の標準セル 50、及び、図 9 (a)、（b)の外部低電圧電源入力セル枠 27、外部高電圧電源入力セ ル枠 28、等を用いて形成した従来の半導体装置 190の平面図、その A2部分の平面 図である。
[0006] 図 8に示される標準セル 50においては、セル内部の VDD配線 51、 VSS配線 52を 、セルの上下に配置しており、 VDD配線 51には、 3つのビアパターン 51aが設けら れ、 VSS配線 52には、 3つのビアパターン 52aが設けられている。
[0007] 図 9 (a)の外部低電圧電源入力セル枠 27においては、 27aは外部低電圧電源入 力セル内 VSS、 27bは外部低電圧電源入力セル内 VDD、 27cは外部低電圧電源 入力セル内 VSS引き出し部であり、また、図 9 (b)の外部高電圧電源入力セル枠 28 においては、 28aは外部高電圧電源入力セル内 VSS、 28bは外部高電圧電源入力 セル内 VDD、 28cは外部高電圧電源入力セル内 VDD引き出し部である。 [0008] また、従来の半導体装置 190の全体を示す図 7 (a)においては、 32aは半導体装 置内部の VDDの ROW電源配線、 33aは半導体装置内部の VSSの ROW電源配線 であり、 30, 31は、半導体装置 190の内部領域に、あら力じめメタルパターンにより 配置形成された、そのさらに内部領域に配置形成された各標準セルに対して VDD, VSSの電源供給を行うための VDD, VSS内部基幹電源である。
[0009] そして、図 7 (b)に示されるように、標準セル 50が、各段の標準セルの横方向の位 置が少しずつずれて縦横に多数配置されているととともに、各段の標準セルに共通 に、半導体装置内部の VSSROW電源、 VDDROW電源を供給するように、横方向 に走る VDDROW電源配線 32a、 VSSROW電源配線 33aが交互に設けられており 、この際、上下の標準セル 50と 50aとは、その上下が逆に配置されることによって、例 えば、図示上側の VDDROW電源配線 32a上に、その上側半分に上記上側の標準 セル 50の下側のビアホール 52a力 その下側半分上に上記下側の標準セル 50aの 上側のビアホール 52aが位置することにより、上記 1本の VDDROW電源配線 32aか ら上下 2段の標準セル 50、 50aに、 VDDの電源供給を行うことができる。同様に、 V SSROW電源配線 33aから上下 2段の標準セル 50a、 50bに VSSの電源供給を行う ことができ、以下、同様にして、各 VDDROW電源配線 32aから上下 2段の標準セル に VDDの電源供給をでき、かつ、各 VSSROW電源配線 33aから上下 2段の標準セ ルに VSSの電源供給を行うことができるものである。
特許文献 1 :特開 2003— 17568号公報
発明の開示
発明が解決しょうとする課題
[0010] し力しながら上記従来の半導体装置、あるいはそれにおいて用いられる標準セル においては、半導体装置の規模、内部に配置されるセルの配置状況や動作周波数 、半導体装置の外周に配置される入出力セルの数および配置状況などの要因により 、高電位用電圧の供給量が低電位用電圧の供給量に比べて極端に少なくなつたり、 逆に多くなつたりする場合がある。これは、信号の立ち上がり遅延、立下り遅延に影 響を及ぼし、信号の波形崩れの原因となり、半導体装置に動作不具合をもたらす原 因となるものであった。 [0011] 本発明の目的は、半導体装置の電圧降下を低減し、かつ不均等な電源供給に伴 い生じる、信号の波形崩れを軽減することができるよう、高電位用電圧と低電位用電 圧の供給量のバランスを調節することができるようにした半導体装置を提供すること にある。
課題を解決するための手段
[0012] 上記課題を解決するため、本発明にかかる半導体装置は、半導体装置内に配置 する標準論理セル内の VDDと VSSの配線抵抗を、パターンセルを標準論理セルに 重ねることにより可変とする、ことを特徴としている。
[0013] また、本発明にかかる半導体装置は、半導体装置の最外周に配置された信号入出 力セル内の VDD及び VSSからの、半導体装置内部への VDDの供給及び VSSへ の接続を行うことにより、高電位用電圧の供給量および低電位用電圧の供給量を調 整すること、を特徴としている。
[0014] すなわち、本発明の請求項 1にかかる半導体装置は、半導体装置において、前記 半導体装置内の所定領域に、複数の標準セルが配置され、前記標準セルの上に重 ねて配置することによって前記標準セルの高電位用電源配線および低電位用電源 配線の配線抵抗を任意に変更可能なパターンを持つパターンセル力 前記複数の 標準セルのうちの所要の標準セル上に配置され、前記半導体装置内の所定領域の 前記各標準セル上に、 V、かなるパターンを持つ前記パターンセルが配置されて 、る かによつて、前記標準セルの前記高電位用電源配線の抵抗、および前記低電位用 電源配線の抵抗が任意に調節され、前記標準論理セルへの高電位用電圧の供給 量、および低電位用電圧の供給量が任意に調節されてなる、ことを特徴とするもので ある。
[0015] これにより、半導体装置内の所定領域に複数の標準セルが配置され、該標準セル の上に重ねて配置されることによって標準セルの VDDの配線抵抗および、 VSSの 配線抵抗を任意に変更することのできる種々のパターンを持つパターンセルを所要 の標準セルの上に配置することにより、該標準セル上のパターンセルの有無、および そのパターンの形状によって、半導体装置内の標準セルの VDD、 VSSの配線抵抗 を調節し、高電位用電圧の供給量および低電位用電圧の供給量を調節可能とする ことができる。
[0016] 本発明の請求項 2にかかる半導体装置は、請求項 1記載の半導体装置において、 前記標準セルは、それぞれ複数のスリット状の配線パターンよりなる前記高電位用電 源配線および前記低電位用電源配線を有するものであり、前記パターンセルは、前 記標準セルのスリット状の配線パターンに重なり、前記標準セルの前記高電位用電 源配線を前記半導体装置内に配置された ROW電源配線に接続するためのビアホ ールのみのパターン、ある 、は前記標準セルの前記低電位用電源配線を基板に接 続するためのビアのみのパターン、あるいはその両方を持つビアパターンセルであり 、前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ルの上に、それぞれ所要の構造を持つビアパターンセルが重ねて配置され、前記標 準セルの前記高電位用電源配線が、前記標準セルの前記高電位用電源配線に接 続されるビアホール数に依存した抵抗値を、前記標準セルの前記低電位用電源配 線力 前記低電位用電源配線に接続されるビア数に依存した抵抗値を持ち、前記標 準セルへの高電位用電圧の供給量および低電位用電圧の供給量が、前記標準セ ルの前記高電位用電源配線の抵抗値および前記低電位用電源配線の抵抗値に、 それぞれ依存して決定される、ことを特徴とするものである。
[0017] これにより、半導体装置内にあらかじめ配置する標準セルとして、セル内の VDDと VSSをスリット状に複数もつ標準セルを採用し、パターンセルとして、標準セルに重 ねることによって標準セルの VDD、 VSS力 ROW電源へ接続するためのビア数、 および VDD、 VSS力も基板へ接続するためのビア数を増加することのできる、ビア のみのパターンをもつビアパターンセルを用いて、半導体装置内の所定の配置領域 に標準セルを配置した後、配置された任意の標準セルの上に、ビアパターンセルを 重ねて配置することによって、標準セルの VDD上のビア数および、 VSS上のビア数 を増加させてそれぞれの配線抵抗を減少させ、標準セルへの高電位用電圧の供給 量、および低電位用電圧の供給量を増加させることができる。
[0018] 本発明の請求項 3にかかる半導体装置は、請求項 2記載の半導体装置において、 前記標準セルの前記高電位用電源配線に接続されるビア数が、前記標準セルの前 記低電位用電源配線に接続されるビア数より大きぐ前記標準セルの前記高電位用 電源配線の抵抗値が、前記標準セルの前記低電位用電源配線の抵抗値より小さぐ 前記標準セルへの高電位用電圧の供給量が、前記標準セルへの前記低電位用電 圧の供給量より大きい、ことを特徴とするものである。
[0019] 本発明の請求項 4に力かる半導体装置は、請求項 2または 3に記載の半導体装置 において、前記半導体装置の内部領域に配置された複数の標準セルのうちの所要 の標準セル上に、それぞれ所要の構造を持つビアパターンセルが重ねて配置された 構造は、前記半導体装置内の所定領域に、前記標準セルと前記ビアパターンセルを 重ねて配置した後、該配置されたうちの所要の前記ビアパターンセルを取り除くこと によって形成したものである、ことを特徴とするものである。
[0020] これにより、請求項 2と同様に、標準論理セルとビアパターンセルとを準備し、半導 体装置内の所定の配置領域に標準論理セルとビアパターンセルを重ねて配置した 後、配置された任意のビアパターンセルを取り除くことによって、標準論理セルの VD D上のビア数および、 VSS上のビア数を減少させてそれぞれの配線抵抗を増加させ 、標準セルへの高電位用電圧の供給量および低電位用電圧の供給量を減少させる
、ことができる。
[0021] 本発明の請求項 5にかかる半導体装置は、請求項 1記載の半導体装置において、 前記標準セルは、それぞれ複数のスリット状の配線パターンよりなる前記高電位用電 源配線および前記低電位用電源配線を有するものであり、前記パターンセルは、前 記標準セルにおけるスリット状の高電位用電源配線の配線パターンの隙間部分を埋 めて、該スリット状の高電位用電源配線の配線パターン間を接続する配線層のみの ターン、あるいは前記標準セルにおけるスリット状の低電位用電源配線の配線バタ ーンの隙間部分を埋めて、該スリット状の低電位用電源配線の配線パターン間を接 続する配線層のみのパターン、あるいはその両者の配線層のパターンを持つ配線パ ターンセルであり、前記半導体装置の内部領域に配置された複数の標準セルのうち の所要の標準セルの上に、それぞれ所要の構造を持つ配線パターンセルが重ねて 配置され、前記標準セルの前記高電位用電源配線が、該標準セルの前記高電位用 電源配線上に配置される配線パターンセルの配線パターンの如何に応じた配線幅 を、前記標準セルの前記低電位用電源配線が、該標準セルの前記高電位用電源配 線上に配置される配線パターンセルの配線パターンの如何に応じた配線幅を、持ち 、前記標準セルへの高電位用電圧の供給量および低電位用電圧の供給量が、前記 標準セルの前記高電位用電源配線の配線幅および前記低電位用電源配線の配線 幅に、それぞれ依存して決定される、ことを特徴とするものである。
[0022] これにより、半導体装置内にあら力じめ配置する標準セルとして、スリット状の VDD 、 VSS配線を有する標準セルを採用し、ノターンセルとして、標準セルに重ねること によって、標準セルのスリット状の VDD、 VSS配線間の隙間部分を埋めることができ 、 ROW電源への接続をすることのできる配線のみのパターンをもつ配線パターンセ ルを用いて、半導体装置内の所定の配置領域に標準セルを配置した後、配置された 任意の標準セルの上に、配線パターンセルを重ねて配置することによって、標準セ ルの VDDの配線幅および、 VSSの配線幅を増加させてそれぞれの配線抵抗を減 少させ、標準セルへの高電位用電圧の供給量および低電位用電圧の供給量を増加 させる、ことができる。
[0023] 本発明の請求項 6にかかる半導体装置は、請求項 5記載の半導体装置において、 前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セル の上に、それぞれ所要の構造を持つ配線パターンセルが重ねて配置され、前記標 準セルの前記高電位用電源配線の配線幅が、前記標準セルの前記低電位用電源 配線の配線幅より大きぐ前記標準セルへの高電位用電圧の供給量が、前記標準セ ルへの低電位用電圧の供給量より大き!/、、ことを特徴とするものである。
[0024] 本発明の請求項 7にかかる半導体装置は、請求項 5または 6記載に半導体装置に おいて、前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の 標準セル上に、それぞれ所要の構造を持つ配線パターンセルが重ねて配置された 構造は、前記半導体装置内の所定領域に、前記標準セルと前記配線パターンセル を重ねて配置した後、該配置されたうちの所要の前記配線パターンセルを取り除くこ とによって形成したものである、ことを特徴とするものである。
[0025] これにより、請求項 5と同様に、標準セルと配線パターンセルとを準備し、半導体装 置内の所定の配置領域に標準セルと配線パターンセルを重ねて配置した後、配置さ れた任意の配線パターンセルを取り除くことによって、標準セルの VDDの配線幅お よび、 vssの配線幅を減少させてそれぞれの配線抵抗を増加させ、標準セルへの 高電位用電圧の供給量および低電位用電圧の供給量を減少させる、ことができる。
[0026] 本発明の請求項 8にかかる半導体装置は、半導体装置において、前記半導体装 置の最外周に、前記半導体装置の外部からの信号をその内部に入力し、その内部 の信号をその外部に出力する信号用入出力セルと、前記半導体装置に高電位用電 圧を供給する高電位電圧入力用セルと、を持ち、前記信号用入出力セルおよび高 電位電圧入力用セルを並べることによって、前記信号用入出力セルおよび前記高電 位電圧入力用セルがその内部にもつ高電位用電源配線のパターンが接続されて外 側高電位用電源配線が構成され、前記信号用入出力セルのうちの所要箇所に配置 されたものは、前記信号用入出力セル内部の前記高電位用電源配線から、前記半 導体内部に配置した内側高電位用電源配線へ接続するための配線引き出し部を有 するものであり、前記所要箇所の設置位置を設計上適宜選択することにより、前記半 導体内部への高電位用電圧の供給量を任意に調節してなる、ことを特徴とするもの である。
[0027] これにより、半導体装置の最外周に、半導体装置の外部からの信号をその内部に 入力し、その内部の信号をその外部に出力する信号用入出力セルを持ち、該信号 用入出力セルを並べることによって、信号用入出力セルがその内部にもつ高電位用 電源配線の配線パターンを相互に接続して第 1の（外側の）高電位用電源配線を構 成するものであり、該第 1の高電位用電源配線から、半導体装置内部に配置された 第 2の（内側の）高電位用電源配線に接続できるように、信号用入出力セル内に、高 電位用電源配線の取り出し口（以下、 VDDピンと略す)を設置し、半導体装置に複 数ある VDDピンから半導体内部の第 2の高電位用電源配線へ接続する接続箇所を 適宜選択することにより、半導体装置内部への高電位用電圧の供給量を任意に調 節する、ことができる。
[0028] 本発明の請求項 9にかかる半導体装置は、半導体装置において、前記半導体装 置の最外周に、前記半導体装置の外部からの信号をその内部に入力し、その内部 の信号をその外部に出力する信号用入出力セルと、前記半導体装置に低電位用電 圧を供給する低電位電圧入力用セルと、を持ち、前記信号用入出力セルおよび低 電位電圧入力用セルを並べることによって、前記信号用入出力セルおよび前記低電 位電圧入力用セルがその内部にもつ低電位用電源配線のパターンが接続されて外 側低電位用電源配線が構成されるものであり、前記信号用入出力セルのうちの所要 箇所に配置されたものは、前記信号用入出力セル内部の前記低電位用電源配線か ら、前記半導体内部に配置した内側低電位用電源配線へ接続するための配線引き 出し部を有するものであり、前記所要箇所の設置位置を設計上適宜選択することに より、前記半導体内部への低電位用電圧の供給量を任意に調節してなる、ことを特 徴とするちのである。
[0029] これにより、信号用入力セルおよび信号用出力セルの第 1の（外側の)低電位用電 源配線から、半導体装置内部に配置された第 2の（内側の)低電位用電源配線に接 続できるように、信号用入出力セルに低電位用電源配線の取り出し口（以下、 VSSピ ント略す)を設置し、半導体装置に複数ある VSSピン力 半導体内部の第 2の低電位 用電源配線へ接続する接続箇所を適宜選択することにより、半導体装置内部への低 電位用電圧の供給量を任意に調節する、ことができる。
発明の効果
[0030] 本発明に力かる半導体装置によれば、ビアパターンセル、配線パターンセルの有 無、信号用入出力セルの VDDピン、 VSSピンからの接続の有無によって、半導体装 置内部および、標準セル内部への高電位電圧の供給量と低電位電圧の供給量を調 節することとしたので、不均等な電源供給力 生じる信号の波形崩れを低減すること ができ、かつ局所的な電圧降下を低減させることができる。
図面の簡単な説明
[0031] [図 1]図 1は、本発明の実施の形態 1による半導体装置において用いる標準論理セル の平面図である。
[図 2(a)]図 2 (a)は、本発明の実施の形態 1において用いるビアパターンセルの平面 図である。
[図 2(b)]図 2 (b)は、本発明の実施の形態 1において用いる配線パターンセルの平面 図である。
[図 3(a)]図 3 (a)は、本発明の実施の形態 1においてビアパターンセルを用いて形成 した標準論理セルの平面図である。
[図 3(b)]図 3 (b)は、本発明の実施の形態 1において配線パターンセルを用いて形成 した標準論理セルの平面図である。
[図 4(a)]図 4 (a)は、本発明の実施の形態 1による半導体装置において使用した信号 入出力用セル枠 13を示す平面図である。
[図 4(b)]図 4 (b)は、本発明の実施の形態 1による半導体装置において使用した外部 低電圧電源入力セル枠 18を示す図である。
[図 4(c)]図 4 (c)は、本発明の実施の形態 1による半導体装置において使用した外部 高電圧電源入力セル枠 22を示す図である。
[図 5(a)]図 5 (a)は、本発明の実施の形態 1による半導体装置 290の平面図である。
[図 5(b)]図 5 (b)は、図 5 (a)の A1部分の平面図である。
[図 5(c)]図 5 (c)は、図 5 (a)に示した本実施の形態 1の半導体装置 290における、図 1に示す標準セル 100の標準セル内 VDD配線 6の X— Y断面図。
[図 6(a)]図 6 (a)は、図 5 (a)に示した本実施の形態 1の半導体装置 290における標準 セルの他の例である 400aの平面図である。
[図 6(b)]図 6 (b)は、図 6 (a)に示した標準セル 400aの図示 X— Y断面位置での断面 図。
[図 7(a)]図 7 (a)は、従来の半導体装置 190の平面図である。
[図 7(b)]図 7 (b)は、図 7 (a)の A2部分の平面図である。
[図 7(c)]図 7 (c)は、図 7 (b)の XI—X2断面図である。
[図 8]図 8は、従来の半導体装置において用いる標準論理セルの平面図である。
[図 9(a)]図 9 (a)は、従来の半導体装置において使用した外部低電圧電源入力セル 枠 27を示す図である。
[図 9(b)]図 9 (b)は、従来の半導体装置において使用した外部高電圧電源入力セル 枠 28を示す図である。
符号の説明
1 - 3 標準セル内 VSS
4- 6 標準セル内 VDD VSS接続用コンタクト
VDD接続用コンタクト
標準セル枠
ビアパターン
- 12 配線パターン
信号用入出力セル枠
入出力セノレ内 VSS
入出力セル内 VDD
入出力用セル VDD引き出し部 入出力用セノレ VSS引き出し部 半導体装置内信号用入出力セル 半導体装置
a 外周領域
b 内部領域
半導体装置
a 外周領域
b 内部領域
半導体装置内部 VDD
半導体装置内部 VSS
半導体装置内部 VDDの ROW電源配線 半導体装置内部 VSSの ROW電源配線 標準セル
ピアノターンセノレ
配線パターンセル
ビアパターンセルを用いた標準セル 配線パターンセルを用いた標準セル VSS基幹電源
VDD基幹電源 発明を実施するための最良の形態
[0033] 以下本発明の実施の形態にかかる半導体装置について、図面を参照しながら、詳 細に説明する。
(実施の形態 1)
図 1は、本発明の実施の形態 1による半導体装置において用 、る標準セル 100の 平面図を示している。
[0034] この標準論理セル（以下、標準セルともいう） 100においては、セル内部の VDD配 線 6, 5, 4、VSS配線 3, 2, 1をスリット状に配置しており、これらと ROW電源との接 続ができるように、標準セル 100を同様のセルの高さに形成している。かつ、該標準 セル 100の最外側 VDD配線 6、 VSS配線 1〖こは、上記 ROW電源との接続ができる よう、 3つのビアパターン 7、および 3つのビアパターン 8が設けられている。
[0035] 図 2 (a)、 （b)は、本実施の形態 1による半導体装置において用いる、標準セル 100 の上に重ねて配置するビアパターンセル 200、配線パターンセル 300の平面図であ る。
[0036] 図 2 (a)は、上述したように、標準セル 100の上に重ねて配置するビアパターンセル 200の一例を示し、このビアパターンセルの高さは、標準セル 100と同じセルの高さ にしている。かつ、このビアパターンセル 200は、標準セル 100の VDD、 VSSの配 線上にビアが重なるような位置にビアを配置している。ここで、このビアパターンセル には、ビアの位置のパターン、つまり VDDのみにビアを配置するパターン、 VSSの みにビアを配置するパターン、双方にビアを配置するパターン、そしてさらに各配線 に重ねて配置するビアの個数を変えたパターン等、複数の組み合わせのパターンを 準備しておく。
[0037] 図 2 (a)に例示しているビアパターンセル 200は、標準セル 100の VDD配線に重な る位置に 6つの、より詳しくは、第 1、第 2内側 VDD配線 5, 4に重なる位置に各 3つの 、計 6つのビア 10を配置したものである。
[0038] 一方、図 2 (b)は、標準セル 100の上に重ねて配置する配線パターンセル 300の一 例を示し、この配線パターンセルの高さは、ビアパターンセル 200と同様に、標準セ ル 100と同じセルの高さにしている。ここで、この配線パターンセル 300は、標準セル 100の VDDと VSSのスリット配線間の隙間をちようど埋め込むことができるような配線 パターン 11, 12をもっており、 VDDのスリットのみを埋めるノ ターン、 VSSのスリット のみを埋めるパターン、双方のスリットを埋めるパターン、そしてさらにスリットの間隔 をどれだけ埋めるかを変えたパターン等、複数の組み合わせのパターンを準備して おく。
[0039] 図 2 (b)に例示して!/、る配線パターンセル 300は、標準セル 100の VDD配線 6, 5, 4のスリット間の隙間をそれぞれ埋める配線パターン 11, 12を有するものである。
[0040] 図 3 (a)、 （b)は、本実施の形態 1における、図 2 (a)、 （b)のパターンセルを用い構 成した場合の標準セルの構造にっ 、ての平面図を示して 、る。
[0041] 図 3 (a)は、図 2 (a)のビアパターンセル 200を用いて構成してなる標準セル 400を 示し、標準セル 100の第 1、第 2内側 VDD配線 5, 4部分、第 1、第 2内側 VSS配線 2 , 3部分に、それぞれビア 10a, 10b力重なり、これらのビア 10を介して ROW電源接 続がなされるようになつている。即ち、半導体装置内部 VDDの ROW電源配線（図 5 ( a)の 32参照）がビア 10aを介して第 1、第 2内側 VDD配線 5, 4に、半導体装置内部 VSSの ROW電源配線（図 5 (a)の 33参照）がビア 10bを介して第 1、第 2内側 VSS 配線 2, 3に接続されるような構造になっている。
[0042] これにより、このビアパターンセル 200を配置して構成してなる標準セル 400は、通 常の標準セル 100に対して VDD、VSSへの接続における配線抵抗を減少させてい る。また、 VDDと VSSでのビアの数を異なるものとし、 VDD側でビアの数が多くなる ようにすれば、 VDDは VSSに対して小さな配線抵抗とすることができる。したがって、 このビアパターンセル 200を配置してなる標準セル 400は、ビア 10aの数をビア 10b の数より多くすることにより、高電位用電圧が低電位用電圧よりも供給されやすいもの を得ることができる。
[0043] 一方、図 3 (b)は、図 2 (b)の配線パターンセル 300を用いて構成した場合の標準 セル 500を示し、この配線パターンセル 300が重ねられた標準セル 500の VDD部分 は、スリット配線 6, 5, 4間の隙間部分が配線パターン 11, 12で埋められ配線幅が大 きくなつているため、配線抵抗が減少する。これに対して、 VSS配線の方は、標準セ ル 100の配線形状をそのまま有するものとなっている。したがって、この配線パターン セル 300を配置してなる標準セル 500は、高電位用電圧が低電位用電圧よりも供給 されやす ヽ状態になって 、る。
[0044] 図 4 (a)は、本発明の実施の形態 1による半導体装置において用いる信号入出力 用セル枠 13を示す図であり、図において、 14は信号入出力用セル内 VSS、 15は信 号入出力用セル内 VDD、 16は信号入出力用セル内 VDD引き出し部、 17は信号入 出力用セノレ内 VSS引き出し部である。
[0045] 図 4 (b)は、本発明の実施の形態 1による半導体装置において用いる外部低電圧 電源入力セル枠 18を示す図であり、図において、 19は外部低電圧電源入力セル内
VSS、 20は外部低電圧電源入力セル内 VDD、 21は外部低電圧電源入力セル内 V
SS引き出し部である。
[0046] 図 4 (c)は、本発明の実施の形態 1による半導体装置において用いる外部高電圧 電源入力セル枠 22を示すであり、図において、 23は外部高電圧電源入力セル内 V SS、 24は外部高電圧電源入力セル内 VDD、 25は外部高電圧電源入力セル内 VD D引き出し部である。
[0047] 図 5 (a)、（b)、 （c)は、上記した図 1、図 3に示されるような標準セル、図 4に示される ような信号入出力セル、および外部低電圧、高電圧電源入出力セル、等を用いて形 成した本発明の実施の形態 1による半導体装置 290の平面図、その A1部分の平面 図、図 5 (a)の標準セル 100の、標準セル内 VDD配線 6部分である図 1の X— Y位置 での断面図である。
[0048] 図 5 (a)において、 13は半導体装置内信号用入出力セルであり、上記入出力用セ ル枠 13を用いて形成したものである。ここで、本図 5 (a)におけるすべての信号用入 出力セル 13は、 VDD引き出し部である VDDピン 16、 VSS引き出し部である VSSピ ン 17を持って!/、るものとなって!/、る。
[0049] また、 18は半導体装置内外部低電圧電源入力セルであり、上記外部低電圧電源 入力セル枠 18を用いて形成したものである。 22は半導体装置内外部高電圧電源入 力セルであり、上記外部高電圧電源入力セル枠 22を用いて形成したものである。
[0050] また、 30は半導体装置内部 VDD、 31は半導体装置内部 VSSであり、これらの基 幹電源は、単なるメタルパターンにより形成されて 、る。 [0051] さらに、 100は半導体装置内に配置された標準セルである。 32は半導体装置内部 の VDDの ROW電源配線、 33は半導体装置内の VS Sの ROW電源配線である。
[0052] また、図 5 (b)においては、上記図 7 (b)におけるとほぼ同様に、標準セル 100が、 各段の標準セルの横方向の位置が少しずつずれて縦横に多数配置されているととと もに、各段の標準セルに共通に、半導体装置内部の VSSROW電源、 VDDROW 電源を供給するように、横方向に走る VDDROW電源配線 32、 VSSROW電源配線 33が交互に設けられており、この際、上下の標準セル 100と 100aとは、その上下が 逆に配置されることによって、例えば、図示上側の VDDROW電源配線 32上に、そ の上側半分に上記上側の標準セル 100の下側のビアホール 7が、その下側半分上 に上記下側の標準セル 100aの上側のビアホール 7が位置することにより、上記 1本 の VDDROW電源配線 32から上下 2段の標準セル 100、 100aに、 VDDの電源供 給を行うことができる。同様に、 VSSROW電源配線 33aから上下 2段の標準セル 10 0、 100aに VSSの電源供給を行うことができ、以下、同様にして、各 VDDROW電源 配線 32から上下 2段の標準セルに VDDの電源供給をでき、かつ、各 VSSROW電 源配線 33から上下 2段の標準セルに VSSの電源供給を行うことができるものである。
[0053] また、図 5 (c)は、上述したように、本実施の形態 1における、図 1に示す標準セル 1 00の標準セル内 VDD配線 6の X— Y断面を示す力 図において、 38は半導体基板 、 36は標準セル内メタル電源配線（図 5 (b)の 32, 33に相当）、 37は図 5 (b)のビア ホール 7等を埋めるビアホール導体、 39は該ビアホール導体 7間を埋める絶縁膜で ある。
[0054] また、図 6 (a)は、図 5 (a)の本実施の形態 1の半導体装置 290において用いられる 標準セルの他の例である標準セル 400aの平面図であり、この標準セル 400aは、図 1の標準セル 100に、該標準セル 100の最外側 VDD配線 6の部分上に、該最外側 VDD配線 6のビアパターン 7の間隔を倍増するようなビアパターン 7aをもつビアパタ ーンセル（図示せず）を、配置して構成したものである。この標準セル 400aを用いた 場合の、図示 X— Y断面位置での断面図は、図 6 (b)のようになり、図 5 (c)の断面図 に比し、ビアホール導体 37の数力 ほぼ倍増しているものである。
[0055] 次に、このような図 1から図 6に示される本実施の形態 1による半導体装置 290にお ける動作、作用について説明する。
本実施の形態 1の半導体装置 290においては、図 5 (a)に示されるように、本半導 体装置 290内の外周には、数多くの信号入出力用セル 13と、 1つの外部低電圧電 源入力セル 18と、 1つの外部高電圧電源入力セル 22とが並べられており、これらの 入出力セル等を並べることによって、信号入出力セル内 VSS 14、外部低電圧電源 入力セル内 VSS19、外部高電圧電源入力セル内 VSS23が相互に接続されて、 VS S基幹電源 140が形成され、かつ、各信号入出力セル内 VDD15、外部低電圧電源 入力セル内 VDD20、外部高電圧電源入力セル内 VDD24が相互に接続されて、 V DD基幹電源 150が形成されている。
[0056] すなわち、半導体装置 290の外周領域 290aに、該半導体装置の内部領域 290b をとりまくような VSSと VDDの電源幹線である、 VSS電源幹線 140、及び VDD電源 幹線 150が形成される。
[0057] また、上記 VSSと VDDの電源幹線 140、 150により囲まれる半導体装置 290の内 部領域には、 VDD, VSS内部基幹電源 30, 31が、あら力じめメタルパターンにより 配置形成されており、その内部には、複数の標準セル 100が多数配置される。そして 、この標準セルのレイアウトは、 VDD, VSS内部基幹電源 30, 31より、半導体装置 内部 VDDの ROW電源配線 32、及び半導体装置内部 VSSの ROW電源配線 33を 介して、各標準セル 100に VDD, VSSの電源供給がなされる際の、電源供給量を 調整するように、標準セルを設計することにより行う。
[0058] すなわち、図 5 (b)に示されるように、かつ、上記したように、標準セル 100が、各段 の標準セルの横方向の位置が少しずつずれて縦横に多数配置されているととともに
、各段の標準セルに共通に、半導体装置内部の VSSROW電源、 VDDROW電源 を供給するように、横方向に走る VDDROW電源配線 32、 VSSROW電源配線 33 が交互に設けられており、この際、上下の標準セル 100と 100aとは、その上下が逆 に配置されることによって、例えば、図示上側の VDDROW電源配線 32上に、上記 上側の標準セル 100の下側のビアホール 7が、その下側半分上に上記下側の標準 セル 100aの上側のビアホール 7が位置することにより、上記 1本の VDDROW電源 配線 32から上下 2段の標準セル 100、 100aに、 VDDの電源供給を行うことができる 力 その電源供給量を均一にできるように各標準セルを設計する。
[0059] そしてさらに、半導体装置外部から半導体装置内部への電源の供給、すなわち、 半導体装置外周の VDDおよび VSS基幹電源 150、 140からの、これらより内側に形 成された VDD, VSS内部基幹電源 30, 31への電源の供給に関しては、例えば、図 5 (a)に示すように、左辺で VDD供給 1箇所、下辺で VDD, VSS供給各 2箇所、右 辺で VSS供給 1箇所、上辺で VDD, VSS供給各 2箇所とし、さらに、下辺で外部高 電圧電源入力セル 28より外部高電圧電源を入力し、上辺で外部低電圧電源入力セ ル 27より外部低電圧電源を入力するようにする。このように、電源供給の接続箇所の 数を、セルを適宜選択、調整することにより、半導体装置外周の VDD及び VSS基幹 電源 150、 140から上記 VDD, VSS内部基幹電源 30, 31に至る経路の抵抗の値を 調整して、各 VDD, VSS電源力ゝらの電源供給量を調節することができる。
[0060] このように、図 1から図 6に示される本実施の形態 1の半導体装置 290においては、 図 7から図 9に示す従来の半導体装置 190に比較し、該半導体装置 290の外周領域 に、数多くの図 4 (a)に示される信号入出力セル 13を配置していることを特徴としてお り、かつ、該半導体装置の内部領域の標準セル領域において、図 1に示す標準セル 100を代表的に用いるとともに、図 2 (a)にその一例を示される種々のビアパターンを 各々有する複数のビアパターンセル（200はその一例）を、数多く用意しておき、その うちの所望のものを選択してこれを上記標準セル 100上に配置して、図 3 (a)に示さ れるような標準セル 400等を形成するようにし、さらに、同様に、図 2 (b)にその一例を 示される種々の配線パターンを各々有する複数の配線パターンセル（300はその一 例）を、数多く用意しておき、そのうちの所望のものを選択してこれを上記標準セル 1 00上に配置して、図 3 (b)に示されるような標準セル 500等を形成するようにし、この ようにして、高電圧、あるいは低電圧の ROW電源電圧の標準セルへの供給量の調 節を、任意に自由度高く行うことができる。
[0061] またさらには、この標準セルの内部 VDD配線、内部 VSS配線のビアパターン、配 線パターンの選択による、高電圧、あるいは低電圧の ROW電源電圧の標準セルへ の供給量の調節に加えて、上記の半導体装置の外周領域のほとんどの位置に、図 4 (a)に示される入出力セル 13を配置しておき、そのうちの所要のものを用いて、半導 体装置の内部の VDDの ROW電源配線 32、半導体装置内の VSSの ROW電源配 線 33との接続箇所を、図 5 (a)の例では、（1)〜（10)の 10箇所に増やすことにより、 半導体装置外部からの、該半導体装置の内部 ROW電源配線 32、 33への電源供給 の供給量を大きく安定化させることができる。
[0062] そしてさらには、上記標準セルのパターンの調整による電圧電源供給量の調節と、 上記信号入出力セルを多く設けて、それと内部の ROW電源配線との接続を任意に 選択することにより該内部の ROW電源配線への電源供給量を調節することとは、そ の相互間で調整を行うこともでき、標準セル領域での全標準セル力 Sもつパターンの調 整を行ってー且標準セルのレイアウトをしたのち、上記信号入出力セルと上記 ROW 電源配線との接続箇所の調整を行う際に、上記一旦標準セルのレイアウトをしたもの の内容を修正変更しながら、この接続箇所の調整を行って、最終的なレイアウトを完 成させるよう〖こすることがでさる。
[0063] 以上のように、本実施の形態 1による半導体装置によれば、半導体装置内の所定 領域に、複数の標準セルが配置され、該標準セルの上に重ねて配置することによつ て、該標準セルの高電位用電源配線および低電位用電源配線の配線抵抗を任意 に変更可能な任意のパターンを持つパターンセルが所要の標準セルの上に配置さ れ、前記半導体装置内の所定領域の各標準セル上のパターンセルの有無、および そのパターンの形状によって、該標準セルの高電位用電源配線の抵抗および低電 位用電源配線の抵抗が任意に調節され、標準セルへの高電位用電圧の供給量およ び低電位用電圧の供給量を任意に調節できるものとしたので、簡易に、かつ大きい 自由度を持って、標準論理セルへの高電位用電圧、低電位用電圧の供給量を、調 節することができ、局所的な電圧降下の問題がある、もしくは高電位電圧の供給量と 低電位電圧の供給量の違いにより信号波形崩れが懸念されるような場合においても 良好な動作特性の得られる半導体装置が得られる効果がある。
産業上の利用可能性
[0064] 本発明に係る半導体装置は、半導体装置内の任意の領域において高電位電圧の 供給量と低電位電圧の供給量を調節できるので、半導体装置、特に局所的な電圧 降下の問題がある、もしくは高電位電圧の供給量と低電位電圧の供給量の違いによ り、信号波形崩れが懸念される半導体装置において有用である。

Claims

請求の範囲
[1] 半導体装置において、
前記半導体装置内の所定領域に、複数の標準セルが配置され、
前記標準セルの上に重ねて配置することによって前記標準セルの高電位用電源 配線および低電位用電源配線の配線抵抗を任意に変更可能なパターンを持つバタ ーンセル力 S、前記複数の標準セルのうちの所要の標準セル上に配置され、
前記半導体装置内の所定領域の前記各標準セル上に、いかなるパターンを持つ 前記パターンセルが配置されているかによつて、前記標準セルの前記高電位用電源 配線の抵抗、および前記低電位用電源配線の抵抗が任意に調節され、前記標準論 理セルへの高電位用電圧の供給量、および低電位用電圧の供給量が任意に調節さ れてなる、
ことを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記標準セルは、それぞれ複数のスリット状の配線パターンよりなる前記高電位用 電源配線および前記低電位用電源配線を有するものであり、
前記パターンセルは、前記標準セルのスリット状の配線パターンに重なり、前記標 準セルの前記高電位用電源配線を前記半導体装置内に配置された高電位 ROW電 源配線 (ROW電源配線）に接続するためのビアホールのみのパターン、あるいは前 記標準セルの前記低電位用電源配線を低電位 ROW電源配線 (基板）に接続するた めのビアのみのパターン、あるいはその両方を持つビアパターンセルであり、 前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ルの上に、それぞれ所要の構造を持つビアパターンセルが重ねて配置され、 前記標準セルの前記高電位用電源配線が、前記標準セルの前記高電位用電源 配線に接続されるビア数に依存した抵抗値を、前記標準セルの前記低電位用電源 配線が、前記低電位用電源配線に接続されるビア数に依存した抵抗値を持ち、 前記標準セルへの高電位用電圧の供給量および低電位用電圧の供給量が、前記 標準セルの前記高電位用電源配線の抵抗値および前記低電位用電源配線の抵抗 値に、それぞれ依存して決定される、 ことを特徴とする半導体装置。
[3] 請求項 2記載の半導体装置において、
前記標準セルの前記高電位用電源配線に接続されるビア数が、前記標準セルの 前記低電位用電源配線に接続されるビア数より大きぐ
前記標準セルの前記高電位用電源配線の抵抗値が、前記標準セルの前記低電位 用電源配線の抵抗値より小さぐ
前記標準セルへの高電位用電圧の供給量が、前記標準セルの前記高電位用電源 配線の供給量より大きい、
ことを特徴とする半導体装置。
[4] 請求項 2または 3に記載の半導体装置において、
前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ル上に、それぞれ所要の構造を持つビアパターンセルが重ねて配置された構造は、 前記半導体装置内の所定領域に、前記標準セルと前記ビアパターンセルを重ねて 配置した後、該配置されたうちの所要の前記ビアパターンセルを取り除くことによって 形成したものである、
ことを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
前記標準セルは、それぞれ複数のスリット状の配線パターンよりなる前記高電位用 電源配線および前記低電位用電源配線を有するものであり、
前記パターンセルは、前記標準セルにおけるスリット状の高電位用電源配線の配 線パターンの隙間部分を埋めて、該スリット状の高電位用電源配線の配線パターン 間を接続する配線層のみのパターン、あるいは前記標準セルにおけるスリット状の低 電位用電源配線の配線パターンの隙間部分を埋めて、該スリット状の低電位用電源 配線の配線パターン間を接続する配線層のみのパターン、あるいはその両者の配線 層のパターンを持つ配線パターンセルであり、
前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ルの上に、それぞれ所要の構造を持つ配線パターンセルが重ねて配置され、 前記標準セルの前記高電位用電源配線が、該標準セルの前記高電位用電源配 線上に配置される配線パターンセルの配線パターンの如何に応じた配線幅を、前記 標準セルの前記低電位用電源配線が、該標準セルの前記高電位用電源配線上に 配置される配線パターンセルの配線パターンの如何に応じた配線幅を、持ち、 前記標準セルへの高電位用電圧の供給量および低電位用電圧の供給量が、前記 標準セルの前記高電位用電源配線の配線幅および前記低電位用電源配線の配線 幅に、それぞれ依存して決定される、
ことを特徴とする半導体装置。
請求項 5記載の半導体装置にお 、て、
前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ルの上に、それぞれ所要の構造を持つ配線パターンセルが重ねて配置され、 前記標準セルの前記高電位用電源配線の配線幅が、前記標準セルの前記低電位 用電源配線の配線幅より大きぐ
前記標準セルへの高電位用電圧の供給量が、前記標準セルへの低電位用電圧の 供給量より大きい、
ことを特徴とする半導体装置。
請求項 5または 6記載の半導体装置にお 、て、
前記半導体装置の内部領域に配置された複数の標準セルのうちの所要の標準セ ル上に、それぞれ所要の構造を持つ配線パターンセルが重ねて配置された構造は、 前記半導体装置内の所定領域に、前記標準セルと前記配線パターンセルを重ね て配置した後、該配置されたうちの所要の前記配線パターンセルを取り除くことによ つて形成したものである、
ことを特徴とする半導体装置。
半導体装置において、
前記半導体装置の最外周に、
前記半導体装置の外部力 の信号をその内部に入力し、その内部の信号をその外 部に出力する信号用入出力セルと、
前記半導体装置に高電位用電圧を供給する高電位電圧入力用セルと、を持ち、 前記信号用入出力セルおよび高電位電圧入力用セルを並べることによって、前記 信号用入出力セルおよび前記高電位電圧入力用セルがその内部にもつ高電位用 電源配線のパターンが接続されて外側高電位用電源配線が構成され、
前記信号用入出力セルのうちの所要箇所に配置されたものは、前記信号用入出力 セル内部の前記高電位用電源配線から、前記半導体内部に配置した内側高電位用 電源配線へ接続するための配線引き出し部を有するものであり、
前記所要箇所の設置位置を設計上適宜選択することにより、前記半導体内部への 高電位用電圧の供給量を任意に調節してなる、
ことを特徴とする半導体装置。
半導体装置において、
前記半導体装置の最外周に、
前記半導体装置の外部力 の信号をその内部に入力し、その内部の信号をその外 部に出力する信号用入出力セルと、
前記半導体装置に低電位用電圧を供給する低電位電圧入力用セルと、を持ち、 前記信号用入出力セルおよび低電位電圧入力用セルを並べることによって、前記 信号用入出力セルおよび前記低電位電圧入力用セルがその内部にもつ低電位用 電源配線のパターンが接続されて外側低電位用電源配線が構成されるものであり、 前記信号用入出力セルのうちの所要箇所に配置されたものは、前記信号用入出力 セル内部の前記低電位用電源配線から、前記半導体内部に配置した内側低電位用 電源配線へ接続するための配線引き出し部を有するものであり、
前記所要箇所の設置位置を設計上適宜選択することにより、前記半導体内部への 低電位用電圧の供給量を任意に調節してなる、
ことを特徴とする半導体装置。
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