JPS6387744A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6387744A JPS6387744A JP61233629A JP23362986A JPS6387744A JP S6387744 A JPS6387744 A JP S6387744A JP 61233629 A JP61233629 A JP 61233629A JP 23362986 A JP23362986 A JP 23362986A JP S6387744 A JPS6387744 A JP S6387744A
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- JP
- Japan
- Prior art keywords
- clock
- wiring
- circuit
- inputted
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003292 diminished effect Effects 0.000 description 1
- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理集積回路に関し、特に自動配線を行
うポリセル構造を有するゲートアレイスタンダードセル
などの論理集積回路に関する。
うポリセル構造を有するゲートアレイスタンダードセル
などの論理集積回路に関する。
従来、この種の半導体論理集積回路において、同一のク
ロック信号が多数のフリップフロップに入力されている
場合、各フリ・ツブフロップのタロツク入力に到達する
クロック信号の間に微妙なずれが生じている。このよう
な場合をクロックスキューと呼ぶが、このクロックスキ
ューが原因となり論理回路が期待された論理動作をしな
い場合がある。
ロック信号が多数のフリップフロップに入力されている
場合、各フリ・ツブフロップのタロツク入力に到達する
クロック信号の間に微妙なずれが生じている。このよう
な場合をクロックスキューと呼ぶが、このクロックスキ
ューが原因となり論理回路が期待された論理動作をしな
い場合がある。
例えば、第４図に示すように、バッファ回路５．５’
、６と４個のフリップフロップ２１〜２４とを含むカウ
ンタ回路の場合、バッファ回路５′がない場合、フリッ
プフロップ２１．２２にフリップフロップ２３．２４よ
り先にタロツクパルスが入力されると、タロツクスキュ
ーを生じてカウンタとして正常な動作を行わない。この
ため従来の回路ではバッファ回路５′を挿入してフリッ
プフロップ２３．２４が必ずフリップフロップ２１．２
２より先に動作するようにクロック入ヵ配線経路を調節
しなければならなかった。
、６と４個のフリップフロップ２１〜２４とを含むカウ
ンタ回路の場合、バッファ回路５′がない場合、フリッ
プフロップ２１．２２にフリップフロップ２３．２４よ
り先にタロツクパルスが入力されると、タロツクスキュ
ーを生じてカウンタとして正常な動作を行わない。この
ため従来の回路ではバッファ回路５′を挿入してフリッ
プフロップ２３．２４が必ずフリップフロップ２１．２
２より先に動作するようにクロック入ヵ配線経路を調節
しなければならなかった。
上述した従来の回路で自動配置配線を行う場合、第３図
に示す様に、回路ブロック間配線がランダムに配線され
るため、クロック配線長に差が生じ、この配線長に比例
する配線容量に起因してタロツクパルスの遅延時間差を
生ずる。このため、第４図の様にバッファ５′を挿入し
ても、バッファ回路の遅延時間より配線容量による遅延
時間が大きい時、遅延時間調整の為に挿入したバッファ
回路の効果が殆んど薄れてクロックスキューを生ずるこ
とがある。この例では、バッフアブ回路６とフリップフ
ロップ２３．２４との間のタロツク入力配線９の遅延時
間がバ・ソファ回路５の遅延時間を超えるとクロックス
キューが起る。
に示す様に、回路ブロック間配線がランダムに配線され
るため、クロック配線長に差が生じ、この配線長に比例
する配線容量に起因してタロツクパルスの遅延時間差を
生ずる。このため、第４図の様にバッファ５′を挿入し
ても、バッファ回路の遅延時間より配線容量による遅延
時間が大きい時、遅延時間調整の為に挿入したバッファ
回路の効果が殆んど薄れてクロックスキューを生ずるこ
とがある。この例では、バッフアブ回路６とフリップフ
ロップ２３．２４との間のタロツク入力配線９の遅延時
間がバ・ソファ回路５の遅延時間を超えるとクロックス
キューが起る。
本発明の目的は、このような問題を解決し、クロック専
用の配線領域を設けることにより、クロックスキューの
発生を防止した半導体論理Ｓ積回路を提供することにあ
る。
用の配線領域を設けることにより、クロックスキューの
発生を防止した半導体論理Ｓ積回路を提供することにあ
る。
〔問題点を解決するための手段〕
本発明の構成は、半導体チップ上の内部領域に複数の回
路ブロックを配列しこれら回路ブロックを相互に接続す
ることにより所定の論理回路を得る半導体集積回路にお
いて、前記各回路ブロックへ接続される特定の信号配線
の長さを延長あるいはその幅を拡張して所定遅延を与え
る信号遅延回路を挿入することにより、前記各回路ブロ
ックへの前記特定の信号間のタイミングのずれをなくす
ようにしたことを特徴とする。
路ブロックを配列しこれら回路ブロックを相互に接続す
ることにより所定の論理回路を得る半導体集積回路にお
いて、前記各回路ブロックへ接続される特定の信号配線
の長さを延長あるいはその幅を拡張して所定遅延を与え
る信号遅延回路を挿入することにより、前記各回路ブロ
ックへの前記特定の信号間のタイミングのずれをなくす
ようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。本実施
例は、クロック入力をもつフリップフロップなどのブロ
ック回路１〜４に同一のクロック信号が入力されている
。これらクロック信号配線がバッファ回路５．６により
２つに分けられている。一方のバッファ回路５の出力側
に、クロック専用の配線領域を利用してタロツクスキュ
ー防止の為の配線部分８を設けている。これは、ブロッ
ク回路１．２がブロック回路３，４より遅くクロックが
入力するために充分な配線容量をもつように、その配線
部分８の長さが決められる。
例は、クロック入力をもつフリップフロップなどのブロ
ック回路１〜４に同一のクロック信号が入力されている
。これらクロック信号配線がバッファ回路５．６により
２つに分けられている。一方のバッファ回路５の出力側
に、クロック専用の配線領域を利用してタロツクスキュ
ー防止の為の配線部分８を設けている。これは、ブロッ
ク回路１．２がブロック回路３，４より遅くクロックが
入力するために充分な配線容量をもつように、その配線
部分８の長さが決められる。
本実施例では、信号遅延回路をクロック専用の配線領域
に設け、このクロック専用領域はブロックの自動配置配
線時クロック入力配線のブロック配線領域にひかれた部
分を数チャネル分の幅で確保することにより得られる。
に設け、このクロック専用領域はブロックの自動配置配
線時クロック入力配線のブロック配線領域にひかれた部
分を数チャネル分の幅で確保することにより得られる。
このクロック専用配線領域を利用し、クロック入力配線
の長さを遅延し、一方のクロックに遅延を生じさせ、ク
ロックスキューを発生させないようにすることができる
。
の長さを遅延し、一方のクロックに遅延を生じさせ、ク
ロックスキューを発生させないようにすることができる
。
第２図は本発明の別の実施例を示す回路図である。本実
施例は、バッファ回路５の出力段の配線の一部をタロツ
ク専用配線領域を利用してその配線幅を太くしな配線８
′にしたものである。このように配線８′の配線幅を太
くすることにより、配線容量が増え、その配線遅延時間
が増加するので、第１の実施例と同様にクロックスキュ
ーの発生を防止することができる。
施例は、バッファ回路５の出力段の配線の一部をタロツ
ク専用配線領域を利用してその配線幅を太くしな配線８
′にしたものである。このように配線８′の配線幅を太
くすることにより、配線容量が増え、その配線遅延時間
が増加するので、第１の実施例と同様にクロックスキュ
ーの発生を防止することができる。
以上説明したように、本発明は、ブロックの自動配置配
線後クロックスキューの生じる可能性のある回路へのク
ロック入力配線のうち遅延時間を大きくする側の配線経
路を、クロック専用配線領域を利用して長く伸ばしなり
又は配線幅を太くすることにより、配線容量を増してク
ロック入力の遅延時間を増加させ、いくつかのブロック
に入るクロック入力のタイミングをずらしてクロックス
キューを防止することができる。
線後クロックスキューの生じる可能性のある回路へのク
ロック入力配線のうち遅延時間を大きくする側の配線経
路を、クロック専用配線領域を利用して長く伸ばしなり
又は配線幅を太くすることにより、配線容量を増してク
ロック入力の遅延時間を増加させ、いくつかのブロック
に入るクロック入力のタイミングをずらしてクロックス
キューを防止することができる。
第１図、第２図は本発明の第１および第２の実施例を示
した論理回路図、第３図は従来の自動配線をおこなった
論理回路の一例の平面図、第４図は従来のクロックスキ
ューの生じる可能性のある回路例の回路図である。 １〜４・・・クロック入力をもつブロック回路、５．５
’ 、６・・・バッファ回路、７・・・クロック入力信
号、８・・・クロックスキュー防止のための配線、９・
・・タロツク入力配線、１１〜１３・・・内部論理セル
、１４・・・ブロック間配線、１５・・・半導体チップ
、２１〜２４・・・フリップフロップ、２５・・・デー
タ入力信号、２６・・・出力信号。 万１−図
した論理回路図、第３図は従来の自動配線をおこなった
論理回路の一例の平面図、第４図は従来のクロックスキ
ューの生じる可能性のある回路例の回路図である。 １〜４・・・クロック入力をもつブロック回路、５．５
’ 、６・・・バッファ回路、７・・・クロック入力信
号、８・・・クロックスキュー防止のための配線、９・
・・タロツク入力配線、１１〜１３・・・内部論理セル
、１４・・・ブロック間配線、１５・・・半導体チップ
、２１〜２４・・・フリップフロップ、２５・・・デー
タ入力信号、２６・・・出力信号。 万１−図
Claims (1)
- 半導体チップ上の内部領域に複数の回路ブロックを配
列しこれら回路ブロックを相互に接続することにより所
定の論理回路を得る半導体集積回路において、前記各回
路ブロックへ接続される特定の信号配線の長さを延長あ
るいはその幅を拡張して所定遅延を与える信号遅延回路
を挿入することにより、前記各回路ブロックへの前記特
定の信号間のタイミングのずれをなくすようにしたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233629A JPS6387744A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233629A JPS6387744A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387744A true JPS6387744A (ja) | 1988-04-19 |
Family
ID=16958037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233629A Pending JPS6387744A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387744A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254950A (ja) * | 1988-08-19 | 1990-02-23 | Toshiba Corp | クロック供給回路 |
| JPH0353547A (ja) * | 1989-07-21 | 1991-03-07 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPH0376144A (ja) * | 1989-08-18 | 1991-04-02 | Nec Corp | 半導体集積回路 |
| JPH05241789A (ja) * | 1992-02-27 | 1993-09-21 | Sanyo Electric Co Ltd | 算術論理演算ユニット |
| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
| US6574785B1 (en) | 2000-07-07 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Wiring method for semiconductor integrated circuit and computer product using maximum gap between times |
| US8027219B2 (en) | 2005-02-15 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having signal delay controller and methods performed therein |
-
1986
- 1986-09-30 JP JP61233629A patent/JPS6387744A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254950A (ja) * | 1988-08-19 | 1990-02-23 | Toshiba Corp | クロック供給回路 |
| JPH0353547A (ja) * | 1989-07-21 | 1991-03-07 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPH0376144A (ja) * | 1989-08-18 | 1991-04-02 | Nec Corp | 半導体集積回路 |
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| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
| US6574785B1 (en) | 2000-07-07 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Wiring method for semiconductor integrated circuit and computer product using maximum gap between times |
| US8027219B2 (en) | 2005-02-15 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having signal delay controller and methods performed therein |
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