JPH05241789A - 算術論理演算ユニット - Google Patents
算術論理演算ユニットInfo
- Publication number
- JPH05241789A JPH05241789A JP4041196A JP4119692A JPH05241789A JP H05241789 A JPH05241789 A JP H05241789A JP 4041196 A JP4041196 A JP 4041196A JP 4119692 A JP4119692 A JP 4119692A JP H05241789 A JPH05241789 A JP H05241789A
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- JP
- Japan
- Prior art keywords
- latch
- alu
- latch clock
- bit side
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 各ビット毎にデータ入力用のラッチ回路を備
え、加算あるいは乗算等のキャリーアップ信号が発生す
る演算機能を有する算術論理演算ユニットにおいて、多
ビット化した場合でも、消費電流の増加等を伴うことな
く高速な演算処理を可能にする。 【構成】 ＡＬＵへのデータ入力用ラッチ回路に供給す
るラッチクロックφLを下位ビット側と上位ビット側と
で負荷的に分離する。すなわち、下位ビット０〜ｍにつ
いては、第１のバッファ回路Ｂｕｆｆ.１でドライブ
し、上位ビットｍ＋１〜ｎについては、第２のバッファ
回路Ｂｕｆｆ.２でドライブするようにしている。
え、加算あるいは乗算等のキャリーアップ信号が発生す
る演算機能を有する算術論理演算ユニットにおいて、多
ビット化した場合でも、消費電流の増加等を伴うことな
く高速な演算処理を可能にする。 【構成】 ＡＬＵへのデータ入力用ラッチ回路に供給す
るラッチクロックφLを下位ビット側と上位ビット側と
で負荷的に分離する。すなわち、下位ビット０〜ｍにつ
いては、第１のバッファ回路Ｂｕｆｆ.１でドライブ
し、上位ビットｍ＋１〜ｎについては、第２のバッファ
回路Ｂｕｆｆ.２でドライブするようにしている。
Description
【０００１】
【産業上の利用分野】本発明は算術論理演算ユニットに
関し、特にキャリーアップ信号の発生する演算処理速度
の高速化に関する。
関し、特にキャリーアップ信号の発生する演算処理速度
の高速化に関する。
【０００２】
【従来の技術】算術論理演算ユニット（ＡＬＵ）は、Ｃ
ＰＵが命令を実行するうえで必要とする各種の論理演算
を行う部分であり、マイクロコンピュ−タあるいはデジ
タルシグナルプロセッサ−等に内蔵化される。このＡＬ
Ｕで実行される演算には、一般に加算、乗算、減算、論
理積、論理和、比較等の論理演算が含まれる。
ＰＵが命令を実行するうえで必要とする各種の論理演算
を行う部分であり、マイクロコンピュ−タあるいはデジ
タルシグナルプロセッサ−等に内蔵化される。このＡＬ
Ｕで実行される演算には、一般に加算、乗算、減算、論
理積、論理和、比較等の論理演算が含まれる。
【０００３】図２は、従来例に係るＡＬＵ及びその周辺
を示す回路ブロック図である。図に示されるように、Ａ
ＬＵはビット０からビットｎまでの複数個のＡＬＵ機能
ブロックを、下位ビットのキャリーアップ信号を次の上
位ビットに入力する形で、並列に接続して構成される。
そして、バスラインＢＵＳ０〜ｎのデータをある一定の
タイミングでＡＬＵに入力するために、ＡＬＵのビット
毎にデータ入力用のラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎが
設けられている。そして、ラッチ回路の開閉を制御する
ためのラッチクロックφLが各ラッチ回路に共通に供給
されている。
を示す回路ブロック図である。図に示されるように、Ａ
ＬＵはビット０からビットｎまでの複数個のＡＬＵ機能
ブロックを、下位ビットのキャリーアップ信号を次の上
位ビットに入力する形で、並列に接続して構成される。
そして、バスラインＢＵＳ０〜ｎのデータをある一定の
タイミングでＡＬＵに入力するために、ＡＬＵのビット
毎にデータ入力用のラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎが
設けられている。そして、ラッチ回路の開閉を制御する
ためのラッチクロックφLが各ラッチ回路に共通に供給
されている。
【０００４】この種のＡＬＵにおいて、演算速度を向上
するためにはラッチクロックφLの立ち上がりを高速化
し、バスラインＢＵＳ０〜ｎのデータを迅速にＡＬＵに
入力する必要がある。しかし、近年開発されたデジタル
シグナルプロセッサ−においては、ＡＬＵのビット数
が、例えば３２ビットと多ビット化されており、クロッ
ク信号ラインの負荷が従来のＡＬＵに比べて非常に大き
いために、ラッチクロックφLの立ち上がり速度が遅く
なっている。これに対して、クロック信号ラインをドラ
イブするバッファ回路Ｂｕｆｆ.の出力インピーダンス
を低くすることが考えられるが、消費電流の増加やチッ
プサイズの増大等の弊害があった。
するためにはラッチクロックφLの立ち上がりを高速化
し、バスラインＢＵＳ０〜ｎのデータを迅速にＡＬＵに
入力する必要がある。しかし、近年開発されたデジタル
シグナルプロセッサ−においては、ＡＬＵのビット数
が、例えば３２ビットと多ビット化されており、クロッ
ク信号ラインの負荷が従来のＡＬＵに比べて非常に大き
いために、ラッチクロックφLの立ち上がり速度が遅く
なっている。これに対して、クロック信号ラインをドラ
イブするバッファ回路Ｂｕｆｆ.の出力インピーダンス
を低くすることが考えられるが、消費電流の増加やチッ
プサイズの増大等の弊害があった。
【０００５】
【発明が解決しようとする課題】本発明は、上述の如
く、従来例の回路構成にあってはＡＬＵを多ビット化し
た場合に、ラッチクロックφLの立ち上がりを高速化
し、演算速度を向上するのが困難であるという課題に鑑
みてなされたものであり、特に加算、乗算等のキャリー
アップ信号が生じる演算モードに着目して、ＡＬＵの演
算速度の向上を図ることを目的としている。
く、従来例の回路構成にあってはＡＬＵを多ビット化し
た場合に、ラッチクロックφLの立ち上がりを高速化
し、演算速度を向上するのが困難であるという課題に鑑
みてなされたものであり、特に加算、乗算等のキャリー
アップ信号が生じる演算モードに着目して、ＡＬＵの演
算速度の向上を図ることを目的としている。
【０００６】
【課題を解決するための手段】本発明は、各ビット毎に
デ−タ入力用のラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを備え
たＡＬＵにおいて、該ラッチ回路に供給されるラッチク
ロックφL を下位ビット側と上位ビット側とで負荷的に
分離したことを主たる特徴としている。すなわち、下位
ビット０〜ｍのラッチ回路Ｌａｔ.０〜Ｌａｔ.ｍに供給
するラッチクロックφL については、第１のバッファ回
路Ｂｕｆｆ.１によってドライブし、上位ビットｍ＋１
〜ｎのラッチ回路Ｌａｔ.ｍ＋１〜Ｌａｔ.ｎに供給する
ラッチクロックφLについては、第２のバッファ回路Ｂ
ｕｆｆ.２でドライブするようにしたものである。
デ−タ入力用のラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを備え
たＡＬＵにおいて、該ラッチ回路に供給されるラッチク
ロックφL を下位ビット側と上位ビット側とで負荷的に
分離したことを主たる特徴としている。すなわち、下位
ビット０〜ｍのラッチ回路Ｌａｔ.０〜Ｌａｔ.ｍに供給
するラッチクロックφL については、第１のバッファ回
路Ｂｕｆｆ.１によってドライブし、上位ビットｍ＋１
〜ｎのラッチ回路Ｌａｔ.ｍ＋１〜Ｌａｔ.ｎに供給する
ラッチクロックφLについては、第２のバッファ回路Ｂ
ｕｆｆ.２でドライブするようにしたものである。
【０００７】
【作用】ＡＬＵの加算、乗算等のキャリーアップ信号が
生じる演算モードにおいては、下位ビットの演算結果を
受けて、より上位ビットへキャリ−アップ信号が伝達さ
れて上位ビットの演算処理がなされる。したがって、下
位ビット側のデータを早く確定することにより、ＡＬＵ
全体の演算速度を上げることができる。上述の手段によ
れば、ラッチ回路に供給されるラッチクロックφL を下
位ビット側と上位ビット側とで分離しているので、下位
ビット０〜ｍにおいては、ラッチクロックφL が高速に
立ち上がり、演算速度を向上できる。
生じる演算モードにおいては、下位ビットの演算結果を
受けて、より上位ビットへキャリ−アップ信号が伝達さ
れて上位ビットの演算処理がなされる。したがって、下
位ビット側のデータを早く確定することにより、ＡＬＵ
全体の演算速度を上げることができる。上述の手段によ
れば、ラッチ回路に供給されるラッチクロックφL を下
位ビット側と上位ビット側とで分離しているので、下位
ビット０〜ｍにおいては、ラッチクロックφL が高速に
立ち上がり、演算速度を向上できる。
【０００８】しかも、例えば３２ビット幅のＡＬＵであ
れば、下位ビットの４ビット（ｍ＝４）程度のラッチク
ロックφLを高速化すれば十分であるので、バッファ回
路としても小さいもので足りる。したがって、本発明の
適用によって消費電流の増加やチップサイズの増大を招
くことがないものである。
れば、下位ビットの４ビット（ｍ＝４）程度のラッチク
ロックφLを高速化すれば十分であるので、バッファ回
路としても小さいもので足りる。したがって、本発明の
適用によって消費電流の増加やチップサイズの増大を招
くことがないものである。
【０００９】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は、本考案の実施例に係る算術論理演算ユニ
ットを示す回路ブロック図である。同図に示されるよう
に、ＡＬＵはビット０からビットｎまでの複数個のＡＬ
Ｕ機能ブロックを、下位ビットのキャリーアップ信号を
次の上位ビットに入力する形で、並列に接続して構成さ
れる。そして、バスラインＢＵＳ０〜ｎのデータをある
一定のタイミングでＡＬＵに入力するために、ＡＬＵの
ビット毎にデータ入力用のラッチ回路Ｌａｔ.０〜Ｌａ
ｔ.ｎが設けられている。
する。図１は、本考案の実施例に係る算術論理演算ユニ
ットを示す回路ブロック図である。同図に示されるよう
に、ＡＬＵはビット０からビットｎまでの複数個のＡＬ
Ｕ機能ブロックを、下位ビットのキャリーアップ信号を
次の上位ビットに入力する形で、並列に接続して構成さ
れる。そして、バスラインＢＵＳ０〜ｎのデータをある
一定のタイミングでＡＬＵに入力するために、ＡＬＵの
ビット毎にデータ入力用のラッチ回路Ｌａｔ.０〜Ｌａ
ｔ.ｎが設けられている。
【００１０】ＡＬＵは、ＣＰＵの発する命令に従って、
加算、乗算、減算、論理積、論理和あるいは比較等の演
算モードに選択的に入り、バスラインＢＵＳ０〜ｎから
ラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを介して取り込んだデ
ータを演算処理する。本発明は、ラッチ回路の開閉を制
御するためのラッチクロックφLの供給方式に特徴を有
するものである。すなわち、従来例にあっては、ラッチ
クロックφLは一つのバッファ回路Ｂｕｆｆ．によって
ドライブされ、各ラッチ回路に共通に供給されていたの
に対して、本発明においては、第１，第２のバッファＢ
ｕｆｆ.１，Ｂｕｆｆ.２を備えることによって、下位ビ
ット０〜ｍと上位ビットｍ＋１〜ｎのラッチクロックφ
Lを負荷的に分離することにより、下位ビット０〜ｍの
負荷を軽減させた点を特徴としている。
加算、乗算、減算、論理積、論理和あるいは比較等の演
算モードに選択的に入り、バスラインＢＵＳ０〜ｎから
ラッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを介して取り込んだデ
ータを演算処理する。本発明は、ラッチ回路の開閉を制
御するためのラッチクロックφLの供給方式に特徴を有
するものである。すなわち、従来例にあっては、ラッチ
クロックφLは一つのバッファ回路Ｂｕｆｆ．によって
ドライブされ、各ラッチ回路に共通に供給されていたの
に対して、本発明においては、第１，第２のバッファＢ
ｕｆｆ.１，Ｂｕｆｆ.２を備えることによって、下位ビ
ット０〜ｍと上位ビットｍ＋１〜ｎのラッチクロックφ
Lを負荷的に分離することにより、下位ビット０〜ｍの
負荷を軽減させた点を特徴としている。
【００１１】これにより、例えば３２ビット幅のＡＬＵ
に適用した場合、下位ビットの４ビット程度のラッチク
ロックφLの立ち上がりを高速化し、キャリ−の伝搬を
含むビット０〜４の演算速度を上げることによって、Ａ
ＬＵ全体の演算速度を向上できるのである。また、バッ
ファ回路Ｂｕｆｆ.１ およびＢｕｆｆ.２は例えばイン
バータ回路二個を縦列に接続することによって構成する
ことができるが、下位ビット０〜４のラッチクロックφ
Lをドライブする第１のバッファ回路Ｂｕｆｆ.１につい
ては小さいもので足りる。また、第２のバッファ回路Ｂ
ｕｆｆ.２についても従来のバッファと同程度の大きさ
でよい。したがって、本発明の適用によって消費電流の
増加やチップサイズの増大を招くおそれはないものであ
る。
に適用した場合、下位ビットの４ビット程度のラッチク
ロックφLの立ち上がりを高速化し、キャリ−の伝搬を
含むビット０〜４の演算速度を上げることによって、Ａ
ＬＵ全体の演算速度を向上できるのである。また、バッ
ファ回路Ｂｕｆｆ.１ およびＢｕｆｆ.２は例えばイン
バータ回路二個を縦列に接続することによって構成する
ことができるが、下位ビット０〜４のラッチクロックφ
Lをドライブする第１のバッファ回路Ｂｕｆｆ.１につい
ては小さいもので足りる。また、第２のバッファ回路Ｂ
ｕｆｆ.２についても従来のバッファと同程度の大きさ
でよい。したがって、本発明の適用によって消費電流の
増加やチップサイズの増大を招くおそれはないものであ
る。
【００１２】なお、上述の説明においては上位ビット側
と下位ビット側とにラッチクロックφLを二分割したも
のを示したが、ＡＬＵのビット幅によっては、三分割以
上に分割することによって、さらに演算速度を向上でき
る。
と下位ビット側とにラッチクロックφLを二分割したも
のを示したが、ＡＬＵのビット幅によっては、三分割以
上に分割することによって、さらに演算速度を向上でき
る。
【００１３】
【発明の効果】以上説明したように、本発明の算術演算
論理ユニットによれば、各ビット毎にデ−タ入力用のラ
ッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを備えたＡＬＵにおい
て、該ラッチ回路に供給されるラッチクロックφL を下
位ビット側と上位ビット側とで分離することによって、
下位ビット０〜ｍのラッチ回路Ｌａｔ.０〜Ｌａｔ.ｍに
供給するラッチクロックφL の立ち上がりを高速化して
いるので、ＡＬＵの加算、乗算等のキャリーアップ信号
が生じる演算モードにおける演算速度が向上する効果を
有する。
論理ユニットによれば、各ビット毎にデ−タ入力用のラ
ッチ回路Ｌａｔ.０〜Ｌａｔ.ｎを備えたＡＬＵにおい
て、該ラッチ回路に供給されるラッチクロックφL を下
位ビット側と上位ビット側とで分離することによって、
下位ビット０〜ｍのラッチ回路Ｌａｔ.０〜Ｌａｔ.ｍに
供給するラッチクロックφL の立ち上がりを高速化して
いるので、ＡＬＵの加算、乗算等のキャリーアップ信号
が生じる演算モードにおける演算速度が向上する効果を
有する。
【００１４】さらに、本発明によれば下位ビットの数ビ
ットについて分離すれば十分な効果を得ることができる
ので、バッファ回路Ｂｕｆｆ.１は小さいもので足り、
消費電流の増加やチップサイズの増大を招くことがない
という利点も有している。
ットについて分離すれば十分な効果を得ることができる
ので、バッファ回路Ｂｕｆｆ.１は小さいもので足り、
消費電流の増加やチップサイズの増大を招くことがない
という利点も有している。
【図１】本発明の実施例に係る算術演算論理ユニットを
示す回路ブロック図である。
示す回路ブロック図である。
【図２】従来例に係る算術演算論理ユニットを示す回路
ブロック図である。
ブロック図である。
ＢＵＳ０〜ｎ ：バスライン Ｌａｔ.０〜ｎ ：ラッチ回路 φP ：ラッチクロック Ｂｕｆｆ.１ ：第１のバッファ回路 Ｂｕｆｆ.２ ：第２のバッファ回路
Claims (2)
- 【請求項１】 各ビット毎にデ−タ入力用のラッチ回路
を備え、加算あるいは乗算等のキャリーアップ信号が発
生する演算機能を有する算術論理演算ユニットにおい
て、該ラッチ回路に供給されるラッチクロックを下位ビ
ット側と上位ビット側とで負荷的に分離する手段を備え
ることにより、該下位ビット側の負荷を軽減し、下位ビ
ット側のラッチクロックの立ち上がりを高速化したこと
を特徴とする算術論理演算ユニット。 - 【請求項２】 前記ラッチクロックを下位ビット側と上
位ビット側とで負荷的に分離する手段がインバータ回路
からなることを特徴とする請求項１記載の算術論理演算
ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041196A JPH05241789A (ja) | 1992-02-27 | 1992-02-27 | 算術論理演算ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041196A JPH05241789A (ja) | 1992-02-27 | 1992-02-27 | 算術論理演算ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241789A true JPH05241789A (ja) | 1993-09-21 |
Family
ID=12601671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041196A Pending JPH05241789A (ja) | 1992-02-27 | 1992-02-27 | 算術論理演算ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241789A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
| JPH0210998A (ja) * | 1988-06-28 | 1990-01-16 | Fujitsu Ltd | エラスティックメモリ機能を付加した広帯域用回路 |
| JPH02240712A (ja) * | 1989-03-15 | 1990-09-25 | Toshiba Corp | プロセッサのクロック信号供給回路 |
| JPH0340027A (ja) * | 1989-07-06 | 1991-02-20 | Matsushita Electric Ind Co Ltd | ディジタル同期演算回路 |
-
1992
- 1992-02-27 JP JP4041196A patent/JPH05241789A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
| JPH0210998A (ja) * | 1988-06-28 | 1990-01-16 | Fujitsu Ltd | エラスティックメモリ機能を付加した広帯域用回路 |
| JPH02240712A (ja) * | 1989-03-15 | 1990-09-25 | Toshiba Corp | プロセッサのクロック信号供給回路 |
| JPH0340027A (ja) * | 1989-07-06 | 1991-02-20 | Matsushita Electric Ind Co Ltd | ディジタル同期演算回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A02 | Decision of refusal |
Effective date: 20050726 Free format text: JAPANESE INTERMEDIATE CODE: A02 |