JPH065705A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】ゲートアレイを代表とする自動配線を用いたＬ
ＳＩにおいて、配線容量や配線抵抗等による伝搬遅延時
間の見積り誤差による、フリップフロップのシフトレジ
スタの構成回路の誤動作を防止すること。 【構成】後段のフリップフロップ３のクロック線との分
岐点ａよりも出力端ｄの位置から遠ざけて前段のフリッ
プフロップ２の分岐点ｂを作る。すなわち、分岐点ｂは
分岐点ａを介する。これにより、入力端ｆ，ｇとでは、
入力端ｆの方が伝搬遅延時間は遅れ、正常動作をする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特にゲートアレイ，スタンダードセルを代表とする自動
で論理ブロックをチップ上に配置し、自動で論理ブロッ
ク間を配線した半導体集積回路に関する。

【０００２】

【従来の技術】従来のフリップフロップのシフトレジス
タ構成回路は、自動でチップ上に配置し、自動でフリッ
プフロップ間を配線する。

【０００３】図５は従来のシフトレジスタを示す回路ブ
ロック図である。図５において、３段のフリップフロッ
プ５，６，７があり、前段のＱ出力端は次段のＤ入力端
ｍ，ｎにそれぞれ接続されている。バッファ３０の出力
端ｄは配線分岐により、各フリップフロップ５，６，７
のクロック入力端ｊ，ｋ，ｌに配線される。

【０００４】図６は図５に示したシフトレジスタの回路
を半導体集積回路チップに配置したチップ平面を示す平
面図である。図６において、本チップ平面８には、バッ
ファ３０に一番近い配線はフリップフロップ５，その次
がフリップフロップ７，その次がフリップフロップ６と
なっている。

【０００５】図７は図６のシフトレジスタの回路構成の
各部の動作波形を示すタイミング図である。図７におい
て、バッファ３０の出力端ｄ，フリップフロップ５のク
ロック入力端ｊ，フリップフロップ６のＤ入力端ｍ，フ
リップフロップ６のクロック入力端ｋ，フリップフロッ
プ７のＤ入力端ｎの各波形が示されている。図７中の矢
印は、因果関係を示している。

【０００６】図５乃至図７に示すように、バッファ３０
の出力端ｄから出力さるクロック線は、各々のフリップ
フロップのクロック入力端までの相対的な伝搬遅延時間
を考慮しないで配線していた。

【０００７】

【発明が解決しようとする課題】従来の図６のようなチ
ップレイアウトでは、フリップフロップ６のクロック線
が長くなる影響と、フリップフロップ７のクロック入力
容量の影響とで、フリップフロップ６のクロック入力端
ｋへ伝搬される信号が極めて遅くなり、フリップフロッ
プ６のデータ（Ｄ）入力端ｍの信号が、そのクロック入
力端ｋの信号よりも速く伝搬され、正常な動作をしない
という問題点があった。

【０００８】また図８のように、たとえばフリップフロ
ップ２９のＤ入力とＣ入力間のホールドタイムに余裕を
持たせるために、あらかじめ遅延回路２０を一様に挿入
しておくと、この遅延回路２０が必要でなかった部分も
入ってしまい、実質的にむだなセルとなり、使用セル数
の増大につながるという問題点があった。フリップフロ
ップ２９とフリップフロップ１７との間の遅延回路２１
にも、同様な問題点があった。

【０００９】本発明の目的は、前記問題点を解決し、正
確に動作しかつ使用セル数が増大しないようにした半導
体集積回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の構成は、半導体
集積回路チップ上に、多数のフリップフロップからなる
シフトレジスタを配置し、前記多数のフリップフロップ
のそれぞれのクロック入力端に、クロック線を分岐して
配線した半導体集積回路において、前記多数のフリップ
フロップのうち後段のフリップフロップのクロック入力
端のクロックタイミングを、前段のフリップフロップの
クロック入力端のクロックタイミングよりも速めるよう
に、前記クロック線を配線していることを特徴とする。

【００１１】

【実施例】図１は本発明の一実施例の半導体集積回路で
使用されるシフトレジスタ（フリップフロップ列）の回
路を示すブロック図、図２は図１の回路のチップ上への
セル群のレイアウト平面を示す平面図である。図３は図
２の各部の波形を示すタイミング図である。

【００１２】図１から図３を用いて、本実施例を説明す
る。まず図１に示すシフトレジスタ構成回路のとおり、
フリップフロップ１，フリップフロップ２，フリップフ
ロップ３のようにクロックラインを定める。即ち、中段
のフリップフロップ２のクロック信号が入力される分岐
点ｂは、必ず前段のフリップフロップ３の分岐点ａより
も、出力端ｄから遠い位置に接続させるようにする。こ
のように、後段のフリップフロップ３のクロック線との
分岐点ａよりも、分岐点ｄの位置から遠ざけて、前段の
フリップフロップ２の分岐点ｂを作る。すなわち、分岐
点ｂは分岐点ａを介する。これにより、クロック入力端
ｆ，ｇとでは、クロック入力端ｆの方が出力端ｄからの
伝搬遅延時間は遅れるため、正常動作をする。

【００１３】図２は図１のシフトレジスタ構成の回路を
チップ上にレイアウトした平面図である。図２において
フリップフロップ２のクロック入力とフリップフロップ
３のクロック入力を比較すると、フリップフロップ２の
クロック入力は、フリップフロップ３のクロック入力容
量と、その間の配線容量とが加味されるため、フリップ
フロップ３のクロック入力よりもタイミングが遅くな
る。

【００１４】図３に示すとおり、フリップフロップ３の
クロック入力端８と、フリップフロップ２のクロック入
力端ｆとは、入力端ｇの方が速く伝搬されることによ
り、正常な動作をする。

【００１５】本実施例によるレイアウトによれば、半導
体集積回路チップにシフトレジスタを構成しているフリ
ップフロップを配置し、その間を配線し、クロック線を
引く際、後段のフリップフロップのクロック入力のタイ
ミングを前段のフリップフロップのクロック入力のタイ
ミングよりも速めることを特徴とする。

【００１６】本実施例は、３ビットのフリップフロップ
を用いて説明したが、３つ以上のシフトレジスタ構成で
あれば、クロック配線の入力順序が本実施例で説明した
内容を満たすものであればよいことはいうまでもない。

【００１７】また、図４のように、バッファ１９の出力
のクロック線を１度フリップフロップ１２の中に引き入
れ、その出力を前段のフリップフロップ１１のクロック
として用いても実現可能である。

【００１８】

【発明の効果】以上説明したように、本発明は、シフト
レジスタ構成の回路を配線の負荷容量を考慮しなくとも
設計できるので、冗長的に遅延時間を見積もることはな
く、論理設計が容易に行え、特にゲートアレイを代表と
する自動配置線を用いたＬＳＩにおいて、配線容量や配
線抵抗等による伝搬遅延時間の見積り誤差による誤動作
を防止するという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のシフトレジスタの構成回路
を示すブロック図である。

【図２】図１で示したシフトレジスタの回路を半導体集
積回路のチップにレイアウトした平面図である。

【図３】図２に示したシフトレジスタ回路のタイミング
図である。

【図４】本発明の他の実施例のシフトレジスタの構成回
路を示すブロック図である。

【図５】従来のシフトレジスタの構成回路を示すブロッ
ク図である。

【図６】図５で示したシフトレジスタの回路を半導体集
積回路のチップにレイアウトした平面図である。

【図７】図６で示したシフトレジスタの回路のタイミン
グ図である。

【図８】従来のシフトレジスタの対策例を示すブロック
図である。

【符号の説明】

１，２，３，５，６，７，１１，１２，１５，１７，２
０，２９ Ｄ型フリップフロップ ４，８ チップ平面 ９，３０ バッファ ａ，ｂ 分岐点 ｅ，ｆ，ｇ，ｊ，ｋ，ｌ クロック入力端 ｈ，ｉ，ｍ，ｎ Ｄ入力端

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路チップ上に、多数のフリ
   ップフロップからなるシフトレジスタを配置し、前記多
   数のフリップフロップのそれぞれのクロック入力端に、
   クロック線を分岐して配線した半導体集積回路におい
   て、前記多数のフリップフロップのうち後段のフリップ
   フロップのクロック入力端のクロックタイミングを、前
   段のフリップフロップのクロック入力端のクロックタイ
   ミングよりも速めるように、前記クロック線を配線して
   いることを特徴とする半導体集積回路。
2. 【請求項２】 クロック線を後段のフリップフロップの
   クロック入力端に接続し、この入力端から前段のフリッ
   プフロップのクロック入力端に接続した請求項１に記載
   の半導体集積回路。