JP2000250963A - 半導体集積回路のクロック信号供給経路及びその配線配置方法 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩ内のクロック入力素子に対するクロック
パスの設計に際してクロック伝搬遅延差を許容範囲にす
るように処理する際、設計の容易化を図る。 【解決手段】ロジックＬＳＩのクロックパスの配線配置
設計に際して、各素子の接続情報と各素子の配置あるい
は配線配置の結果から各パスの遅延時間を求めてスラッ
クを算出する第１ステップと、算出したスラックに応じ
た各クロック入力素子毎にパスのクロック伝搬遅延差の
許容範囲を決定する第２ステップと、決定した各クロッ
ク入力素子のクロック伝搬遅延差の許容範囲の情報を用
い、各クロック入力素子のクロック伝搬遅延差を許容範
囲に収めるためのクロックバッファ素子の挿入・配置お
よびクロック配線を行う第３ステップとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
クロック信号供給経路の配線配置方法およびそれを適用
したクロック信号供給経路に関するもので、例えばロジ
ックＬＳＩに使用されるものである。

【０００２】

【従来の技術】一般に、ロジックＬＳＩにおいて、クロ
ック供給素子からクロックバッファ素子を介してクロッ
ク入力素子にクロック信号を供給する経路は、クロック
供給素子からクロックバッファ素子までのクロック伝搬
遅延およびクロックバッファ素子から次のクロックバッ
ファ素子までのクロック伝搬遅延は、これらの素子の端
子容量や素子間の配線の容量（配線の長さに比例する容
量）を含む負荷容量が大きくなるにつれて大きくなる。
また、上記配線の距離が長くなるにつれて、配線抵抗が
大きくなり、クロック伝搬遅延が大きくなる。

【０００３】従来、ロジックＬＳＩの配線配置設計に際
して、クロック信号により制御されるクロック入力素子
（例えばフリップフロップ回路）に対するクロック信号
供給経路を設計する場合には、各クロック入力素子間を
伝搬する信号（クロック信号により制御される信号）の
経路（パス）の遅延時間に関係なく（遅延時間を考慮す
ることなく）、クロック信号がクロック供給素子から各
クロック入力素子に伝搬する時間の差（クロック伝搬遅
延差）を一律な許容範囲に収めるように設計処理してい
る。

【０００４】図８は、ロジックＬＳＩにおけるパスおよ
びクロック入力素子の基本構成を示す回路図である。

【０００５】図８において、８０はパス、８１はパス始
点側のクロック入力素子、８２はパス終点側のクロック
入力素子、S-clock はクロック供給素子（図示せず）か
ら前記パス始点側のクロック入力素子８１に入力するク
ロック信号、E-clock はクロック供給素子（図示せず）
前記パス終点側のクロック入力素子８２に入力するクロ
ック信号である。

【０００６】図８に示すパスのクロック伝搬遅延差を許
容範囲にするように処理する具体例としては、クロック
供給素子から各クロック入力素子８１、８２までの間に
クロックバッファ素子を挿入する手法、さらには、挿入
したクロックバッファ素子と各クロック入力素子８１、
８２との間を配線する手法を採用している。

【０００７】図９は、図８に示すクロック信号供給経路
を従来の配線手法により設計した場合にクロック伝搬遅
延差の許容範囲内で得られた最も差が大きい時のパスの
遅延を説明するために示すタイミング図である。

【０００８】図９において、S-clock はパス始点側のク
ロック入力素子８１に入力されるクロック信号、E-cloc
k はパス終点側のクロック素子８２に入力されるクロッ
ク信号、start はパス始点側のクロック入力素子８１の
出力信号、end はパス終点側のクロック素子８２の入力
信号である。また、S-clock 中の破線９０はパス終点側
のクロック入力素子８２に入力するクロック信号E-cloc
k に対してクロック伝搬遅延差が発生しない場合のパス
始点側のクロック入力素子８１に入力するクロック信号
の波形であるが、実際はS-clock の実線で示すような遅
延が起こる。

【０００９】そして、上記したような従来のクロック信
号供給経路の配線手法には、以下に述べるような問題が
生じる。

【００１０】（１）パス始点側のクロック入力素子に入
力するクロック信号がパス終点側のクロック入力素子に
入力するクロック信号と比較して、従来技術で規定され
ているクロック伝搬遅延差の許容範囲以上遅れることを
許さない。

【００１１】この場合、パスの遅延時間とパスが回路と
して守らなければならない最大遅延時間の差（スラッ
ク）を考慮すると、さらにスラック分のクロック伝搬遅
延差が発生するような遅れであったとしても、回路は正
常に動作する。

【００１２】このように従来のクロック伝搬遅延差の許
容範囲に収める処理は、スラックがクロック伝搬遅延差
の許容範囲に反映されないので、正常に動作するクロッ
ク伝搬遅延差の許容範囲よりも小さい範囲に収めようと
するので、設計の難度が増加する。

【００１３】（２）各パスにおいて、回路として守らな
ければならない最大遅延時間を変更できないので、タイ
ミング違反に対する配慮を行うことができない。

【００１４】（３）クロック伝搬遅延差の許容範囲に収
めるためにクロック供給素子から各クロック入力素子ま
での間にクロックバッファ素子を挿入する処理は、上記
したように正常に動作するクロック伝搬遅延差の許容範
囲よりも小さい範囲に収めようとするので、駆動力が必
要以上に大きいクロックバッファ素子を使用することに
なり、ＬＳＩのチップ面積、消費電力の増加を招く。

【００１５】（４）クロック伝搬遅延差の許容範囲に収
めるために挿入したクロックバッファ素子と各クロック
入力素子とを配線する処理は、クロック伝搬遅延差の許
容範囲が大きいクロック入力素子に接続するクロック配
線処理が先に行われる可能性がある。これにより、クロ
ック伝搬遅延差の許容範囲が小さいクロック入力素子に
接続するクロック配線処理は既に配置されたクロック配
線を迂回することになり、クロック入力素子のクロック
伝搬遅延差が許容範囲に収まらなくなる。

【００１６】

【発明が解決しようとする課題】従来のロジックＬＳＩ
のクロック信号供給経路の配線配置方法は、設計の難度
が増加し、タイミング違反に対する配慮を行うことがで
きず、チップ面積、消費電力の増加を招き、挿入したク
ロックバッファ素子とクロック入力素子との配線処理に
際してクロック入力素子のクロック伝搬遅延差が許容範
囲に収まらなくなるなどの問題があった。

【００１７】本発明は上記の問題点を解決すべくなされ
たもので、半導体集積回路内のクロック入力素子に対す
るクロック信号供給経路の設計に際して、クロック供給
素子から各クロック入力素子に伝搬する時間の差（クロ
ック伝搬遅延差）を許容範囲にするように処理する際、
設計の容易化を図り、タイミング違反に対する配慮が可
能になり、チップ面積、消費電力の増加を抑制し得る半
導体集積回路のクロック信号供給経路の配線配置方法を
提供することを目的とする。

【００１８】また、本発明は、半導体集積回路内のクロ
ック信号の１周期の時間よりも大きいクロック伝搬時間
を有するパスに対しても、タイミング違反を解消し得る
半導体集積回路のクロック信号供給経路を提供すること
を目的とする。

【００１９】

【課題を解決するための手段】本発明に係る第１の半導
体集積回路のクロック信号供給経路の配線配置方法は、
半導体集積回路のクロック信号供給経路の配線配置設計
に際して、半導体集積回路内のクロック供給素子から複
数のクロック入力素子までの間にクロックバッファ素子
を挿入・配置し、前記クロックバッファ素子と各クロッ
ク入力素子とを配線接続し、前記クロック供給素子から
各クロック入力素子にクロック信号が伝搬する時間の差
を許容範囲に収める方法において、前記半導体集積回路
の各クロック入力素子の接続情報と各クロック入力素子
の配置あるいは配線配置の結果から各パスの遅延時間を
求めて最大遅延時間の差を算出する第１ステップと、前
記第１ステップで算出した前記最大遅延時間の差に応じ
た各クロック入力素子毎にパスの前記クロック信号が伝
搬する時間の差の許容範囲を決定する第２ステップと、
前記第２ステップで決定した各クロック入力素子のクロ
ック信号が伝搬する時間の差の許容範囲の情報を用い、
各クロック入力素子のクロック信号が伝搬する時間の差
を許容範囲に収めるためのクロックバッファ素子の挿入
・配置およびクロック入力素子とクロックバッファ素子
との間のクロック配線を行う第３ステップとを具備する
ことを特徴とする。

【００２０】また、本発明に係る第２の半導体集積回路
のクロック信号供給経路の配線配置方法は、前記第１の
半導体集積回路のクロック信号供給経路の配線配置方法
において、前記第２ステップで決定したクロック信号が
伝搬する時間の差の許容範囲が小さいパスに接続される
クロック入力素子に対して、前記クロック供給素子との
接続の間に前記クロックバッファ素子の挿入・配置を行
う処理および前記クロックバッファ素子との配線を行う
処理を優先して行うことを特徴とする。

【００２１】また、本発明に係る第３の半導体集積回路
のクロック信号供給経路の配線配置方法は、前記第１の
半導体集積回路のクロック信号供給経路の配線配置方法
において、前記第２ステップで決定したクロック信号が
伝搬する時間の差の許容範囲が小さいパスに接続される
クロック入力素子は、そのパスの始点側のクロック入力
素子および終点側のクロック入力素子を同じクロックバ
ッファ素子に接続するクロック入力素子のグループとす
ることを特徴とする。

【００２２】また、本発明に係る第４の半導体集積回路
のクロック信号供給経路の配線配置方法は、前記第１の
半導体集積回路のクロック信号供給経路の配線配置方法
において、前記第２ステップで決定したクロック信号が
伝搬する時間の差の許容範囲が大きいパスに接続される
クロック入力素子に接続するクロックバッファ素子は、
前記クロック伝搬遅延差の許容範囲が小さいパスに接続
されるクロック入力素子に接続するクロックバッファ素
子よりも駆動力の小さいクロックバッファ素子を使用す
ることを特徴とする。

【００２３】また、本発明に係る第５の半導体集積回路
のクロック信号供給経路の配線配置方法は、前記第１の
半導体集積回路のクロック信号供給経路の配線配置方法
において、前記第１ステップで求めた最大遅延時間の差
がタイミング違反を起こすパスに対して、前記第２ステ
ップで決定したクロック伝播時間の許容範囲において故
意にクロック信号が伝搬する時間の差を設けることによ
り前記タイミング違反を解消することを特徴とするま
た、本発明に係る第６の半導体集積回路のクロック信号
供給経路の配線配置方法は、前記第１の半導体集積回路
のクロック信号供給経路の配線配置方法において、前記
第１ステップで求めたパスのクロック伝搬遅延時間がホ
ールド違反を生じる時に、違反を起こす関係にあるクロ
ック入力素子を同じクロックバッファ素子に接続するク
ロック入力素子のグループとし、これらのクロック入力
素子が接続されるパスの終点側のクロック入力素子より
も始点側のクロック入力素子のクロック伝搬時間を遅ら
せてホールド違反を解消することを特徴とする。

【００２４】また、本発明に係る半導体集積回路のクロ
ック信号供給経路は、半導体集積回路内のクロック信号
の１周期の時間よりも大きいクロック伝搬時間を有する
パスと、前記パスの始点側のクロック入力素子および終
点側のクロック入力素子と、前記パスの始点側のクロッ
ク入力素子および終点側のクロック入力素子にそれぞれ
接続配線を介して接続されてたクロックバッファ素子と
を具備し、前記パスのクロック信号が伝搬する時間の差
の許容範囲を、前記クロック信号の１周期の時間と前記
クロックバッファ素子から前記各クロック入力素子に対
するクロック信号が伝搬する時間の差とを加えた時間に
設定することによりタイミング違反を解消したことを特
徴とする。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２６】図１は、本発明に係る半導体集積回路のク
ロック信号供給経路の配線配置方法を説明するために示
すフローチャートである。

【００２７】図１のフローチャートは、次のステップＳ
１〜Ｓ４を有する。

【００２８】Ｓ１）半導体集積回路の各クロック入力素
子の接続情報と各クロック入力素子の配置あるいは配線
配置結果から各パスの遅延時間を求めてスラックを算出
する。

【００２９】Ｓ２）前記スラックに応じた各クロック入
力素子毎にパスの伝搬遅延差の許容範囲を決定する。

【００３０】Ｓ３）決定した各クロック入力素子のクロ
ック伝搬遅延差の許容範囲の情報を用い、各クロック入
力素子のクロック伝搬遅延差を許容範囲に収めるための
クロックバッファ素子の挿入および配置を行う。

【００３１】Ｓ４）クロック入力素子・クロックバッフ
ァ素子間のクロック配線を行う。

【００３２】＜第１実施例＞図２は、本発明の第１実施
例に係るロジックＬＳＩのクロック信号供給経路の配線
配置方法が適用されたパスおよびクロック信号供給経路
の基本構成を示す回路図である。

【００３３】図２において、５１１は第１のパス、３１
１は第１のパスの始点側のクロック入力素子、３１３は
第１のパスの終点側のクロック入力素子、１１１はクロ
ック供給素子（図示せず）と前記始点側のクロック入力
素子３１１および終点側のクロック入力素子３１３とに
間に挿入された第１のクロックバッファ素子である。

【００３４】５１２は第２のパス、３１２は第２のパス
の始点側のクロック入力素子、３１４は第２のパスの終
点側のクロック入力素子、１１２はクロック供給素子
（図示せず）と前記始点側のクロック入力素子３１２お
よび終点側のクロック入力素子３１４とに間に挿入され
た第２のクロックバッファ素子である。

【００３５】第１実施例では、図１のステップＳ３にお
いて、クロック伝搬遅延差の許容範囲が小さい方の第１
のパス５１１に接続されるクロック入力素子３１１、３
１３に対して、クロック供給素子との接続の間にクロッ
クバッファ素子１１１を挿入・配置する処理、図１のス
テップＳ４において、クロックバッファ素子１１１との
配線を行う処理を優先して行うことを特徴とする。

【００３６】即ち、図２において、クロック信号の１周
期の時間が１０ｎｓ、第１のパス５１１の伝搬時間Path
＝９ｎｓ、第２のパス５１２の伝搬時間Path＝７ｎｓ、
パス伝搬遅延差の許容範囲は、第１のパス５１１で１ｎ
ｓ、第２のパス５１２で３ｎｓであると仮定する。

【００３７】配線処理は、まず、クロック伝搬遅延差の
許容範囲が小さい方の第１のパスの始点側のクロック入
力素子３１１および終点側のクロック入力素子３１３を
第１のクロックバッファ素子１１１とを接続配線４１１
により接続する。

【００３８】この場合、各素子を図２に示すように配置
するものとすれば、各素子間を接続するための配線は、
縦方向、横方向の２方向のみの配線格子上で行い、各配
線方向で配線層が異なる。よって、同一方向の配線は重
ねることができないが、異なる方向の配線は交差させて
もよい。

【００３９】横方向の配線を第１の配線トラック６１
１、第２の配線トラック６１２上で行う必要がある場
合、クロック伝搬遅延差の許容範囲が小さい方の第１の
パスのクロック入力素子３１１、３１３に対する接続配
線４１１をクロック伝搬遅延差の許容範囲が大きい方の
第２のパスのクロック入力素子３１２、３１４に対する
接続配線４１２より先に第１の配線トラック６１１を使
用して配線処理する。

【００４０】この結果、第１のクロックバッファ素子１
１１から第１のパスの始点側のクロック入力素子３１１
へのクロック伝搬時間Time＝４ｎｓとなり、第１のパス
の終点側のクロック入力素子３１３へのクロック伝搬時
間Time＝３ｎｓとなる。

【００４１】一方、第２のクロックバッファ素子１１２
から第２のパス５１２の始点側のクロック入力素子３１
２および終点側のクロック入力素子３１４に対する接続
配線４１２は、第１の配線トラック６１１を使用すると
先に行った接続配線と重なる場合には各クロック入力素
子３１２、３１４から遠くのクロック伝搬遅延差が大き
くなる第２の配線トラック６１２を使用する。本例で
は、クロック入力素子３１２に対しては第２の配線トラ
ック６１２を使用し、クロック入力素子３１４に対して
は第１の配線トラック６１１を使用して配線する。

【００４２】この結果、第２のクロックバッファ素子１
１２から第２のパスの始点側のクロック入力素子３１２
へのクロック伝搬時間Time＝５ｎｓとなり、第２のパス
の終点側のクロック入力素子３１４へのクロック伝搬時
間Time＝３ｎｓとなる。

【００４３】よって、第１のパス５１１のクロック伝搬
遅延差は１ｎｓとなり、クロック伝搬遅延差の許容範囲
である１ｎｓに収まり、また、第２のパス５１２のクロ
ック伝搬遅延差は２ｎｓとなるが、クロック伝搬遅延差
の許容範囲である３ｎｓに収まる。

【００４４】このようにクロック伝搬遅延差の許容範囲
が小さい方のパスのクロック入力素子とクロックバッフ
ァ素子との配線処理を優先することにより、クロック伝
搬遅延差を許容範囲にするように処理する設計の容易化
を図ることができる。

【００４５】＜第２実施例＞図３は、本発明の第２実施
例に係るロジックＬＳＩのクロック信号供給経路の配線
配置方法が適用されたパスおよびクロック入力素子の基
本構成を示す回路図である。

【００４６】第２実施例では、図１のステップＳ３にお
いて、クロック伝搬遅延差の許容範囲が小さいパスのク
ロック入力素子は、パスの始点側のクロック入力素子お
よび終点側のクロック入力素子を同じクロックバッファ
素子に接続するクロック入力素子のグループとすること
を特徴とする。

【００４７】即ち、図３に示すように、クロック供給素
子１００およびクロック入力素子３２１〜３２６、その
他の素子の位置を考慮し、クロック供給素子１００およ
びクロック入力素子３２１〜３２６との間にクロックバ
ッファ素子１２１〜１２４を挿入し、接続配線４２１〜
４２５を形成するように処理する。

【００４８】このように挿入したクロックバッファ素子
１２１〜１２４より供給すべきクロック入力素子３２１
〜３２６のグループを決定する際、クロック伝搬遅延差
の許容範囲が小さいパス５２１の始点側のクロック入力
素子３２１および終点側のクロック入力素子３２２を同
じクロックバッファ素子１２４に接続するグループと
し、このクロックバッファ素子１２４に直接に接続す
る。そして、クロックバッファ素子１２４とクロック入
力素子３２１、３２２との間で接続配線４２５を行うよ
うに処理する。

【００４９】このようにクロック伝搬遅延差の許容範囲
が小さいパスのクロック入力素子３２１、３２２に対す
る配線処理を、これらに直接に接続するクロックバッフ
ァ素子１２４の間の接続配線４２５により検討できるの
で、検討範囲が小さく、クロック伝搬遅延差を小さくす
ることができる。

【００５０】＜第３実施例＞図４は、本発明の第３実施
例に係るロジックＬＳＩのクロック信号供給経路の配線
配置方法が適用されたパスおよびクロック入力素子の基
本構成を示す回路図である。

【００５１】第３実施例では、図１のステップＳ３にお
いて、通常は、パス５３１の始点側のクロック入力素子
３３１および終点側のクロック入力素子３３２と通常の
駆動力を有するクロックバッファ素子１３１−Ａを接続
配線４３１により接続するが、前記パス５３１のクロッ
ク伝搬遅延差の許容範囲が大きい場合には、前記クロッ
クバッファ素子１３１−Ａに代えて駆動力の小さいクロ
ックバッファ素子１３１を使用し、消費電力およびチッ
プ面積を縮小することを特徴とする。

【００５２】即ち、図４において、パス５３１の伝搬時
間Path＝５ｎｓ、クロック信号の１周期の時間が１０ｎ
ｓの時、パス伝搬遅延差の許容範囲が５ｎｓの時、通常
の駆動力を有するクロックバッファ素子１３１−Ａを使
用する場合には、クロックバッファ素子１３１からパス
始点側のクロック入力素子３３１へのクロック伝搬時間
Time＝６ｎｓ、パス終点側のクロック入力素子３３２へ
のクロック伝搬時間Time＝４ｎｓに設定する。この時の
クロック伝搬遅延差は２ｎｓとなり、クロック伝搬遅延
差の許容範囲である５ｎｓに収まっている。

【００５３】これに対して、駆動力の低いクロックバッ
ファ素子１３１を使用する場合には、クロックバッファ
素子１３１からパス始点側のクロック入力素子３３１へ
のクロック伝搬時間Time＝８ｎｓ、クロックバッファ素
子１３１からパス終点側のクロック入力素子３３２への
クロック伝搬時間Time＝５ｎｓとなる。つまり、クロッ
ク伝搬遅延は大きくなり、クロック伝搬遅延差は３ｎｓ
と広がるが、このクロック伝搬遅延差においてもクロッ
ク伝搬遅延差の許容範囲は５ｎｓと大きいので、その許
容範囲に収まる。

【００５４】このようにクロック伝搬遅延差の許容範囲
が大きい場合に駆動能力の低いクロックバッファ素子１
３１を使用することにより、消費電力およびチップ面積
を縮小することができる。

【００５５】＜第４実施例＞図５は、本発明の第４実施
例に係るロジックＬＳＩのクロック信号供給経路の配線
配置方法が適用されたパスおよびクロック入力素子の基
本構成を示す回路図である。

【００５６】第４実施例では、図１のステップＳ３にお
いて、スラックがタイミング違反を起こすパスに対し
て、決定されたクロック伝搬時間の許容範囲において故
意にクロックに遅延差を設け、タイミング違反を解消す
ることを特徴とする。

【００５７】即ち、図５に示すように、パス５４１の始
点側のクロック入力素子３４１および終点側のクロック
入力素子３４２を接続配線４４１によりクロックバッフ
ァ素子１４１と接続する。このパス５４１の伝搬時間Pa
th＝１２ｎｓ、クロック信号の１周期の時間が１０ｎｓ
の時、クロック伝搬遅延差の許容範囲は、パス伝搬時間
がクロック信号の１周期の時間より大きいので、負の値
（−２ｎｓ）となる。つまり、クロック伝搬遅延差を０
ｎｓとしても、クロック信号の１周期の時間が１０ｎｓ
では、パス５４１の伝搬時間が２ｎｓ遅れるので、動作
しないことを示している。

【００５８】ここで、敢えて、パス終点側のクロック入
力素子３４２に対するクロック伝搬時間を遅らせてクロ
ックバッファ素子１４１からパス始点側のクロック入力
素子３４１への伝搬時間Time＝５ｎｓ、クロックバッフ
ァ素子１４１からパス終点側のクロック入力素子３４２
へのクロック伝搬時間Time＝８ｎｓに設定する。

【００５９】この時、パス５４１の伝搬時間は、クロッ
ク信号の１周期の時間（１０ｎｓ）にクロック伝搬時間
差（３ｎｓ）を加えた時間（１３ｎｓ）内に到達すれば
よく、クロック信号の１周期の時間が１０ｎｓでも問題
なく動作する。

【００６０】このようにクロック伝搬時間の許容範囲に
おいて故意にクロックに遅延差を設けることにより、タ
イミング違反を解消することができる。

【００６１】＜第５実施例＞図６は、本発明の第５実施
例に係るロジックＬＳＩのクロック信号供給経路の配線
配置方法が適用されたパスおよびクロック入力素子の基
本構成を示す回路図である。

【００６２】第５実施例では、図１のステップＳ４にお
いて、パス５５１の伝搬遅延時間が非常に小さくてホー
ルド違反を生じる時に、違反を起こす関係にあるクロッ
ク入力素子３５１、３５２を同じクロックバッファ素子
１５１に接続するグループとし、このパス５５１の終点
側のクロック入力素子３５２より始点側のクロック入力
素子３５１のクロック伝搬時間を遅らせてホールド違反
を解消することを特徴とする。

【００６３】即ち、図６に示すように、パス５５１の始
点側のクロック入力素子３５１および終点側のクロック
入力素子３５２を接続配線４５１によりクロックバッフ
ァ素子１５１と接続する。このパス５５１の伝搬時間Pa
th＝２ｎｓ、クロック信号の１周期の時間が１０ｎｓの
時、規定されているクロックエッジからの信号値を保持
しなければならない時間（以下、ホールド時間）が３ｎ
ｓであった場合、パス５５１の伝搬時間が速いので、ホ
ールド時間内に信号値を変更してしまう。

【００６４】ここで、敢えて、パス始点側のクロック入
力素子３５１に対するクロック伝搬時間を遅らせ、クロ
ックバッファ素子１５１からパス始点側のクロック入力
素子３５１への伝搬時間Time＝６ｎｓ、クロックバッフ
ァ素子１５１からパス終点側のクロック入力素子３５２
へのクロック伝搬時間Time＝５ｎｓとする。

【００６５】この時、パスの始点側のクロックが終点側
のクロックよりも１ｎｓ遅れるので、パスの終点側で考
えると、パス５５１の伝搬時間Pathは実質３ｎｓと考え
られる。これにより、ホールド時間内においては信号値
は変わらずに保持される。

【００６６】このようにクロック伝搬時間の許容範囲に
おいて故意にクロックに遅延差を設けることにより、タ
イミング違反を解消することができる。

【００６７】図７は、本発明の配線配置方法を適用して
スラックを反映させた伝搬遅延差の許容範囲内で得られ
た最も差が大きい時のパスの遅延を説明するために示す
タイミング図である。

【００６８】図７において、S-clock はパス始点のクロ
ック信号、E-clock はパス終点のクロック信号、start
はパス始点の信号、end はパス終点の信号、７０はパス
終点側のクロック入力素子に入力するクロック信号E-cl
ock に対してクロック伝搬遅延差が発生しない場合のパ
ス始点側のクロック入力素子に入力するクロック信号の
波形を示す。

【００６９】図７を従来技術の説明で示した図９と対比
すれば、図７では、パス始点側のクロック入力素子に入
力するクロック信号S-clock がパス終点側のクロック入
力素子に入力するクロック信号E-clock と比較して、従
来技術で規定されているクロック伝播遅延差の許容範囲
以上遅れることが許容されていることが分かる。

【００７０】

【発明の効果】上述したように本発明の半導体集積回路
のクロック信号供給経路の配線配置方法によれば、半導
体集積回路内のクロック入力素子に対するクロック信号
供給経路の設計に際して、クロック供給素子から各クロ
ック入力素子に伝搬する時間の差（クロック伝搬遅延
差）を許容範囲にするように処理する際、設計の容易化
を図り、タイミング違反に対する配慮が可能になり、チ
ップ面積、消費電力の増加を抑制することが可能にな
る。

【００７１】また、本発明の半導体集積回路のクロック
信号供給経路によれば、半導体集積回路内のクロック信
号の１周期の時間よりも大きいクロック伝搬時間を有す
るパスに対しても、タイミング違反を解消することがで
きる。

【００７２】即ち、本発明の半導体集積回路のクロック
信号供給経路の配線配置方法によれば、半導体集積回路
内のクロック入力素子に対するクロック信号供給経路の
設計に際して、スラックに応じた各クロック入力素子毎
にパスの伝搬遅延差の許容範囲を決定することにより、
設計の容易化を図ることができる。

【００７３】また、パスの遅延時間に応じてクロック入
力素子に対するクロックの伝搬時間差を処理することに
より、スラックが小さく、クロック伝搬遅延が厳しく要
求されるクロック入力素子に対しては、先に処理し、許
容範囲に収まるように処理でき、実チップとしての伝搬
遅延差の問題を解消ことができる。

【００７４】また、クロック伝搬遅延差の許容範囲が小
さいパスのクロック入力素子は、パスの始点側のクロッ
ク入力素子および終点側のクロック入力素子を同じクロ
ックバッファ素子に接続するクロック入力素子のグルー
プとすることにより、配線接続の検討範囲が小さく、ク
ロック伝搬遅延差を小さくことができる。

【００７５】また、スラックが大きく、クロック伝搬遅
延差が大きくても正常に動作するクロック入力素子に対
しては、クロックバッファ素子の駆動力を従来技術より
も抑えることができ、チップ面積、消費電力を縮小する
ことができる。

【００７６】また、スラックがタイミング違反を起こす
パスに対して、決定されたクロック伝搬時間の許容範囲
において故意にクロックに遅延差を設けることにより、
タイミング違反を解消することができる。

【００７７】また、ホールド違反を起こすクロック入力
素子同士に対しては、パスの始点側のクロック入力素子
のクロック伝搬時間を終点側のクロック入力素子の伝搬
時間より遅らせ、伝搬時間差を故意に設け、ホールド違
反の解消を図ることができる。

【００７８】また、本発明の半導体集積回路のクロック
信号供給経路によれば、半導体集積回路内のクロック信
号の１周期の時間よりも大きいクロック伝搬時間を有す
るパスに対しても、タイミング違反を解消することがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のクロック信号供給経
路の配線配置方法を説明するために示すフローチャー
ト。

【図２】本発明の第１実施例に係るロジックＬＳＩのク
ロック信号供給経路の配線配置方法が適用されたクロッ
ク信号供給経路を示す回路図。

【図３】本発明の第２実施例に係るロジックＬＳＩのク
ロック信号供給経路の配線配置方法が適用されたクロッ
ク信号供給経路を示す回路図。

【図４】本発明の第３実施例に係るロジックＬＳＩのク
ロック信号供給経路の配線配置方法が適用されたクロッ
ク信号供給経路を示す回路図。

【図５】本発明の第４実施例に係るロジックＬＳＩのク
ロック信号供給経路の配線配置方法が適用されたクロッ
ク信号供給経路を示す回路図。

【図６】本発明の第５実施例に係るロジックＬＳＩのク
ロック信号供給経路の配線配置方法が適用されたクロッ
ク信号供給経路を示す回路図。

【図７】本発明の配線配置方法によりスラックを反映さ
せた伝搬遅延差の許容範囲内で得られた最も差が大きい
時のパスの遅延を説明するために示すタイミング図。

【図８】従来のロジックＬＳＩのクロック信号供給経路
の配線配置方法が適用されたクロック信号供給経路を示
す回路図。

【図９】従来の配線配置方法が適用されたクロック信号
供給経路において伝搬遅延差の許容範囲内で得られた最
も差が大きい時のパスの遅延を説明するために示すタイ
ミング図。

【符号の説明】

１１１、１１２…クロックバッファ素子、 ３１１〜３１４…クロック入力素子、 ４１１、４１２…接続配線、 ５１１、５１２…パス、 ６１１、６１２…配線トラック。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のクロック信号供給経路
   の配線配置設計に際して、半導体集積回路内のクロック
   供給素子から複数のクロック入力素子までの間にクロッ
   クバッファ素子を挿入・配置し、前記クロックバッファ
   素子と各クロック入力素子とを配線接続し、前記クロッ
   ク供給素子から各クロック入力素子にクロック信号が伝
   搬する時間の差を許容範囲に収める方法において、 前記半導体集積回路の各クロック入力素子の接続情報と
   各クロック入力素子の配置あるいは配線配置の結果から
   各パスの遅延時間を求めて最大遅延時間の差を算出する
   第１ステップと、 前記第１ステップで算出した前記最大遅延時間の差に応
   じた各クロック入力素子毎にパスの前記クロック信号が
   伝搬する時間の差の許容範囲を決定する第２ステップ
   と、 前記第２ステップで決定した各クロック入力素子のクロ
   ック信号が伝搬する時間の差の許容範囲の情報を用い、
   各クロック入力素子のクロック信号が伝搬する時間の差
   を許容範囲に収めるためのクロックバッファ素子の挿入
   ・配置およびクロック入力素子とクロックバッファ素子
   との間のクロック配線を行う第３ステップとを具備する
   ことを特徴とする半導体集積回路のクロック信号供給経
   路の配線配置方法。
2. 【請求項２】 前記第２ステップで決定したクロック信
   号が伝搬する時間の差の許容範囲が小さいパスに接続さ
   れるクロック入力素子に対して、前記クロック供給素子
   との接続の間に前記クロックバッファ素子の挿入・配置
   を行う処理および前記クロックバッファ素子との配線を
   行う処理を優先して行うことを特徴とする請求項１記載
   の半導体集積回路のクロック信号供給経路の配線配置方
   法。
3. 【請求項３】 前記第２ステップで決定したクロック信
   号が伝搬する時間の差の許容範囲が小さいパスに接続さ
   れるクロック入力素子は、そのパスの始点側のクロック
   入力素子および終点側のクロック入力素子を同じクロッ
   クバッファ素子に接続するクロック入力素子のグループ
   とすることを特徴とする請求項１記載の半導体集積回路
   のクロック信号供給経路の配線配置方法。
4. 【請求項４】 前記第２ステップで決定したクロック信
   号が伝搬する時間の差の許容範囲が大きいパスに接続さ
   れるクロック入力素子に接続するクロックバッファ素子
   は、前記クロック伝搬遅延差の許容範囲が小さいパスに
   接続されるクロック入力素子に接続するクロックバッフ
   ァ素子よりも駆動力の小さいクロックバッファ素子を使
   用することを特徴とする請求項１記載の半導体集積回路
   のクロック信号供給経路の配線配置方法。
5. 【請求項５】 前記第１ステップで求めた前記最大遅延
   時間の差がタイミング違反を起こすパスに対して、前記
   第２ステップで決定したクロック伝播時間の許容範囲に
   おいて故意にクロック信号が伝搬する時間の差を設ける
   ことにより前記タイミング違反を解消することを特徴と
   する請求項１記載の半導体集積回路のクロック信号供給
   経路の配線配置方法。
6. 【請求項６】 前記第１ステップで求めたパスのクロッ
   ク伝搬遅延時間がホールド違反を生じる時に、違反を起
   こす関係にあるクロック入力素子を同じクロックバッフ
   ァ素子に接続するクロック入力素子のグループとし、こ
   れらのクロック入力素子が接続されるパスの終点側のク
   ロック入力素子よりも始点側のクロック入力素子のクロ
   ック伝搬時間を遅らせてホールド違反を解消することを
   特徴とする請求項１記載の半導体集積回路のクロック信
   号供給経路の配線配置方法。
7. 【請求項７】 半導体集積回路内のクロック信号の１周
   期の時間よりも大きいクロック伝搬時間を有するパス
   と、 前記パスの始点側のクロック入力素子および終点側のク
   ロック入力素子と、 前記パスの始点側のクロック入力素子および終点側のク
   ロック入力素子にそれぞれ接続配線を介して接続されて
   たクロックバッファ素子とを具備し、 前記パスのクロック信号が伝搬する時間の差の許容範囲
   を、前記クロック信号の１周期の時間と前記クロックバ
   ッファ素子から前記各クロック入力素子に対するクロッ
   ク信号が伝搬する時間の差とを加えた時間に設定するこ
   とによりタイミング違反を解消したことを特徴とする半
   導体集積回路のクロック信号供給経路。