JP2000242687A - クロックラインツリー構築方法 - Google Patents
クロックラインツリー構築方法Info
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- JP2000242687A JP2000242687A JP11046854A JP4685499A JP2000242687A JP 2000242687 A JP2000242687 A JP 2000242687A JP 11046854 A JP11046854 A JP 11046854A JP 4685499 A JP4685499 A JP 4685499A JP 2000242687 A JP2000242687 A JP 2000242687A
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Abstract
(57)【要約】
【課題】 クロックスキューを最適化し、誤動作を防止
し、かつ、配線性を向上させる。 【解決手段】 本発明は、階層１１に３つのクロック信
号入力端子１４〜１６を形成し階層１２に４つのクロッ
ク信号入力端子１７〜２０を形成し、かつ、階層１３に
１つのクロック信号入力端子２１を形成する工程と、階
層１１〜１３の内部にクロック信号入力端子１４〜２１
に接続される同じ構造の階層内クロックラインツリー２
２を構築する工程と、階層の最上部にクロック信号入力
端子１４〜２１に接続されるトップクロックラインツリ
ー２３を構築する工程とを有している。クロック信号入
力端子１４〜２１は、階層１１〜１３の規模や階層１１
〜１３の内部のフリップフロップおよびラッチなどの数
により決定される。クロック入力用端子１４〜２１に対
する階層内クロックラインツリー２２の構造は同じであ
る。
し、かつ、配線性を向上させる。 【解決手段】 本発明は、階層１１に３つのクロック信
号入力端子１４〜１６を形成し階層１２に４つのクロッ
ク信号入力端子１７〜２０を形成し、かつ、階層１３に
１つのクロック信号入力端子２１を形成する工程と、階
層１１〜１３の内部にクロック信号入力端子１４〜２１
に接続される同じ構造の階層内クロックラインツリー２
２を構築する工程と、階層の最上部にクロック信号入力
端子１４〜２１に接続されるトップクロックラインツリ
ー２３を構築する工程とを有している。クロック信号入
力端子１４〜２１は、階層１１〜１３の規模や階層１１
〜１３の内部のフリップフロップおよびラッチなどの数
により決定される。クロック入力用端子１４〜２１に対
する階層内クロックラインツリー２２の構造は同じであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法に関する。
る集積回路のクロックラインツリー構築方法に関する。
【０００２】
【従来の技術】近年、半導体システムの高集積化および
高速化により、ＡＳＩＣのように論理回路設計からレイ
アウト設計まで自動的に処理が行われる集積回路の設計
は、ますます困難になり、開発期間も大幅に長くなって
きている。それに伴い、複数の設計者が機能ブロックご
とに論理回路設計およびレイアウト設計を行いそれらを
後でひとつの集積回路としてまとめる階層設計という設
計手法が用いられるようになってきた。
高速化により、ＡＳＩＣのように論理回路設計からレイ
アウト設計まで自動的に処理が行われる集積回路の設計
は、ますます困難になり、開発期間も大幅に長くなって
きている。それに伴い、複数の設計者が機能ブロックご
とに論理回路設計およびレイアウト設計を行いそれらを
後でひとつの集積回路としてまとめる階層設計という設
計手法が用いられるようになってきた。
【０００３】従来のクロックラインツリー構築方法を図
面に基づいて説明する。図６および図７に示すように、
従来のクロックラインツリー構築方法は、複数の階層１
１１、１１２、１１３を有する集積回路１０１におい
て、前記階層１１１〜１１３の各々に１つのクロック信
号入力端子１１４、１１５、１１６を形成する工程と、
前記階層１１１〜１１３の内部にクロック信号入力端子
１１４〜１１６に接続される階層内クロックラインツリ
ー１１７を構築する工程と、前記階層１１１〜１１３の
最上部にクロック信号入力端子１１４〜１１６に接続さ
れるトップクロックラインツリー１１８を構築する工程
とを有している。
面に基づいて説明する。図６および図７に示すように、
従来のクロックラインツリー構築方法は、複数の階層１
１１、１１２、１１３を有する集積回路１０１におい
て、前記階層１１１〜１１３の各々に１つのクロック信
号入力端子１１４、１１５、１１６を形成する工程と、
前記階層１１１〜１１３の内部にクロック信号入力端子
１１４〜１１６に接続される階層内クロックラインツリ
ー１１７を構築する工程と、前記階層１１１〜１１３の
最上部にクロック信号入力端子１１４〜１１６に接続さ
れるトップクロックラインツリー１１８を構築する工程
とを有している。
【０００４】トップクロックラインツリー１１８は、１
つのルートドライバ１１９と、このルートドライバ１１
９に直列に接続されている１つのクロックドライバ１２
０と、このクロックドライバ１２０に並列に接続されて
いる２つのクロックドライバ１２１、１２２とからな
る。クロックドライバ１２１は、クロック信号入力端子
１１４、１１５に接続されている。クロックドライバ１
２２は、クロック信号入力端子１１６に接続されてい
る。
つのルートドライバ１１９と、このルートドライバ１１
９に直列に接続されている１つのクロックドライバ１２
０と、このクロックドライバ１２０に並列に接続されて
いる２つのクロックドライバ１２１、１２２とからな
る。クロックドライバ１２１は、クロック信号入力端子
１１４、１１５に接続されている。クロックドライバ１
２２は、クロック信号入力端子１１６に接続されてい
る。
【０００５】図７に示すように、階層内クロックライン
ツリー１１７は、クロック信号入力端子１１４、１１５
および１１６に接続されている階層内クロックラインツ
リーからなる。クロック信号入力端子１１４に接続され
ている階層内クロックラインツリーは、クロック信号入
力端子１１４に接続されている１つのルートドライバ１
２３と、このルートドライバ１２３に並列に接続されて
いる２つのクロックドライバ１２４、１２５とからな
る。クロックドライバ１２４、１２５には、それぞれフ
リップフロップおよびラッチなどの階層内回路１２６が
接続されている。クロック信号入力端子１１５に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子１１５に接続されている１つのルートドライバ
１２７と、このルートドライバ１２７に並列に接続され
ている２つのクロックドライバ１２８、１２９とからな
る。クロックドライバ１２８、１２９には、それぞれフ
リップフロップおよびラッチなどの階層内回路１３０が
接続されている。クロック信号入力端子１１６に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子１１６に接続されている１つのルートドライバ
１３１と、このルートドライバ１３１に並列に接続され
ている２つのクロックドライバ１３２、１３３と、クロ
ックドライバ１３２に並列に接続されている２つのクロ
ックドライバ１３４、１３５と、クロックドライバ１３
３に並列に接続されている２つのクロックドライバ１３
６、１３７とからなる。クロックドライバ１３４〜１３
７には、それぞれフリップフロップおよびラッチなどの
階層内回路１３８が接続されている。
ツリー１１７は、クロック信号入力端子１１４、１１５
および１１６に接続されている階層内クロックラインツ
リーからなる。クロック信号入力端子１１４に接続され
ている階層内クロックラインツリーは、クロック信号入
力端子１１４に接続されている１つのルートドライバ１
２３と、このルートドライバ１２３に並列に接続されて
いる２つのクロックドライバ１２４、１２５とからな
る。クロックドライバ１２４、１２５には、それぞれフ
リップフロップおよびラッチなどの階層内回路１２６が
接続されている。クロック信号入力端子１１５に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子１１５に接続されている１つのルートドライバ
１２７と、このルートドライバ１２７に並列に接続され
ている２つのクロックドライバ１２８、１２９とからな
る。クロックドライバ１２８、１２９には、それぞれフ
リップフロップおよびラッチなどの階層内回路１３０が
接続されている。クロック信号入力端子１１６に接続さ
れている階層内クロックラインツリーは、クロック信号
入力端子１１６に接続されている１つのルートドライバ
１３１と、このルートドライバ１３１に並列に接続され
ている２つのクロックドライバ１３２、１３３と、クロ
ックドライバ１３２に並列に接続されている２つのクロ
ックドライバ１３４、１３５と、クロックドライバ１３
３に並列に接続されている２つのクロックドライバ１３
６、１３７とからなる。クロックドライバ１３４〜１３
７には、それぞれフリップフロップおよびラッチなどの
階層内回路１３８が接続されている。
【０００６】また、階層内クロックラインツリーの構造
の違いをトップクロックラインツリーで吸収するための
クロックラインツリー構築方法が知られている。次に、
このクロックラインツリー構築方法を説明する。図８に
示すように、このクロックラインツリー構築方法は、複
数の階層１１１、１１２、１１３を有する集積回路１０
１において、前記階層１１１〜１１３の各々に１つのク
ロック信号入力端子１１４、１１５、１１６を形成する
工程と、前記階層１１１〜１１３の内部にクロック信号
入力端子１１４〜１１６に接続される階層内クロックラ
インツリー１１７を構築する工程と、前記階層１１１〜
１１３の最上部にクロック信号入力端子１１４〜１１６
に接続されるトップクロックラインツリー１３９を構築
する工程とを有している。
の違いをトップクロックラインツリーで吸収するための
クロックラインツリー構築方法が知られている。次に、
このクロックラインツリー構築方法を説明する。図８に
示すように、このクロックラインツリー構築方法は、複
数の階層１１１、１１２、１１３を有する集積回路１０
１において、前記階層１１１〜１１３の各々に１つのク
ロック信号入力端子１１４、１１５、１１６を形成する
工程と、前記階層１１１〜１１３の内部にクロック信号
入力端子１１４〜１１６に接続される階層内クロックラ
インツリー１１７を構築する工程と、前記階層１１１〜
１１３の最上部にクロック信号入力端子１１４〜１１６
に接続されるトップクロックラインツリー１３９を構築
する工程とを有している。
【０００７】トップクロックラインツリー１３９は、１
つのルートドライバ１４０と、このルートドライバ１４
０に直列に接続されている１つのクロックドライバ１４
１と、このクロックドライバ１４１とクロック信号入力
端子１１４との間に直列に接続されている２つのクロッ
クドライバ１４２、１４３と、クロックドライバ１４１
とクロック信号入力端子１１５との間に直列に接続され
ている３つのクロックドライバ１４４、１４５、１４６
と、クロックドライバ１４１とクロック信号入力端子１
１６との間に直列に接続されている１つのクロックドラ
イバ１４７とからなる。すなわち、図８に示す集積回路
のクロックラインツリー構築方法は、ルートドライバ１
４０とクロック信号入力端子との間に階層内クロックラ
インツリーの構造の違いに応じてクロックドライバを挿
入するものである。
つのルートドライバ１４０と、このルートドライバ１４
０に直列に接続されている１つのクロックドライバ１４
１と、このクロックドライバ１４１とクロック信号入力
端子１１４との間に直列に接続されている２つのクロッ
クドライバ１４２、１４３と、クロックドライバ１４１
とクロック信号入力端子１１５との間に直列に接続され
ている３つのクロックドライバ１４４、１４５、１４６
と、クロックドライバ１４１とクロック信号入力端子１
１６との間に直列に接続されている１つのクロックドラ
イバ１４７とからなる。すなわち、図８に示す集積回路
のクロックラインツリー構築方法は、ルートドライバ１
４０とクロック信号入力端子との間に階層内クロックラ
インツリーの構造の違いに応じてクロックドライバを挿
入するものである。
【０００８】また、従来より、集積回路のクロックライ
ンツリー構築方法として、特開平４−２２５４７６号公
報に開示されているものがある。この特開平４−２２５
４７６号公報に開示された集積回路のクロックラインツ
リー構築方法は、デジタルチップのシステムにおいて、
すべてのクロックツリーの遅延時間（ディレイ）が全ツ
リーの各レベルに及ぶディレイを等しくすることにより
等しくされ、レベルのディレイが各レベルにおいて各ネ
ットのターミネータのキャパシタンスを調整することに
よって、あるいは各レベルにおいて各ドライバのパフォ
ーマンス（パワー）を調整することによって等しくされ
るものである。
ンツリー構築方法として、特開平４−２２５４７６号公
報に開示されているものがある。この特開平４−２２５
４７６号公報に開示された集積回路のクロックラインツ
リー構築方法は、デジタルチップのシステムにおいて、
すべてのクロックツリーの遅延時間（ディレイ）が全ツ
リーの各レベルに及ぶディレイを等しくすることにより
等しくされ、レベルのディレイが各レベルにおいて各ネ
ットのターミネータのキャパシタンスを調整することに
よって、あるいは各レベルにおいて各ドライバのパフォ
ーマンス（パワー）を調整することによって等しくされ
るものである。
【０００９】さらに、従来より、集積回路のクロックラ
インツリー構築方法として、特開平５−１５９０８０号
公報に開示されているものがある。この特開平５−１５
９０８０号公報に開示された集積回路のクロックライン
ツリー構築方法は、半導体チップを面積がほぼ等しい複
数のブロックに分割し、かつ、各ブロックごとにクロッ
ク入力端子とバッファ回路および位相調整回路を含むク
ロック分配系をそれぞれ独立に構成するとともに、各ブ
ロックごとにクロック分配系をツリー状に構成し、かつ
各ノード間の配線が等長かつ等容量となるように設計す
るものである。
インツリー構築方法として、特開平５−１５９０８０号
公報に開示されているものがある。この特開平５−１５
９０８０号公報に開示された集積回路のクロックライン
ツリー構築方法は、半導体チップを面積がほぼ等しい複
数のブロックに分割し、かつ、各ブロックごとにクロッ
ク入力端子とバッファ回路および位相調整回路を含むク
ロック分配系をそれぞれ独立に構成するとともに、各ブ
ロックごとにクロック分配系をツリー状に構成し、かつ
各ノード間の配線が等長かつ等容量となるように設計す
るものである。
【００１０】
【発明が解決しようとする課題】しかしながら、図６お
よび図７に示す集積回路のクロックラインツリー構築方
法においては、階層１１１、１１２ではクロックドライ
バ１２４、１２５、１２８、１２９の段数が１段である
のに対し、階層１１３ではクロックドライバ１３２〜１
３７の段数が２段である。すなわち、階層１１１、１１
２と階層１１３では階層内クロックラインツリーの構造
が異なっている。これにより、図６および図７に示す集
積回路のクロックラインツリーにおいては、階層１１
１、１１２内の階層内回路１２６、１３０までのクロッ
ク信号の到達時間と階層１１３内の階層回路１３８まで
のクロック信号の到達時間の差が大きくなり結果として
階層回路の誤動作を招いているという問題がある。
よび図７に示す集積回路のクロックラインツリー構築方
法においては、階層１１１、１１２ではクロックドライ
バ１２４、１２５、１２８、１２９の段数が１段である
のに対し、階層１１３ではクロックドライバ１３２〜１
３７の段数が２段である。すなわち、階層１１１、１１
２と階層１１３では階層内クロックラインツリーの構造
が異なっている。これにより、図６および図７に示す集
積回路のクロックラインツリーにおいては、階層１１
１、１１２内の階層内回路１２６、１３０までのクロッ
ク信号の到達時間と階層１１３内の階層回路１３８まで
のクロック信号の到達時間の差が大きくなり結果として
階層回路の誤動作を招いているという問題がある。
【００１１】また、図８に示す集積回路のクロックライ
ンツリー構築方法においては、階層内ドライバとトップ
クロックラインツリーのドライバの種類が異なる場合、
また、同じドライバであってもドライバに接続されてい
る配線による影響の受け方が異なるためプロセスのバラ
ツキによりクロックスキューを大きくしてしまうという
問題がある。また、図８に示す集積回路のクロックライ
ンツリー構築方法においては、トップクロックラインツ
リーにドライバを挿入しクロック信号配線を行うためオ
ーバーヘッドが大きくなり配線性を悪化させているとい
う問題がある。
ンツリー構築方法においては、階層内ドライバとトップ
クロックラインツリーのドライバの種類が異なる場合、
また、同じドライバであってもドライバに接続されてい
る配線による影響の受け方が異なるためプロセスのバラ
ツキによりクロックスキューを大きくしてしまうという
問題がある。また、図８に示す集積回路のクロックライ
ンツリー構築方法においては、トップクロックラインツ
リーにドライバを挿入しクロック信号配線を行うためオ
ーバーヘッドが大きくなり配線性を悪化させているとい
う問題がある。
【００１２】また、特開平４−２２５４７６号公報に開
示された集積回路のクロックラインツリー構築方法にお
いては、すべてのクロックツリーの遅延時間（ディレ
イ）が全ツリーの各レベルに及ぶディレイを等しくする
から、集積回路の複数の階層回路の構造が異なる場合に
クロックラインツリーの構造が複雑になり、かつ、配線
性を悪化させているという問題がある。
示された集積回路のクロックラインツリー構築方法にお
いては、すべてのクロックツリーの遅延時間（ディレ
イ）が全ツリーの各レベルに及ぶディレイを等しくする
から、集積回路の複数の階層回路の構造が異なる場合に
クロックラインツリーの構造が複雑になり、かつ、配線
性を悪化させているという問題がある。
【００１３】さらに、特開平５−１５９０８０号公報に
開示された集積回路のクロックラインツリー構築方法に
おいては、半導体チップを面積がほぼ等しい複数のブロ
ックに分割しているが、面積を等しくするだけでは負荷
容量の均一化をすることができないという問題がある。
特に、ＡＳＩＣのような半導体装置では、同じ面積に同
じ数のＦ／Ｆを配置することは困難であるという問題が
ある。
開示された集積回路のクロックラインツリー構築方法に
おいては、半導体チップを面積がほぼ等しい複数のブロ
ックに分割しているが、面積を等しくするだけでは負荷
容量の均一化をすることができないという問題がある。
特に、ＡＳＩＣのような半導体装置では、同じ面積に同
じ数のＦ／Ｆを配置することは困難であるという問題が
ある。
【００１４】本発明の目的は、クロックスキューを最適
化でき、誤動作を防止し、かつ、配線性を向上させるこ
とができるクロックラインツリー構築方法を提供するこ
とにある。
化でき、誤動作を防止し、かつ、配線性を向上させるこ
とができるクロックラインツリー構築方法を提供するこ
とにある。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、複数の階層を有する集積回
路のクロックラインツリー構築方法において、複数の階
層の少なくとも１つの階層に複数のクロック信号入力端
子を形成する工程と、階層の内部にクロック信号入力端
子に接続される同じ構造の階層内クロックラインツリー
を構築する工程とを有することを特徴とする。
に、請求項１記載の発明は、複数の階層を有する集積回
路のクロックラインツリー構築方法において、複数の階
層の少なくとも１つの階層に複数のクロック信号入力端
子を形成する工程と、階層の内部にクロック信号入力端
子に接続される同じ構造の階層内クロックラインツリー
を構築する工程とを有することを特徴とする。
【００１６】請求項２記載の発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも１つの階層に複数のクロック信
号入力端子を形成する工程と、階層の内部にクロック信
号入力端子に接続される同じ構造の階層内クロックライ
ンツリーを構築する工程と、階層の最上部にクロック信
号入力端子に接続されるトップクロックラインツリーを
構築する工程とを有することを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも１つの階層に複数のクロック信
号入力端子を形成する工程と、階層の内部にクロック信
号入力端子に接続される同じ構造の階層内クロックライ
ンツリーを構築する工程と、階層の最上部にクロック信
号入力端子に接続されるトップクロックラインツリーを
構築する工程とを有することを特徴とする。
【００１７】請求項３記載の発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
【００１８】請求項４記載の発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程と、階層の最
上部にクロック信号入力端子に接続されるトップクロッ
クラインツリーを構築する工程とを有することを特徴と
する。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層ごとに当該階層の
内部にクロック信号入力端子に接続される同じ構造の階
層内クロックラインツリーを構築する工程と、階層の最
上部にクロック信号入力端子に接続されるトップクロッ
クラインツリーを構築する工程とを有することを特徴と
する。
【００１９】請求項５記載の発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の２系統以上の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の２系統以上の階
層内クロックラインツリーを構築する工程とを有するこ
とを特徴とする。
【００２０】請求項６記載の発明は、複数の階層を有す
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の２系統以上の階
層内クロックラインツリーを構築する工程と、クロック
信号入力端子のうち同じ構造のクロックラインツリーが
接続されているクロック信号入力端子ごとにこれらに接
続されるトップクロックラインツリーを階層の最上部に
構築する工程とを有することを特徴とする。
る集積回路のクロックラインツリー構築方法において、
複数の階層の少なくとも２以上の階層に複数のクロック
信号入力端子を形成する工程と、階層の内部にクロック
信号入力端子に接続される異なる構造の２系統以上の階
層内クロックラインツリーを構築する工程と、クロック
信号入力端子のうち同じ構造のクロックラインツリーが
接続されているクロック信号入力端子ごとにこれらに接
続されるトップクロックラインツリーを階層の最上部に
構築する工程とを有することを特徴とする。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１および図２に示すよう
に、本発明の第１の実施形態としてのクロックラインツ
リー構築方法は、複数の階層１１、１２、１３を有する
集積回路１のクロックラインツリー構築方法において、
階層１１に３つのクロック信号入力端子１４、１５、１
６を形成し階層１２に４つのクロック信号入力端子１
７、１８、１９、２０を形成し、かつ、階層１３に１つ
のクロック信号入力端子２１を形成する工程と、階層１
１〜１３の内部にクロック信号入力端子１４〜２１に接
続される同じ構造の階層内クロックラインツリー２２を
構築する工程と、階層の最上部にクロック信号入力端子
１４〜２１に接続されるトップクロックラインツリー２
３を構築する工程とを有している。
に基づいて詳細に説明する。図１および図２に示すよう
に、本発明の第１の実施形態としてのクロックラインツ
リー構築方法は、複数の階層１１、１２、１３を有する
集積回路１のクロックラインツリー構築方法において、
階層１１に３つのクロック信号入力端子１４、１５、１
６を形成し階層１２に４つのクロック信号入力端子１
７、１８、１９、２０を形成し、かつ、階層１３に１つ
のクロック信号入力端子２１を形成する工程と、階層１
１〜１３の内部にクロック信号入力端子１４〜２１に接
続される同じ構造の階層内クロックラインツリー２２を
構築する工程と、階層の最上部にクロック信号入力端子
１４〜２１に接続されるトップクロックラインツリー２
３を構築する工程とを有している。
【００２２】クロック信号入力端子１４〜２１は、階層
１１〜１３の規模や階層１１〜１３の内部のフリップフ
ロップおよびラッチなどの数により決定される。クロッ
ク入力用端子１４〜２１に対する階層内クロックライン
ツリー２２の構造は同じである。例えば、階層内クロッ
クラインツリー２２は、クロック信号入力端子１４〜２
１に接続されている階層内クロックラインツリーからな
る。クロック信号入力端子１４に接続されている階層内
クロックラインツリーは、クロック信号入力端子１４に
接続されている１つのルートドライバ２４と、このルー
トドライバ２４に並列に接続されている２つのクロック
ドライバ２５、２６とからなる。クロックドライバ２
５、２６には、それぞれフリップフロップおよびラッチ
などの階層内回路２７が接続されている。クロック信号
入力端子１５〜２１に接続されている階層内クロックラ
インツリーも、クロック信号入力端子１４に接続されて
いる階層内クロックラインツリーと同じ構造である。
１１〜１３の規模や階層１１〜１３の内部のフリップフ
ロップおよびラッチなどの数により決定される。クロッ
ク入力用端子１４〜２１に対する階層内クロックライン
ツリー２２の構造は同じである。例えば、階層内クロッ
クラインツリー２２は、クロック信号入力端子１４〜２
１に接続されている階層内クロックラインツリーからな
る。クロック信号入力端子１４に接続されている階層内
クロックラインツリーは、クロック信号入力端子１４に
接続されている１つのルートドライバ２４と、このルー
トドライバ２４に並列に接続されている２つのクロック
ドライバ２５、２６とからなる。クロックドライバ２
５、２６には、それぞれフリップフロップおよびラッチ
などの階層内回路２７が接続されている。クロック信号
入力端子１５〜２１に接続されている階層内クロックラ
インツリーも、クロック信号入力端子１４に接続されて
いる階層内クロックラインツリーと同じ構造である。
【００２３】トップクロックラインツリー２３は、１つ
のルートドライバ２８と、このルートドライバ２８に直
列に接続されている１つのクロックドライバ２９と、こ
のクロックドライバ２９に並列に接続されている２つの
クロックドライバ３０、３１とからなる。クロックドラ
イバ３０には、クロック信号入力端子１４、１５、１
６、２１に接続されている。クロックドライバ３１は、
クロック信号入力端子１７、１８、１９、２０に接続さ
れている。この時に、階層内クロックラインツリー２２
の構造と階層の最上部のトップクロックラインツリー２
３の構造は、独立しており互いに影響を及ぼしあうこと
はない。
のルートドライバ２８と、このルートドライバ２８に直
列に接続されている１つのクロックドライバ２９と、こ
のクロックドライバ２９に並列に接続されている２つの
クロックドライバ３０、３１とからなる。クロックドラ
イバ３０には、クロック信号入力端子１４、１５、１
６、２１に接続されている。クロックドライバ３１は、
クロック信号入力端子１７、１８、１９、２０に接続さ
れている。この時に、階層内クロックラインツリー２２
の構造と階層の最上部のトップクロックラインツリー２
３の構造は、独立しており互いに影響を及ぼしあうこと
はない。
【００２４】本発明の第１の実施形態においては、階層
１１、１２において複数のクロック信号入力端子を有
し、全てのクロック信号入力端子に対して階層内クロッ
クラインツリーの構造を同じにすることにより階層内ク
ロックラインツリーの構造を意識することなく、階層の
最上部のトップクロックラインツリーの構造の最適化を
行うことでチップレベルのクロックスキューを低減でき
る。この時に、各階層のクロック信号入力端子の数およ
び階層内クロックラインツリーの構造、すなわち、１個
のクロック信号入力端子に接続されるバッファとフリッ
プフロップおよびラッチの個数はフロントエンド設計の
終了時に決定される。
１１、１２において複数のクロック信号入力端子を有
し、全てのクロック信号入力端子に対して階層内クロッ
クラインツリーの構造を同じにすることにより階層内ク
ロックラインツリーの構造を意識することなく、階層の
最上部のトップクロックラインツリーの構造の最適化を
行うことでチップレベルのクロックスキューを低減でき
る。この時に、各階層のクロック信号入力端子の数およ
び階層内クロックラインツリーの構造、すなわち、１個
のクロック信号入力端子に接続されるバッファとフリッ
プフロップおよびラッチの個数はフロントエンド設計の
終了時に決定される。
【００２５】次に、本発明のクロックラインツリー構築
方法のフローを説明する。図３に示すように、まず、フ
ロントエンドと呼ばれる論理回路設計すなわち機能ブロ
ック設計（階層設計）が終了した時に（ステップＡ１）
その階層の規模が明確になる。そこで、ステップＡ２に
おいて、機能ブロック設計（階層設計）の情報からフリ
ップフロップ、ラッチおよび階層の規模を抽出する。次
に、ステップＡ３において、各階層の規模等から階層内
クロックラインツリーの構造が均等になるようにクロッ
ク信号入力端子の数が決定される。次に、ステップＡ４
において、これらのクロック信号入力端子の数に応じて
各階層に階層内クロックラインツリーを構成するための
ルートとなるクロックドライバが挿入され各階層の論理
回路設計が終了する。次に、ステップＡ５において、フ
ロアプランと呼ばれる工程を実行してチップ内の任意の
場所にクロック信号入力端子を配置する。クロック信号
入力端子の配置方法は、自動配置でも人手による配置で
も良いが階層内のクロックスキューが最小になるような
場所を選択する。次に、ステップＡ６において、階層の
最上部のトップクロックラインツリーを構築し、クロッ
クスキューを最適化する。次に、ステップＡ７におい
て、階層内クロックラインツリーを構築し、チップ全体
でのクロックスキューが最適化される。ただし、階層内
クロックラインツリーの構築とトップクロックラインツ
リーの構築の順番は、逆でも構わない。すなわち、階層
内クロックラインツリーの構造とトップクロックライン
ツリーの構造は、独立して設計が可能である。
方法のフローを説明する。図３に示すように、まず、フ
ロントエンドと呼ばれる論理回路設計すなわち機能ブロ
ック設計（階層設計）が終了した時に（ステップＡ１）
その階層の規模が明確になる。そこで、ステップＡ２に
おいて、機能ブロック設計（階層設計）の情報からフリ
ップフロップ、ラッチおよび階層の規模を抽出する。次
に、ステップＡ３において、各階層の規模等から階層内
クロックラインツリーの構造が均等になるようにクロッ
ク信号入力端子の数が決定される。次に、ステップＡ４
において、これらのクロック信号入力端子の数に応じて
各階層に階層内クロックラインツリーを構成するための
ルートとなるクロックドライバが挿入され各階層の論理
回路設計が終了する。次に、ステップＡ５において、フ
ロアプランと呼ばれる工程を実行してチップ内の任意の
場所にクロック信号入力端子を配置する。クロック信号
入力端子の配置方法は、自動配置でも人手による配置で
も良いが階層内のクロックスキューが最小になるような
場所を選択する。次に、ステップＡ６において、階層の
最上部のトップクロックラインツリーを構築し、クロッ
クスキューを最適化する。次に、ステップＡ７におい
て、階層内クロックラインツリーを構築し、チップ全体
でのクロックスキューが最適化される。ただし、階層内
クロックラインツリーの構築とトップクロックラインツ
リーの構築の順番は、逆でも構わない。すなわち、階層
内クロックラインツリーの構造とトップクロックライン
ツリーの構造は、独立して設計が可能である。
【００２６】なお、本発明の第１の実施形態において、
階層１１〜１３ごとにクロック信号入力端子に接続され
る階層内クロックラインツリーの構造が同じであり、か
つ、階層１１の階層内クロックラインツリーの構造と階
層１２の階層内クロックラインツリーの構造および階層
１３の階層内クロックラインツリーの構造が異なってい
てもよい。
階層１１〜１３ごとにクロック信号入力端子に接続され
る階層内クロックラインツリーの構造が同じであり、か
つ、階層１１の階層内クロックラインツリーの構造と階
層１２の階層内クロックラインツリーの構造および階層
１３の階層内クロックラインツリーの構造が異なってい
てもよい。
【００２７】次に、本発明の第２の実施形態としてのク
ロックラインツリー構築方法を説明する。本発明の第２
の実施形態においては、本発明の第１の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
２の実施形態としてのクロックラインツリー構築方法
は、複数の系統のクロック信号が入力される場合に適用
されるものである。
ロックラインツリー構築方法を説明する。本発明の第２
の実施形態においては、本発明の第１の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
２の実施形態としてのクロックラインツリー構築方法
は、複数の系統のクロック信号が入力される場合に適用
されるものである。
【００２８】図４に示すように、本発明の第２の実施形
態としてのクロックラインツリー構築方法は、複数の階
層１１、１２、１３を有する集積回路１のクロックライ
ンツリー構築方法において、階層１１に３つのクロック
信号入力端子１４、１５、１６を形成し階層１２に４つ
のクロック信号入力端子１７、１８、１９、２０を形成
し、かつ、階層１３に１つのクロック信号入力端子２１
を形成する工程と、階層１１〜１３の内部にクロック信
号入力端子１４〜２１に接続される異なる構造の２系統
以上の階層内クロックラインツリー（図示せず）を構築
する工程と、階層の最上部にクロック信号入力端子１４
〜２１に接続されるトップクロックラインツリー２３、
３２を構築する工程とを有している。
態としてのクロックラインツリー構築方法は、複数の階
層１１、１２、１３を有する集積回路１のクロックライ
ンツリー構築方法において、階層１１に３つのクロック
信号入力端子１４、１５、１６を形成し階層１２に４つ
のクロック信号入力端子１７、１８、１９、２０を形成
し、かつ、階層１３に１つのクロック信号入力端子２１
を形成する工程と、階層１１〜１３の内部にクロック信
号入力端子１４〜２１に接続される異なる構造の２系統
以上の階層内クロックラインツリー（図示せず）を構築
する工程と、階層の最上部にクロック信号入力端子１４
〜２１に接続されるトップクロックラインツリー２３、
３２を構築する工程とを有している。
【００２９】トップクロックラインツリー２３は、１つ
のルートドライバ２８と、このルートドライバ２８に直
列に接続されている１つのクロックドライバ２９と、こ
のクロックドライバ２９に並列に接続されている２つの
クロックドライバ３０、３１とからなる。クロックドラ
イバ３０は、クロック信号入力端子１８、１９、２０に
接続されている。クロックドライバ３１は、クロック信
号入力端子１４、１６、２１に接続されている。トップ
クロックラインツリー３２は、１つのルートドライバ３
３と、このルートドライバ３３に直列に接続されている
１つのクロックドライバ３４とからなる。クロックドラ
イバ３４は、クロック信号入力端子１５、１７に接続さ
れている。
のルートドライバ２８と、このルートドライバ２８に直
列に接続されている１つのクロックドライバ２９と、こ
のクロックドライバ２９に並列に接続されている２つの
クロックドライバ３０、３１とからなる。クロックドラ
イバ３０は、クロック信号入力端子１８、１９、２０に
接続されている。クロックドライバ３１は、クロック信
号入力端子１４、１６、２１に接続されている。トップ
クロックラインツリー３２は、１つのルートドライバ３
３と、このルートドライバ３３に直列に接続されている
１つのクロックドライバ３４とからなる。クロックドラ
イバ３４は、クロック信号入力端子１５、１７に接続さ
れている。
【００３０】この場合に、上記階層内クロックラインツ
リーは、クロック信号入力端子１４〜２１に接続されて
いる階層内クロックラインツリーからなる。トップクロ
ックラインツリー２３に接続されているクロック信号入
力端子１４、１６、２１、１８、１９、２０に接続され
ている階層内クロックラインツリーは、同じ構造であ
る。トップクロックラインツリー３２に接続されている
クロック信号入力端子１５、１７に接続されている階層
内クロックラインツリーは、同じ構造である。なお、ト
ップクロックラインツリー２３に接続されているクロッ
ク信号入力端子１４、１６、２１、１８、１９、２０に
接続されている階層内クロックラインツリーの構造は、
トップクロックラインツリー３２に接続されているクロ
ック信号入力端子１５、１７に接続されている階層内ク
ロックラインツリーの構造と同じである必要はない。こ
の時に、階層内クロックラインツリーの構造と階層の最
上部のトップクロックラインツリー２３、３２の構造
は、独立しており互いに影響を及ぼしあうことはない。
リーは、クロック信号入力端子１４〜２１に接続されて
いる階層内クロックラインツリーからなる。トップクロ
ックラインツリー２３に接続されているクロック信号入
力端子１４、１６、２１、１８、１９、２０に接続され
ている階層内クロックラインツリーは、同じ構造であ
る。トップクロックラインツリー３２に接続されている
クロック信号入力端子１５、１７に接続されている階層
内クロックラインツリーは、同じ構造である。なお、ト
ップクロックラインツリー２３に接続されているクロッ
ク信号入力端子１４、１６、２１、１８、１９、２０に
接続されている階層内クロックラインツリーの構造は、
トップクロックラインツリー３２に接続されているクロ
ック信号入力端子１５、１７に接続されている階層内ク
ロックラインツリーの構造と同じである必要はない。こ
の時に、階層内クロックラインツリーの構造と階層の最
上部のトップクロックラインツリー２３、３２の構造
は、独立しており互いに影響を及ぼしあうことはない。
【００３１】次に、本発明の第３の実施形態としてのク
ロックラインツリー構築方法を説明する。本発明の第３
の実施形態においては、本発明の第１の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
３の実施形態としてのクロックラインツリー構築方法
は、集積回路の階層の深さが３である場合に適用される
ものである。
ロックラインツリー構築方法を説明する。本発明の第３
の実施形態においては、本発明の第１の実施形態と同じ
構成要素には同じ参照符号が付されている。本発明の第
３の実施形態としてのクロックラインツリー構築方法
は、集積回路の階層の深さが３である場合に適用される
ものである。
【００３２】図５に示すように、集積回路１は、階層の
深さが２である複数の階層１１、１２、１３を有してい
る。階層１１は、階層の深さが３である複数の階層３
５、３６、３７を有している。階層１２は、階層の深さ
が３である複数の階層３８、３９、４０、４１、４２、
４３を有している。階層１３は、階層の深さが３である
複数の階層４４、４５、４６、４７、４８を有してい
る。
深さが２である複数の階層１１、１２、１３を有してい
る。階層１１は、階層の深さが３である複数の階層３
５、３６、３７を有している。階層１２は、階層の深さ
が３である複数の階層３８、３９、４０、４１、４２、
４３を有している。階層１３は、階層の深さが３である
複数の階層４４、４５、４６、４７、４８を有してい
る。
【００３３】クロック信号入力端子４９、５０、５１
は、階層３５に形成されている。クロック信号入力端子
５２、５３は、階層３６に形成されている。クロック信
号入力端子５４は、階層３７に形成されている。クロッ
ク信号入力端子５５、５６は、階層３８に形成されてい
る。クロック信号入力端子５７は、階層３９に形成され
ている。クロック信号入力端子５８、５９、６０は、階
層４０に形成されている。クロック信号入力端子６１、
６２、６３は、階層４１に形成されている。クロック信
号入力端子６４は、階層４２に形成されている。クロッ
ク信号入力端子６５、６６は、階層４３に形成されてい
る。クロック信号入力端子６７は、階層４４に形成され
ている。クロック信号入力端子６８は、階層４５に形成
されている。クロック信号入力端子６９、７０は、階層
４６に形成されている。クロック信号入力端子７１は、
階層４７に形成されている。クロック信号入力端子７２
は、階層４８に形成されている。クロック信号入力端子
７３は、階層１１に形成されている。クロック信号入力
端子７４、７５は、階層１２に形成されている。クロッ
ク信号入力端子７６は、階層１３に形成されている。
は、階層３５に形成されている。クロック信号入力端子
５２、５３は、階層３６に形成されている。クロック信
号入力端子５４は、階層３７に形成されている。クロッ
ク信号入力端子５５、５６は、階層３８に形成されてい
る。クロック信号入力端子５７は、階層３９に形成され
ている。クロック信号入力端子５８、５９、６０は、階
層４０に形成されている。クロック信号入力端子６１、
６２、６３は、階層４１に形成されている。クロック信
号入力端子６４は、階層４２に形成されている。クロッ
ク信号入力端子６５、６６は、階層４３に形成されてい
る。クロック信号入力端子６７は、階層４４に形成され
ている。クロック信号入力端子６８は、階層４５に形成
されている。クロック信号入力端子６９、７０は、階層
４６に形成されている。クロック信号入力端子７１は、
階層４７に形成されている。クロック信号入力端子７２
は、階層４８に形成されている。クロック信号入力端子
７３は、階層１１に形成されている。クロック信号入力
端子７４、７５は、階層１２に形成されている。クロッ
ク信号入力端子７６は、階層１３に形成されている。
【００３４】クロック信号入力端子７３には、ルートド
ライバ７７が接続されている。ルートドライバ７７に
は、クロックドライバ７８、７９が並列に接続されてい
る。クロックドライバ７８には、クロック信号入力端子
４９、５０、５１が接続されている。クロックドライバ
７９には、クロック信号入力端子５２、５３、５４が接
続されている。クロック信号入力端子７４には、ルート
ドライバ８０が接続されている。ルートドライバ８０に
は、クロックドライバ８１、８２が並列に接続されてい
る。クロックドライバ８１には、クロック信号入力端子
５５、５６、５７が接続されている。クロックドライバ
８２には、クロック信号入力端子５８、５９、６０が接
続されている。クロック信号入力端子７５には、ルート
ドライバ８３が接続されている。ルートドライバ８３に
は、クロックドライバ８４、８５が並列に接続されてい
る。クロックドライバ８４には、クロック信号入力端子
６１、６２、６３が接続されている。クロックドライバ
８５には、クロック信号入力端子６４、６５、６６が接
続されている。クロック信号入力端子７６には、ルート
ドライバ８６が接続されている。ルートドライバ８６に
は、クロックドライバ８７、８８が並列に接続されてい
る。クロックドライバ８７には、クロック信号入力端子
６７、６９、７０が接続されている。クロックドライバ
８８には、クロック信号入力端子６８、７１、７２が接
続されている。クロック信号入力端子４９〜７２のそれ
ぞれには、同じ構造の階層内クロックラインツリー（図
示せず）が接続されている。
ライバ７７が接続されている。ルートドライバ７７に
は、クロックドライバ７８、７９が並列に接続されてい
る。クロックドライバ７８には、クロック信号入力端子
４９、５０、５１が接続されている。クロックドライバ
７９には、クロック信号入力端子５２、５３、５４が接
続されている。クロック信号入力端子７４には、ルート
ドライバ８０が接続されている。ルートドライバ８０に
は、クロックドライバ８１、８２が並列に接続されてい
る。クロックドライバ８１には、クロック信号入力端子
５５、５６、５７が接続されている。クロックドライバ
８２には、クロック信号入力端子５８、５９、６０が接
続されている。クロック信号入力端子７５には、ルート
ドライバ８３が接続されている。ルートドライバ８３に
は、クロックドライバ８４、８５が並列に接続されてい
る。クロックドライバ８４には、クロック信号入力端子
６１、６２、６３が接続されている。クロックドライバ
８５には、クロック信号入力端子６４、６５、６６が接
続されている。クロック信号入力端子７６には、ルート
ドライバ８６が接続されている。ルートドライバ８６に
は、クロックドライバ８７、８８が並列に接続されてい
る。クロックドライバ８７には、クロック信号入力端子
６７、６９、７０が接続されている。クロックドライバ
８８には、クロック信号入力端子６８、７１、７２が接
続されている。クロック信号入力端子４９〜７２のそれ
ぞれには、同じ構造の階層内クロックラインツリー（図
示せず）が接続されている。
【００３５】クロック信号入力端子７３、７４、７５、
７６には、トップクロックラインツリー２３が接続され
ている。トップクロックラインツリー２３は、ルートド
ライバ８９と、このルートドライバ８９に接続されてい
るクロックドライバ９０と、このクロックドライバ９０
に並列に接続されているクロックドライバ９１、９２と
からなる。クロックドライバ９１は、クロック信号入力
端子７３、７６に接続されている。クロックドライバ９
２は、クロック信号入力端子７４、７５に接続されてい
る。
７６には、トップクロックラインツリー２３が接続され
ている。トップクロックラインツリー２３は、ルートド
ライバ８９と、このルートドライバ８９に接続されてい
るクロックドライバ９０と、このクロックドライバ９０
に並列に接続されているクロックドライバ９１、９２と
からなる。クロックドライバ９１は、クロック信号入力
端子７３、７６に接続されている。クロックドライバ９
２は、クロック信号入力端子７４、７５に接続されてい
る。
【００３６】本発明の第３の実施形態としてのクロック
ラインツリー構築方法においては、まず、階層の深さが
３である階層３５〜４８に対してクロック信号入力端子
の数と階層内クロックラインツリーの構造を決定した後
にこれらのクロック信号入力端子と階層内クロックライ
ンツリーを形成する。次に、階層の深さが２である階層
１１〜１３に対してクロック信号入力端子の数を決定し
て、これらのクロック信号入力端子を形成する。この後
に、階層の最上部のトップクロックラインツリー２３を
構築する。なお、本発明は、階層の深さが４以上である
場合にも適用される。
ラインツリー構築方法においては、まず、階層の深さが
３である階層３５〜４８に対してクロック信号入力端子
の数と階層内クロックラインツリーの構造を決定した後
にこれらのクロック信号入力端子と階層内クロックライ
ンツリーを形成する。次に、階層の深さが２である階層
１１〜１３に対してクロック信号入力端子の数を決定し
て、これらのクロック信号入力端子を形成する。この後
に、階層の最上部のトップクロックラインツリー２３を
構築する。なお、本発明は、階層の深さが４以上である
場合にも適用される。
【００３７】
【発明の効果】本発明によれば、階層内クロックライン
ツリーの構造が集積回路の階層の規模に依存しないため
に、階層の最上部のトップクロックラインツリーの構築
のみでクロックスキューが最適化される。
ツリーの構造が集積回路の階層の規模に依存しないため
に、階層の最上部のトップクロックラインツリーの構築
のみでクロックスキューが最適化される。
【００３８】また、本発明によれば、１系統のクロック
ラインツリーである場合には少なくとも階層ごとに階層
内クロックラインツリーの構造が同じであり、また、２
系統以上のクロックラインツリーである場合には同じ系
統のクロックラインツリーに接続される階層内クロック
ラインツリーの構造が同じであるから、プロセスのバラ
ツキによる遅延変動が同じになるので、誤動作を防止
し、かつ、配線性を向上させることができる。
ラインツリーである場合には少なくとも階層ごとに階層
内クロックラインツリーの構造が同じであり、また、２
系統以上のクロックラインツリーである場合には同じ系
統のクロックラインツリーに接続される階層内クロック
ラインツリーの構造が同じであるから、プロセスのバラ
ツキによる遅延変動が同じになるので、誤動作を防止
し、かつ、配線性を向上させることができる。
【図１】本発明の第１の実施形態としてのクロックライ
ンツリー構築方法における集積回路を示す平面図であ
る。
ンツリー構築方法における集積回路を示す平面図であ
る。
【図２】図１の集積回路におけるトップクロックライン
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
【図３】本発明の第１の実施形態としてのクロックライ
ンツリー構築方法の工程を説明するためのフローチャー
トである。
ンツリー構築方法の工程を説明するためのフローチャー
トである。
【図４】本発明の第２の実施形態としてのクロックライ
ンツリー構築方法における集積回路を示す平面図であ
る。
ンツリー構築方法における集積回路を示す平面図であ
る。
【図５】本発明の第３の実施形態としてのクロックライ
ンツリー構築方法における集積回路を示す平面図であ
る。
ンツリー構築方法における集積回路を示す平面図であ
る。
【図６】従来のクロックラインツリー構築方法における
集積回路を示す平面図である。
集積回路を示す平面図である。
【図７】図６の集積回路におけるトップクロックライン
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
ツリーおよび階層内クロックラインツリーを示すブロッ
ク図である。
【図８】従来の他のクロックラインツリー構築方法にお
ける集積回路を示す平面図である。
ける集積回路を示す平面図である。
１ 集積回路 １１〜１３ 階層 １４〜２１ クロック信号入力端子 ２２ 階層内クロックラインツリー ２３ トップクロックラインツリー ２４ ルートドライバ ２５、２６ クロックドライバ ２７ 階層内回路 ２８ ルートドライバ ２９〜３１ クロックドライバ ３２ トップクロックラインツリー ３３、３４ ルートドライバ ３５〜４８ 階層 ４９〜７６ クロック信号入力端子
Claims (6)
- 【請求項１】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも１つの階層に複数のクロッ
ク信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る同じ構造の階層内クロックラインツリーを構築する工
程とを有することを特徴とするクロックラインツリー構
築方法。 - 【請求項２】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも１つの階層に複数のクロッ
ク信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る同じ構造の階層内クロックラインツリーを構築する工
程と、 前記階層の最上部に前記クロック信号入力端子に接続さ
れるトップクロックラインツリーを構築する工程とを有
することを特徴とするクロックラインツリー構築方法。 - 【請求項３】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも２以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層ごとに当該階層の内部に前記クロック信号入力
端子に接続される同じ構造の階層内クロックラインツリ
ーを構築する工程とを有することを特徴とするクロック
ラインツリー構築方法。 - 【請求項４】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも２以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層ごとに当該階層の内部に前記クロック信号入力
端子に接続される同じ構造の階層内クロックラインツリ
ーを構築する工程と、 前記階層の最上部に前記クロック信号入力端子に接続さ
れるトップクロックラインツリーを構築する工程とを有
することを特徴とするクロックラインツリー構築方法。 - 【請求項５】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも２以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る異なる構造の２系統以上の階層内クロックラインツリ
ーを構築する工程とを有することを特徴とするクロック
ラインツリー構築方法。 - 【請求項６】 複数の階層を有する集積回路のクロック
ラインツリー構築方法において、 前記複数の階層の少なくとも２以上の階層に複数のクロ
ック信号入力端子を形成する工程と、 前記階層の内部に前記クロック信号入力端子に接続され
る異なる構造の２系統以上の階層内クロックラインツリ
ーを構築する工程と、 前記クロック信号入力端子のうち同じ構造のクロックラ
インツリーが接続されている前記クロック信号入力端子
ごとにこれらに接続されるトップクロックラインツリー
を前記階層の最上部に構築する工程とを有することを特
徴とするクロックラインツリー構築方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046854A JP3052955B1 (ja) | 1999-02-24 | 1999-02-24 | クロックラインツリ―構築方法 |
| DE10008585A DE10008585A1 (de) | 1999-02-24 | 2000-02-24 | Verfahren zum Aufbauen von Taktleitungsbäumen, die einen optimalen Takt-Laufzeitunterschied liefern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046854A JP3052955B1 (ja) | 1999-02-24 | 1999-02-24 | クロックラインツリ―構築方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3052955B1 JP3052955B1 (ja) | 2000-06-19 |
| JP2000242687A true JP2000242687A (ja) | 2000-09-08 |
Family
ID=12758938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046854A Expired - Fee Related JP3052955B1 (ja) | 1999-02-24 | 1999-02-24 | クロックラインツリ―構築方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3052955B1 (ja) |
| DE (1) | DE10008585A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7188204B2 (en) | 2001-12-19 | 2007-03-06 | Infineon Technologies Ag | Memory unit and branched command/address bus architecture between a memory register and a plurality of memory units |
| CN1873579B (zh) * | 2005-05-31 | 2010-05-12 | 阿尔特拉公司 | 结构化asic器件的时钟信号网络 |
-
1999
- 1999-02-24 JP JP11046854A patent/JP3052955B1/ja not_active Expired - Fee Related
-
2000
- 2000-02-24 DE DE10008585A patent/DE10008585A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7188204B2 (en) | 2001-12-19 | 2007-03-06 | Infineon Technologies Ag | Memory unit and branched command/address bus architecture between a memory register and a plurality of memory units |
| CN1873579B (zh) * | 2005-05-31 | 2010-05-12 | 阿尔特拉公司 | 结构化asic器件的时钟信号网络 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052955B1 (ja) | 2000-06-19 |
| DE10008585A1 (de) | 2000-10-26 |
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