JPH03230547A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体集積回路装置に関し、さらに特定的
には、複数の標準セル同士を配線することにより構成さ
れるような半導体集積回路装置に関する。

［従来の技術］ 近年、半導体技術の進歩は目覚ましく、多くの機能やシ
ステムを１つの半導体チップに集積化できるようになっ
てきた。そのため、多くの分野で、色々なシステムを１
つの半導体チップ上へ集積化したいという要求が日増し
に高まってきている。

さらに、その要求は、所望の機能を有する半導体集積回
路装置を短期間で入手したいというところまで高まって
きている。しかし、数十五個のトランジスタの回路を人
間の手で設計するのには、多くの時間を必要とする。ま
た、設計の誤りを見つけるのにも多大な時間と費用を必
要とする。そのため、半導体集積回路装置の設計をコン
ピュータを利用してできるだけ自動化したいという要求
が新たに発生している。そのような要求を満たすために
考えられているのが、ＣＡＤ　（Ｃｏｍｐ　ｕ　ｔｅｒ
　　Ａｄｄｅｄ　　Ｄｅｓｉｇｎ）技術である。

このＣＡＤ技術の中で、最も簡単に半導体集積回路装置
の設計に使用されるのか、標準セルを用いた自動配置配
線プログラムである。

以下、第５図および第６図を参照して、従来の自動配置
配線プログラムによる半導体集積回路装置の自動設計方
法を説明する。

第６図に示される標準セル２は、自動設計の基本単位と
なる論理セルであり、コンピュータで処理可能なデータ
として予め登録されている。標準セル２としては、論理
和回路や論理積回路やカウンタ回路など、様々な種類の
回路が予め準備されている。所望する機能を実現するに
あたって必要な種類の標準セルを選択し組合わせて半導
体集積回路装置を設計することになる。標準セル２は、
その内部に組込まれた論理機能に対応して、複数の入力
端子および出力端子を有している。第６図に示される［
９セル２は、入力／出力端子として、たとえば１２本の
端子を有している。コンピュータが識別可能なように各
端子にはＡからＫまでの名称が付されている。この名称
はデータとして登録されている。したがって、コンピュ
ータは、各端子に付された名称に基づいて、各端子の性
質（どの標準セルのどの端子であるか）を認識し得る。

半導体集積回路装置の自動設計を行なうコンピュータは
、まず必要な標準セルを選択し、それを自動配置する。

すなわち、第５図に示されるように、半導体チップ１上
には、選択された標準セル２ａ、２ｂ、・・が横方向に
隣接して並べられ、標準セル行が形成される。この標準
セル行は、半導体集積回路装置の機能実現に必要な行数
だけ形成される。第５図の従来装置では、標準セル行が
４行形成されている。これら標準セル２ａ〜２ｚが形成
された領域は、論理機能を行なう論理ゲート領域となる
。一方、標準セルか形成されていない余白の領域は、各
標準セル間を配線するための配線領域となる。すなわち
、配線領域には、アルミ配線等の配線か施され、各標準
セルｍ１で入力／出力端子か接続される。これによって
、それぞれか＋４ｔ−の論理機能を有する標準セルが複
合化され、半導体集積回路装置全体で所望の回路動作を
実現することができる。以上説明した操作をコンピュー
タを利用して自動で短時間で行なうものが、自動配置配
線プログラムである。

［発明か解決しようとする課題］ 上記のように、ＣＡＤ技術による自動配置配線プログラ
ムによれば、複雑化した半導体集積回路装置の設計作業
を極めて迅速かつ正確に行なうことができる。しかしな
がら、このような自動配置配線プログラムによって得ら
れた半導体集積回路装置には、種々の問題があった。そ
の１つが、信号の遅延の問題である。たとえば、タロツ
ク信号線のように多くの標準セルの入力端子あるいは出
力端子に共通接続される信号線は、多くの負荷を何して
おり、その負荷によって信号の伝搬に遅延か生じるとい
う問題があった。このような問題は、集積回路が大規模
化するほど顕著となり、現在のように数十五個のトラン
ジスタを有する規模の半導体集積回路装置においては、
大きな問題となっている。この問題を第７図を参照して
、さらに具体的に説明する。第７図に示される半導体集
積回路装置は、半導体チップ１上に設けられたクロック
信号発生回路３から出力されるクロック信号が、自動配
置配線プログラムで配線されたクロック信号線により、
多数の標準セルに伝搬される状態を示している。クロッ
ク信号線が、第７図に示されたように配線されると、ク
ロック信号発生回路３から遠ざかるに従ってクロック信
号線の負荷が増え、クロック信号が伝搬するまでの時間
も遅くなる。たとえば、タロツク信号発生回路３に最も
近い標準セル２ａと最も遠い標準セル２ｙとを比べた場
合、標準セル２ａには素早くクロック信号が伝搬される
が、標準セル２ｙにはかなり遅れてクロック信号が伝搬
される。このような信号伝搬の遅延は、半導体集積回路
装置が大規模化するにつれて大きくなる。そして、この
ような信号伝搬の遅延は、半導体集積回路装置の誤動作
を生じさせ、あるいは動作速度の劣化を招く。

上記のような信号の伝搬の遅延による問題を緩和するた
めに、種々の方策がとられている。たとえば、第８図に
示すように、クロック信号線を分岐させたツリー状に配
線するような自動配置配線プログラムがあった。第８図
に示すツリー状の配線は、第７図に示す無作為な配線に
比べて、最も早くクロック信号が伝搬される標準セルと
最も遅くクロック信号か伝搬される標準セルとの間の信
号伝搬の時間差は相当小さくなる。しかしながら、標準
セル２ａと２ｙとでは、まだまだ時間差が大きかった。

そこで、複数の信号源を設けてさらに信号伝搬の時間差
を小さくする方法か考えられた。たとえば、第９図に示
されるように、半導体チップ１上には、複数の信号源と
して、第１および第２のクロック信号発生回路３ａおよ
び３ｂが設けられている。第１および第２のクロック信
号発生回路３ａおよび３ｂは、各標準セル行の一端およ
び他端からクロック信号を伝搬させることにより、各標
準セル間での信号伝搬時間差の短縮化を図っている。こ
の場合もクロック信号発生回路が１つのときと同様に、
各クロック信号発生回路３ａおよび３ｂのそれぞれに対
してツリー状の配線を施す方が良い。理想的には、第９
図に示されるように、第１および第２のクロック信号発
生回路３ａおよび３ｂから延びる２本のツリー状のクロ
ック信号線相互を複数箇所で短絡すれば、各標準セルま
での信号伝搬時間差は極めて小さくなる。

しかしながら、信号線の配線はコンピュータが自動で行
なうため、自動配置配線プログラムの実行結果を常に第
９図に示すような理想的な状態にすることは困難であっ
た。−船釣には、従来の自動配置配線プログラムによれ
ば、第１０図に示すように、各クロック信号発生回路か
らのクロック信号線を相互に１カ所でのみ接続する場合
が多かった。この場合、標準セル２ａ２ｙとについて見
れば、信号伝搬時間差は、第８図に示す場合と変わらず
、信号源を複数個設けた利点が生かされていない。

それゆえに、この発明の目的は、コンピュータによる自
動配線を行なった場合に、各標準セルへの信号伝搬の遅
延量ができるだけ小さくなるような半導体集積回路装置
を提供することである。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、標準セルを複数
個並べて構成された標準セル行が複数行配置された論理
ゲート領域と、標準セルの形成されていない配線領域と
を有し、この配線領域に所望の配線が施されることによ
り、所望の回路動作を実現するものであって、複数の信
号出力手段と、複数の信号線と、複数のダミーセルとを
備えている。複数の信号出力手段は、それぞれが同一の
信号を同一のタイミングで出力する。複数の信号線は、
各信号出力手段に対応して設けられおり、それぞれが対
応する信号出力手段からの出力信号を論理ゲート領域に
伝搬させる。複数のダミーセルは、論理ゲート領域の複
数箇所に分散して設けられており、複数の信号線同士を
複数箇所で短絡させる。

［作用］ この発明においては、各信号線同士を短絡させるための
ダミーセルを論理ゲート領域の複数箇所に分散して設け
ることにより、信号線同士を配線領域において短絡させ
る必要がなく、通常の標準セルへの接続と同様の態様で
、各信号線同士を複数箇所で短絡させることができる。

［実施例］ 第１図および第２図を参照して、まずこの発明の一実施
例について説明する。登録された標準セルの中から、半
導体集積回路装置の所望の回路動作を達成するために必
要な標準セル２ａ〜２ｚが選択され、自動配置プログラ
ムによって半導体チップ１上に規則的に配列される。す
なわち、半導体チップ１上には、複数の標準セル行が形
成される。なお、各標準セル行のそれぞれの一端には、
ダミーセル４ａ〜４ｄが配置される。各ダミーセル４ａ
〜４ｄは、第２図にダミーセル４として代表的に示され
ているように、２つの端子５ａおよび５ｂを有している
。これら端子５ａおよび５ｂは、ダミーセル４の内部に
おいて電気的に接続されている。半導体チップ１上には
、第９図あるいは第１０図に示す従来の半導体集積回路
装置と同様に、複数のクロック信号出力手段として第１
および第２のクロック信号発生回路３ａおよび３ｂか形
成されている。これら第１および第２のクロック信号発
生回路３ａおよび３ｂは、それぞれが同一のクロック信
号を同一のタイミングで発生する。以上述べた標準セル
２ａ〜２ｚ、ダミーセル４ａ〜４ｄ、第１および第２の
クロック信号発生回路３ａおよび３ｂに対して、自動配
線プログラムにより、必要な配線を施すことにより第１
図の半導体集積回路装置は所望の回路動作を実現するこ
とができる。なお、第１図においては、この発明の理解
を容易にするために、クロック信号線のみが配線された
状態を示している。

ところで、−船釣に、標準セルでは、その内部において
電気的に接続されている端子には同じ名称が付されてい
る。たとえば、第６図に示す標準セル２ては、内部で接
続されている端子には同じ名称たとえばＫが付されてい
る。自動配置配線プログラムを実行するコンピュータは
、同じ名称が付された端子は同一の端子であると認識し
、通常、いずれか１つの端子にのみ信号線を接続する。

これに対し、本発明で用いられるダミーセルにおいては
、各端子は内部で接続されているが、別々の名称が付さ
れている。たとえば、第２図に示すダミーセル４におい
ては、端子５ａにＡの名称が付され、端子５ｂにＢの名
称が付されている。したがって、自動配置配線プログラ
ムを実行するコンピュータは、端子５ａと端子５ｂとを
別々の端子であると認識し、それぞれの端子に任意の信
号線を接続し得る。したがって、ダミーセル４は、端子
５ａおよび５ｂに接続された２本の異なる信号線同士を
電気的に接続させることができる。

第１図において、第１のクロック信号発生回路３ａから
延びる第１のクロック信号線および第２のクロック信号
発生回路３ｂから延びる第２のクロック信号線は、それ
ぞれツリー状に配線されている。そして、上記第１のク
ロック信号線は、ダミーセル４ａ〜４ｄの各一方端子に
接続されている。また、上記第２のタロツク信号線は、
ダミーセル４ａ〜４ｄの各他方端子に接続されている。

したがって、第１および第２のクロック信号線は、各ダ
ミーセル４ａ〜４ｄにおいて相互に電気的に接続される
。なお、第１および／または第２のクロック信号線は、
必要な標準セルに対しても接続されている。

各ダミーセル４ａ〜４ｄは、それぞれ標準セル行の一部
として配置され、しかも端子５ａおよび５ｂにはそれぞ
れ別の名称が付されているので、自動配置配線プログラ
ムを実行するコンピュータは、通常の標準セルに配線を
施すのと全く同様に、各ダミーセル４ａ〜４ｄに対して
異なる２本のクロック信号線を配線することができる。

その結果、第１および第２のクロック信号線は、第９図
で示した理想的な配線と同様に、複数箇所において相互
に接続される。したがって、標準セル間でのクロック信
号の伝搬時間差か小さくなり、信号遅延による誤動作や
動作速度の低下を防ぐことができる。

第１図に示す実施例では、ダミーセル４８〜４ｄを各標
準セル行の端部に配置するようにしたが、第３図に示す
ように、ダミーセル４ａ〜４ｄを各標準セル行の中間に
配置するようにしてもよい。

また、第１図に示す実施例では、各標準セル行ごとに１
個のダミーセルを配置するようにしたが、第４図に示す
ように、各標準セル行に対して間欠的にダミーセルを配
置するようにしてもよい。この場合、第１図に示す実施
例に比べて、遅延時間の均一化は劣るが、第１０図のよ
うに１カ所で２本のクロック信号線を接続するものに比
べて、遅延時間の改善は図られている。

さらに、第４図の場合とは逆に、各標準セル行に２個以
上のダミーセルを配置するようにしてもよい。

以上説明した実施例においては、この発明をクロック信
号線に対して適用したが、その他の信号線に対してこの
発明を適用してもよい。すなわち、多数の標準セルに対
して共通接続されるような信号線であれば任意の信号線
に対してこの発明を適用し得る。そのような信号線とし
ては、たとえばリセット信号を伝搬させるためのリセッ
ト信号線がある。この場合、リセット信号発生源を複数
段す、各リセット信号発生源からのリセット信号線をダ
ミーセルによって複数箇所で相互に接続するようにすれ
ばよい。

また、以上説明した実施例においては、半導体チップ１
上に形成されたクロック信号発生回路３ａおよび３ｂを
クロック信号の発生源としたが、半導体チップ１の外部
がら与えられるクロック信号を半導体集積回路装置内部
に導入するためのタロツク信号入力ピンを半導体チップ
１に設け、このクロック信号入力ピンをクロック信号発
生源すなわちクロック信号出力手段とするようにしても
よい。クロック信号線以外の信号線に対してこの発明を
適用する場合も同様である。

さらに、以上説明した実施例においては、半導体チップ
１上に２つのクロック信号発生源３ａおよび３ｂを設け
るようにしたが、３つ以上のクロック信号発生源を設け
、３本の異なるクロック信号線に対してこの発明を適用
するようにしてもよい。この場合、ダミーセルとしては
、クロック信号発生源の数に対応する数の端子が設けら
れ、各端子がダミーセルの内部において相互に電気的に
接続される。そして、これら各端子に各クロック信号発
生源からのクロック信号線が接続される。

クロック信号線とは異なるその他の信号線に対してこの
発明が適用される場合も同様である。

さらに、以上説明した実施例においては、予め準備され
た複数種類の標準セルを選択して配置する構成となって
いたが、各標準セルは単一の最小限の論理機能を有する
ものであってもよい。たとえば、標準セルは、いわゆる
ゲートアレイにおける単位セルのように単一のトランジ
スタを含むものであってもよい。この場合でも自動配線
プログラムの適用が可能であり、ダミーセルを設けるこ
とによって各信号線同士の接続が可能となる。

［発明の効果］ 以上のように、この発明によれば、論理ゲート領域の複
数箇所に分散して複数のダミーセルを設け、このダミー
セルにおいて複数の信号出力手段からの各信号線同士を
接続させるようにしたので、各標準セルへの信号伝搬時
間遅延量が短縮化および均一化される。その結果、誤動
作が少なくしかも動作速度の速い半導体集積回路装置を
得ることができる。また、各標準セルへの信号伝搬の遅
延量の予想も簡単に行なえる。

【図面の簡単な説明】

第１図は、この発明の一実施例の半導体集積回路装置の
自動配置配線結果を示す図である。 第２図は、第１図に示す半導体集積回路装置において用
いられるダミーセルの構成を示す図である。 第３図は、この発明の他の実施例における自動配置配線
結果を示す図である。 第４図は、この発明のさらに他の実施例における自動配
置配線結果を示す図である。 第５図は、自動配置配線プログラムによって自動配置さ
れた半導体チップ上での標準セル行を示す図である。 第６図は、自動配置配線プログラムにおいて用いられる
標準セルの一例を示す図である。 第７図は、従来の半導体集積回路装置における自動配置
配線結果の一例を示す図である。 第８図は、従来の半導体集積回路装置における自動配置
配線結果の他の例を示す図である。 第９図は、従来の半導体集積回路装置において理想的な
配線が施された状態を示す図である。 第１０図は、従来の半導体集積回路装置における自動配
置配線結果のさらに他の例を示す図である。 図において、１は半導体チップ、２ａ〜２ｚは標準セル
、３ａは第１のクロック信号発生回路、３ｂは第２のク
ロック信号発生回路、４ａ〜４ｄはダミーセル、５ａお
よび５ｂは端子を示す。

Claims (1)

1. 【特許請求の範囲】 標準セルを複数個並べて構成された標準セル行が複数行
   配置された論理ゲート領域と、前記標準セルの形成され
   ていない配線領域とを有し、前記配線領域に所望の配線
   が施されることにより、所望の回路動作を実現する半導
   体集積回路装置であって、 それぞれが同一の信号を同一のタイミングで出力する複
   数の信号出力手段、 前記各信号出力手段に対応して設けられ、それぞれが対
   応する信号出力手段からの出力信号を前記論理ゲート領
   域に伝搬させる複数の信号線、および 前記論理ゲート領域の複数箇所に分散して設けられ、前
   記複数の信号線同士を複数箇所で短絡させるための複数
   のダミーセルを備える、半導体集積回路装置。