JP2952085B2 - クロック信号分配配線用のクラスタ生成方法 - Google Patents
クロック信号分配配線用のクラスタ生成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路内のク
ロック信号分配配線用のクラスタ生成方法に関する。
ロック信号分配配線用のクラスタ生成方法に関する。
【０００２】
【従来の技術】半導体基板上に構成されるデジタルシス
テムは、同期式順序回路で構成されている。この同期式
のシステムにおいては、クロック信号を基準にしてタイ
ミングを正常動作させている。理想的なクロック信号の
分配配線は、半導体基板上のいずれの場所においても全
く同じクロック信号が得られることであるが、実際に
は、クロック信号を引き回す配線、接続している素子に
よって、ディレイ（遅れ）が生じる。
テムは、同期式順序回路で構成されている。この同期式
のシステムにおいては、クロック信号を基準にしてタイ
ミングを正常動作させている。理想的なクロック信号の
分配配線は、半導体基板上のいずれの場所においても全
く同じクロック信号が得られることであるが、実際に
は、クロック信号を引き回す配線、接続している素子に
よって、ディレイ（遅れ）が生じる。
【０００３】このため、クロック信号の入力から最も近
い素子で得られたクロック信号と、最も遠い素子で得ら
れたクロック信号とには、スキュー（到達時間差）が生
じる。このスキューが大きいと回路は正常動作しなくな
る。従って、クロック信号の分配配線は、可能な限りデ
ィレイを小さくし、スキュー最小とすることが要求され
る。
い素子で得られたクロック信号と、最も遠い素子で得ら
れたクロック信号とには、スキュー（到達時間差）が生
じる。このスキューが大きいと回路は正常動作しなくな
る。従って、クロック信号の分配配線は、可能な限りデ
ィレイを小さくし、スキュー最小とすることが要求され
る。
【０００４】クロック信号の分配配線には、図４のよう
なＨ−トリー状の配線径路（図中、太線）を用いること
が多い。その際、１つのルートドライバーセル４１で駆
動できる素子の数は限られるため、複数個のバッファセ
ルを途中に挿入して各素子を駆動するのが一般的であ
る。
なＨ−トリー状の配線径路（図中、太線）を用いること
が多い。その際、１つのルートドライバーセル４１で駆
動できる素子の数は限られるため、複数個のバッファセ
ルを途中に挿入して各素子を駆動するのが一般的であ
る。
【０００５】１つのバッファセルからクロック信号が供
給される数個の素子の集合のことをクラスタ４２という
が、スキューにはこのクラスタ４２までの径路の差によ
るスキューとクラスタ間同士のスキューとがある。前者
においては、径路の差に伴う配線のＲＣ遅延差が原因で
あり、後者においては、主にクラスタ内の負荷容量差に
伴う遅延差が原因である。トリー全体のスキューはこの
両者のスキューの総和によって生じるため、これらのス
キューを最小にするようにトリーを生成することが重要
である。
給される数個の素子の集合のことをクラスタ４２という
が、スキューにはこのクラスタ４２までの径路の差によ
るスキューとクラスタ間同士のスキューとがある。前者
においては、径路の差に伴う配線のＲＣ遅延差が原因で
あり、後者においては、主にクラスタ内の負荷容量差に
伴う遅延差が原因である。トリー全体のスキューはこの
両者のスキューの総和によって生じるため、これらのス
キューを最小にするようにトリーを生成することが重要
である。
【０００６】このうち、クラスタまでの径路の差による
スキューの問題については、出願番号PH03-030721にお
いて、スキューが最小となるような、お互いの径路がほ
ぼ等ディレイとなる点にバランスする分岐点を設定し、
径路を作っており、解決されている。しかしながら、ク
ラスタの生成方法にはいくつかあるが、クラスタ内の負
荷容量差によるスキューの問題は未解決である。
スキューの問題については、出願番号PH03-030721にお
いて、スキューが最小となるような、お互いの径路がほ
ぼ等ディレイとなる点にバランスする分岐点を設定し、
径路を作っており、解決されている。しかしながら、ク
ラスタの生成方法にはいくつかあるが、クラスタ内の負
荷容量差によるスキューの問題は未解決である。
【０００７】クラスタの生成方法としては、素子の存在
に関わらず等面積で領域を分割する方法、素子の個数で
分割する方法などが一般的である。しかし、これらの方
法は、素子の全く存在しないクラスタができたり、素子
の分布が広範囲のものや狭い範囲のものがある場合にク
ラスタ内の配線容量に差が出たりする。その結果、各ク
ラスタ内の容量差が大きくなり、トリー生成におけるス
キュー要因となってしまう。
に関わらず等面積で領域を分割する方法、素子の個数で
分割する方法などが一般的である。しかし、これらの方
法は、素子の全く存在しないクラスタができたり、素子
の分布が広範囲のものや狭い範囲のものがある場合にク
ラスタ内の配線容量に差が出たりする。その結果、各ク
ラスタ内の容量差が大きくなり、トリー生成におけるス
キュー要因となってしまう。
【０００８】また、SA（シミュレイティッドアニーリン
グ）法を使ってクラスタ生成を行う方法（文献：S.Boo
n,S.Butler,R.Byrne,B.Setering,M.Casalanda,and A.Sc
herf,‘High Performance Clock Distribution for CMO
S ASICs’,IEEE 1989 Custom Integrated Circuits Con
fference）も提案されている。しかし、この方法は、各
クラスタ間の負荷容量差が最小になるまで素子の交換を
SA法により行う方法であり、負荷容量は考慮されている
が、クラスタ生成に時間がかかってしまう。
グ）法を使ってクラスタ生成を行う方法（文献：S.Boo
n,S.Butler,R.Byrne,B.Setering,M.Casalanda,and A.Sc
herf,‘High Performance Clock Distribution for CMO
S ASICs’,IEEE 1989 Custom Integrated Circuits Con
fference）も提案されている。しかし、この方法は、各
クラスタ間の負荷容量差が最小になるまで素子の交換を
SA法により行う方法であり、負荷容量は考慮されている
が、クラスタ生成に時間がかかってしまう。
【０００９】
【発明が解決しようとする課題】このように、従来のク
ロック信号分配配線時におけるクラスタ生成方法では、
各クラスタの負荷容量差を考慮していないためにスキュ
ーが生じたり、考慮していてもクラスタ生成時間が長く
かかるという問題があった。
ロック信号分配配線時におけるクラスタ生成方法では、
各クラスタの負荷容量差を考慮していないためにスキュ
ーが生じたり、考慮していてもクラスタ生成時間が長く
かかるという問題があった。
【００１０】そこで、この発明は、このような従来の事
情に鑑みてなされたものであり、その目的とするところ
は、クラスタ間の負荷容量差を最小とすることにより、
クラスタ間のスキューを小さくすることができるクラス
タ生成方法を提供することにある。
情に鑑みてなされたものであり、その目的とするところ
は、クラスタ間の負荷容量差を最小とすることにより、
クラスタ間のスキューを小さくすることができるクラス
タ生成方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板上のルートドライバーセルか
ら中継用バッファセルを経由して前記半導体基板上に分
散配置された素子にクロック信号を供給するに際して、
クロック信号を１バッファセルの駆動許可範囲内の素子
群（クラスタ）に信号供給を受ける素子を分けるクラス
タ生成において、クラスタ内の各素子間の配線負荷容量
と各素子のゲート負荷容量とから前記素子群内の負荷容
量総和を求め、求められた負荷容量総和が前記バッファ
セルの駆動可能範囲内でなければ、前記素子群を分割
し、分割された各素子群間の負荷容量総和の差が最小と
なるまで、負荷容量総和の大きい素子群から小さい素子
群へ素子を移動させて分割線の位置を変更して次のクラ
スタ候補とし、クラスタの負荷容量総和が前記バッファ
セルの駆動可能範囲内になるまで前記分割処理と素子の
移動を繰り返してクラスタを生成するように構成されて
いる。
め、本発明は、半導体基板上のルートドライバーセルか
ら中継用バッファセルを経由して前記半導体基板上に分
散配置された素子にクロック信号を供給するに際して、
クロック信号を１バッファセルの駆動許可範囲内の素子
群（クラスタ）に信号供給を受ける素子を分けるクラス
タ生成において、クラスタ内の各素子間の配線負荷容量
と各素子のゲート負荷容量とから前記素子群内の負荷容
量総和を求め、求められた負荷容量総和が前記バッファ
セルの駆動可能範囲内でなければ、前記素子群を分割
し、分割された各素子群間の負荷容量総和の差が最小と
なるまで、負荷容量総和の大きい素子群から小さい素子
群へ素子を移動させて分割線の位置を変更して次のクラ
スタ候補とし、クラスタの負荷容量総和が前記バッファ
セルの駆動可能範囲内になるまで前記分割処理と素子の
移動を繰り返してクラスタを生成するように構成されて
いる。
【００１２】
【作用】上記構成により、この発明は、半導体基板上に
分散配置された１クロックの信号の供給を受ける全素子
を対象に、素子間の配線負荷容量と各素子のゲート負荷
容量とから、素子群内の負荷容量総和を求める。求めた
負荷容量総和がクロック信号を供給するバッファセルの
駆動可能範囲内でなければ、この素子群を２分割、ある
いは３分割などに分割する。
分散配置された１クロックの信号の供給を受ける全素子
を対象に、素子間の配線負荷容量と各素子のゲート負荷
容量とから、素子群内の負荷容量総和を求める。求めた
負荷容量総和がクロック信号を供給するバッファセルの
駆動可能範囲内でなければ、この素子群を２分割、ある
いは３分割などに分割する。
【００１３】分割された各素子群間の負荷容量総和の差
が最小でなければ、差が最小となるまで負荷容量総和の
大きい素子群から小さい素子群へ素子を移動させて分割
線の位置を変更する。分割した後の各素子群の負荷容量
総和がバッファセルの駆動可能範囲内になるまで、分割
処理を繰り返す。
が最小でなければ、差が最小となるまで負荷容量総和の
大きい素子群から小さい素子群へ素子を移動させて分割
線の位置を変更する。分割した後の各素子群の負荷容量
総和がバッファセルの駆動可能範囲内になるまで、分割
処理を繰り返す。
【００１４】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１に、本発明のクロック信号分配配線用の
クラスタ生成方法のフローチャートを示す。今回の実施
例では、素子としてフリップフロップ（F/F）を用いた
場合を示している。
説明する。図１に、本発明のクロック信号分配配線用の
クラスタ生成方法のフローチャートを示す。今回の実施
例では、素子としてフリップフロップ（F/F）を用いた
場合を示している。
【００１５】まず、半導体基板上に分散配置されている
F/Fの個数や分布情報から得られる、配線負荷容量と各F
/Fのゲート負荷容量とから全F/Fの負荷容量総和を求
め、全F/Fをクラスタ候補とする（ステップＭ１）。次
に、クラスタ候補の素子群を１つ取り出す（ステップＭ
２）。最初は、全F/Fが１つのクラスタ候補として取り
出される。取り出された素子群の負荷容量総和がクロッ
ク信号を供給するバッファセルの駆動可能範囲内にある
かどうかを判断する（ステップＭ３）。
F/Fの個数や分布情報から得られる、配線負荷容量と各F
/Fのゲート負荷容量とから全F/Fの負荷容量総和を求
め、全F/Fをクラスタ候補とする（ステップＭ１）。次
に、クラスタ候補の素子群を１つ取り出す（ステップＭ
２）。最初は、全F/Fが１つのクラスタ候補として取り
出される。取り出された素子群の負荷容量総和がクロッ
ク信号を供給するバッファセルの駆動可能範囲内にある
かどうかを判断する（ステップＭ３）。
【００１６】この範囲外にある場合には、この素子群を
素子群が含まれる最小矩形の縦横比が正方形に近くなる
ように２分割し、２つの素子群を作る（ステップＭ
４）。そして、分割された２つの素子群の負荷容量総和
をそれぞれ算出する（ステップＭ５）。２つの素子群間
の負荷容量総和の差が最小かどうかを判断する（ステッ
プＭ６）。最小となった場合には、分割された両方の素
子群をクラスタ候補として登録し、分割前に候補とされ
た全F/Fをクラスタ候補から削除する（ステップＭ
７）。この後、ステップＭ２に戻って同様な処理を続け
る。
素子群が含まれる最小矩形の縦横比が正方形に近くなる
ように２分割し、２つの素子群を作る（ステップＭ
４）。そして、分割された２つの素子群の負荷容量総和
をそれぞれ算出する（ステップＭ５）。２つの素子群間
の負荷容量総和の差が最小かどうかを判断する（ステッ
プＭ６）。最小となった場合には、分割された両方の素
子群をクラスタ候補として登録し、分割前に候補とされ
た全F/Fをクラスタ候補から削除する（ステップＭ
７）。この後、ステップＭ２に戻って同様な処理を続け
る。
【００１７】ステップＭ６において、負荷容量総和の差
が最小となっていない場合には、負荷容量総和の大きい
素子群から負荷容量総和の小さい素子群へ、最も近い素
子を移して分割線の位置を変更する（ステップＭ８）。
このように、素子群間の負荷容量総和の差が最小になる
まで、ステップＭ５からステップＭ８までの処理を繰り
返す。
が最小となっていない場合には、負荷容量総和の大きい
素子群から負荷容量総和の小さい素子群へ、最も近い素
子を移して分割線の位置を変更する（ステップＭ８）。
このように、素子群間の負荷容量総和の差が最小になる
まで、ステップＭ５からステップＭ８までの処理を繰り
返す。
【００１８】一方、ステップＭ３において、素子群の負
荷容量総和がバッファセルの駆動可能範囲内である場合
には、その素子群をクラスタとして各種情報を登録し、
クラスタ候補から削除する（ステップＭ９）。さらに、
処理対象となるクラスタ候補の素子群がある場合にはス
テップＭ２に戻って処理を続け、対象の素子群がない場
合には終了する（ステップＭ１０）。
荷容量総和がバッファセルの駆動可能範囲内である場合
には、その素子群をクラスタとして各種情報を登録し、
クラスタ候補から削除する（ステップＭ９）。さらに、
処理対象となるクラスタ候補の素子群がある場合にはス
テップＭ２に戻って処理を続け、対象の素子群がない場
合には終了する（ステップＭ１０）。
【００１９】図２は、この発明のクラスタ生成方法を用
い、２分割処理によってクラスタを生成させた半導体基
板の平面図である。図２（ａ）は２分割の過程を示した
図であり、（ｂ）はクラスタ生成結果を示した図であ
る。図２（ａ）において、半導体基板１を上下に２分割
している分割線２が第１分割線であり、２分割された領
域をそれぞれ左右に２分割している分割線３が第２分割
線である。さらに、上下左右に２分割している分割線
４，５が第３，第４分割線である。
い、２分割処理によってクラスタを生成させた半導体基
板の平面図である。図２（ａ）は２分割の過程を示した
図であり、（ｂ）はクラスタ生成結果を示した図であ
る。図２（ａ）において、半導体基板１を上下に２分割
している分割線２が第１分割線であり、２分割された領
域をそれぞれ左右に２分割している分割線３が第２分割
線である。さらに、上下左右に２分割している分割線
４，５が第３，第４分割線である。
【００２０】図２（ｂ）に示すクラスタ１６〜３１は、
素子群が含まれる最小矩形であり、縦横比が正方形に近
くなるように生成されている。これらのクラスタ１６〜
３１は、その負荷容量総和の差が最小となるような素子
群から構成されている。
素子群が含まれる最小矩形であり、縦横比が正方形に近
くなるように生成されている。これらのクラスタ１６〜
３１は、その負荷容量総和の差が最小となるような素子
群から構成されている。
【００２１】図３は、図２（ｂ）のクラスタ１６〜３１
に対するクロックトリーのトポロジー図である。同図に
おいて、クロック信号を供給するルートドライバー３２
から配線経路３３がトリー状に分配配線されており、バ
ッファセル３４が各クラスタ１６〜３１内に配置されて
いる。図中、丸印で囲まれた点は、配線経路３３が分岐
する点、すなわち各クラスタ１６〜３１のスキューが最
小となる点である。
に対するクロックトリーのトポロジー図である。同図に
おいて、クロック信号を供給するルートドライバー３２
から配線経路３３がトリー状に分配配線されており、バ
ッファセル３４が各クラスタ１６〜３１内に配置されて
いる。図中、丸印で囲まれた点は、配線経路３３が分岐
する点、すなわち各クラスタ１６〜３１のスキューが最
小となる点である。
【００２２】なお、今回の実施例では、素子群を２分割
する場合について示したが、これに限らず、３分割のよ
うな２のべき乗でない分割を行うことも可能である。
する場合について示したが、これに限らず、３分割のよ
うな２のべき乗でない分割を行うことも可能である。
【００２３】
【発明の効果】以上詳述したように、本発明のクロック
信号分配配線用のクラスタ生成方法によれば、分割した
素子群間の負荷容量総和の差が最小となるように素子の
移動を行い、分割線の位置の変更を行っている。このた
め、クラスタ間のスキューを最小にすることができる。
さらに、SA法を用いていないので、高速にクラスタを生
成することができる。
信号分配配線用のクラスタ生成方法によれば、分割した
素子群間の負荷容量総和の差が最小となるように素子の
移動を行い、分割線の位置の変更を行っている。このた
め、クラスタ間のスキューを最小にすることができる。
さらに、SA法を用いていないので、高速にクラスタを生
成することができる。
【図１】この発明のクロック信号分配配線用のクラスタ
生成方法の一実施例の処理手順を示すフローチャートで
ある。
生成方法の一実施例の処理手順を示すフローチャートで
ある。
【図２】２分割処理によってクラスタが生成された半導
体基板の平面図である。
体基板の平面図である。
【図３】図２で示したクラスタに対してクロック信号を
分配配線したクロックトリーのトポロジー図である。
分配配線したクロックトリーのトポロジー図である。
【図４】従来のＨ−トリーによるクロック信号の分配配
線方法を説明するための配線図である。
線方法を説明するための配線図である。
１ 半導体基板 ２〜５ 分割線 １６〜３１ クラスタ ３２ ルートドライバー ３３ 配線経路 ３４ バッファセル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50
Claims (1)
- 【請求項１】 半導体基板上のルートドライバーセルか
ら中継用バッファセルを経由して前記半導体基板上に分
散配置された素子にクロック信号を供給するに際して、
クロック信号を１バッファセルの駆動許可範囲内の素子
群（クラスタ）に信号供給を受ける素子を分けるクラス
タ生成において、 クラスタ内の各素子間の配線負荷容量と各素子のゲート
負荷容量とから前記素子群内の負荷容量総和を求め、 求められた負荷容量総和が前記バッファセルの駆動可能
範囲内でなければ、前記素子群を分割し、 分割された各素子群間の負荷容量総和の差が最小となる
まで、負荷容量総和の大きい素子群から小さい素子群へ
素子を移動させて分割線の位置を変更して次のクラスタ
候補とし、 クラスタの負荷容量総和が前記バッファセルの駆動可能
範囲内になるまで前記分割処理と素子の移動を繰り返し
てクラスタを生成することを特徴とするクロック信号分
配配線用のクラスタ生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206952A JP2952085B2 (ja) | 1991-08-19 | 1991-08-19 | クロック信号分配配線用のクラスタ生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206952A JP2952085B2 (ja) | 1991-08-19 | 1991-08-19 | クロック信号分配配線用のクラスタ生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547932A JPH0547932A (ja) | 1993-02-26 |
| JP2952085B2 true JP2952085B2 (ja) | 1999-09-20 |
Family
ID=16531740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206952A Expired - Fee Related JP2952085B2 (ja) | 1991-08-19 | 1991-08-19 | クロック信号分配配線用のクラスタ生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952085B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651224B1 (en) | 1998-01-26 | 2003-11-18 | Fujitsu Limited | Method of optimizing signal lines within circuit, optimizing apparatus, recording medium having stored therein optimizing program, and method of designing circuit and recording medium having stored therein program for designing circuit |
| JP2009152451A (ja) * | 2007-12-21 | 2009-07-09 | Texas Instr Japan Ltd | 集積回路装置とそのレイアウト設計方法 |
| JP5326471B2 (ja) * | 2008-09-30 | 2013-10-30 | 富士通株式会社 | クロック信号供給回路の設計方法、情報処理装置およびプログラム |
-
1991
- 1991-08-19 JP JP3206952A patent/JP2952085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547932A (ja) | 1993-02-26 |
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