JP2772696B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、さらに特定
的には、複数の標準セル同士を配線することにより構成
されるような半導体集積回路装置に関する。

［従来の技術］ 近年、半導体技術の進歩は目覚ましく、多くの機能や
システムを１つの半導体チップに集積化できるようにな
ってきた。そのため、多くの分野で、色々なシステムを
１つの半導体チップ上へ集積化したいという要求が日増
しに高まってきている。さらに、その要求は、所望の機
能を有する半導体集積回路装置を短期間で入手したいと
いうところまで高まってきている。しかし、数十万個の
トランジスタの回路を人間の手で設計するのには、多く
の時間を必要とする。また、設計の誤りを見つけるのに
も多大な時間と費用を必要とする。そのため、半導体集
積回路装置の設計をコンピュータを利用してできるだけ
自動化したいという要求が新たに発生している。そのよ
うな要求を満たすために考えられているのが、CAD（Com
puter Added Design）技術である。このCAD技術の中
で、最も簡単に半導体集積回路装置の設計に使用される
のが、標準セルを用いた自動配置配線プログラムであ
る。

以下、第５図および第６図を参照して、従来の自動配
置配線プログラムによる半導体集積回路装置の自動設計
方法を説明する。

第６図に示される標準セル２は、自動設計の基本単位
となる論理セルであり、コンピュータで処理可能なデー
タとして予め登録されている。標準セル２としては、論
理和回路や論理積回路やカウンタ回路など、様々な種類
の回路が予め準備されている。所望する機能を実現する
にあたって必要な種類の標準セルを選択し組合わせて半
導体集積回路装置を設計することになる。標準セル２
は、その内部に組込まれた論理機能に対応して、複数の
入力端子および出力端子を有している。第６図に示され
る標準セル２は、入力／出力端子として、たとえば12本
の端子を有している。コンピュータが識別可能なように
各端子にはＡからＫまでの名称が付されている。この名
称はデータとして登録されている。したっがって、コン
ピュータは、各端子に付された名称に基づいて、各端子
の性質（どの標準セルのどの端子であるか）を認識し得
る。半導体集積回路装置の自動設計を行なうコンピュー
タは、まず必要な標準セルを選択し、それを自動配置す
る。すなわち、第５図に示されるように、半導体チップ
１上には、選択された標準セル2a,2b…が横方向に隣接
して並べられ、標準セル行が形成される。この標準セル
行は、半導体集積回路装置の機能実現に必要な行数だけ
形成される。第５図の従来装置では、標準セル行が４行
形成されている。これら標準セル2a〜2zが形成された領
域は、論理機能を行なう論理ゲート領域となる。一方、
標準セルが形成されていない余白の領域は、各標準セル
間を配線するための配線領域となる。すなわち、配線領
域には、アルミ配線等の配線が施され、各標準セル間で
入力／出力端子が接続される。これによって、それぞれ
が単一の論理機能を有する標準セルが複合化され、半導
体集積回路装置全体で所望の回路動作を実現することが
できる。以上説明した操作をコンピュータを利用して自
動で短時間で行なうものが、自動配置配線プログラムで
ある。

［発明が解決しようとする課題］ 上記のように、CAD技術による自動配置配線プログラ
ムによれば、複雑化した半導体集積回路装置の設計作業
を極めて迅速かつ正確に行なうことができる。しかしな
がら、このような自動配置配線プログラムによって得ら
れた半導体集積回路装置には、種々の問題があった。そ
の１つが、信号の遅延の問題である。たとえば、クロッ
ク信号線のように多くの標準セルの入力端子あるいは出
力端子に共通接続される信号線は、多くの負荷を有して
おり、その負荷によって信号の伝搬に遅延が生じるとい
う問題があった。このような問題は、集積回路が大規模
化するほど顕著となり、現在のように数十万個のトラン
ジスタを有する規模の半導体集積回路装置においては、
大きな問題となっている。この問題を第７図を参照し
て、さらに具体的に説明する。第７図に示される半導体
集積回路装置は、半導体チップ１上に設けられたクロッ
ク信号発生回路３から出力されるクロック信号が、自動
配置配線プログラムで配線されたクロック信号線によ
り、多数の標準セルに伝搬される状態を示している。ク
ロック信号線が、第７図に示されたように配線される
と、クロック信号発生回路３から遠ざかるに従ってクロ
ック信号線の負荷が増え、クロック信号が伝搬するまで
の時間も遅くなる。たとえば、クロック信号発生回路３
に最も近い標準セル2aと最も遠い標準セル2yとを比べた
場合、標準セル2aには素早くクロック信号が伝搬される
が、標準セル2yにはかなり遅れてクロック信号が伝搬さ
れる。このような信号伝搬の遅延は、半導体集積回路装
置が大規模化するにつれて大きくなる。そして、このよ
うな信号伝搬の遅延は、半導体集積回路装置の誤動作を
生じさせ、あるいは動作速度の低下を招く。

上記のような信号の伝搬の遅延による問題を緩和する
ために、種々の方策がとられている。たとえば、第８図
に示すように、クロック信号線を分岐させたツリー状に
配線するような自動配置配線プログラムがあった。第８
図に示すツリー状の配線は、第７図に示す無作為な配線
に比べて、最も早くクロック信号が伝搬される標準セル
と最も遅くクロック信号が伝搬される標準セルとの間の
信号伝搬の時間差は相当小さくなる。しかしながら、標
準セル2aと２уとでは、まだまだ時間差が大きかった。

そこで、複数の信号源を設けてさらに信号伝搬の時間
差を小さくする方法が考えられた。たとえば、第９図に
示されるように、半導体チップ１上には、複数の信号源
として、第１および第２のクロック信号発生回路3aおよ
び3bが設けられている。第１および第２のクロック信号
発生回路3aおよび3bは、各標準セル行の一端および他端
からクロック信号を伝搬させることにより、各標準セル
間での信号伝搬時間差の短縮化を図っている。この場合
もクロック信号発生回路が１つのときと同様に、各クロ
ック信号発生回路3aおよび3bのそれぞれに対してツリー
状の配線を施す方が良い。理想的には、第９図に示され
るように、第１および第２のクロック信号発生回路3aお
よび3bから延びる２本のツリー状のクロック信号線相互
を複数箇所で短絡すれば、各標準セルまでの信号伝搬時
間差は極めて小さくなる。

しかしながら、信号線の配線はコンピュータが自動で
行なうため、自動配置配線プログラムの実行結果を常に
第９図に示すような理想的な状態にすることは困難であ
った。一般的には、従来の自動配置配線プログラムによ
れば、第10図に示すように、各クロック信号発生回路か
らのクロック信号線を相互に１カ所でのみ接続する場合
が多かった。この場合、標準セル2a2уとについて見れ
ば、信号伝搬時間差は、第８図に示す場合と変わらず、
信号源を複数個設けた利点が生かされていない。

それゆえに、この発明の目的は、コンピュータによる
自動配線を行なった場合に、各標準セルへの信号伝搬の
遅延量ができるだけ小さくなるような半導体集積回路装
置を提供することである。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、標準セルを複
数個並べて構成された標準セル行が複数行配置された論
理ゲート領域と、標準セルの形成されていない配線領域
とを有し、この配線領域に所望の配線が施されることに
より、所望の回路動作を実現するものであって、複数の
信号出力手段と、複数の信号線と、複数のダミーセルと
を備えている。複数の信号出力手段は、それぞれが同一
の信号を同一のタイミングで出力する。複数の信号線
は、各信号出力手段に対応して設けられおり、それぞれ
が対応する信号出力手段からの出力信号を論理ゲート領
域に伝搬させる。複数のダミーセルは、論理ゲート領域
の複数箇所に分散して設けられており、複数の信号線同
士を複数箇所で短絡させる。

［作用］ この発明においては、各信号線同士を短絡させるため
のダミーセルを論理ゲート領域の複数箇所に分散して設
けることにより、信号線同士を配線領域において短絡さ
せる必要がなく、通常の標準セルへの接続と同様の態様
で、各信号線同士を複数箇所で短絡させることができ
る。

［実施例］ 第１図および第２図を参照して、まずこの発明の一実
施例について説明する。登録された標準セルの中から、
半導体集積回路装置の所望の回路動作を達成するために
必要な標準セル2a〜2zが選択され、自動配置プログラム
によって半導体チップ１上に規則的に配列される。すな
わち、半導体チップ１上には、複数の標準セル行が形成
される。なお、各標準セル行のそれぞれの一端には、ダ
ミーセル4a〜4dが配置される。各ダミーセル4a〜4dは、
第２図にダミーセル４として代表的に示されているよう
に、２つの端子5aおよび5bを有している。これら端子5a
および5bは、ダミーセル４の内部において電気的に接続
されている。半導体チップ１上には、第９図あるいは第
10図に示す従来の半導体集積回路装置と同様に、複数の
クロック信号出力手段として第１および第２のクロック
信号発生回路3aおよび3bが形成されている。これら第１
および第２のクロック信号発生回路3aおよび3bは、それ
ぞれが同一のクロック信号を同一のタイミングで発生す
る。以上述べた標準セル2a〜2z,ダミーセル4a〜4d,第１
および第２のクロック信号発生回路3aおよび3bに対し
て、自動配線プログラムにより、必要な配線を施すこと
により第１図の半導体集積回路装置は所望の回路動作を
実現することができる。なお、第１図においては、この
発明の理解を容易にするために、クロック信号線のみが
配線された状態を示している。

ところで、一般的に、標準セルでは、その内部におい
て電気的に接続されている端子には同じ名称が付されて
いる。たとえば、第６図に示す標準セル２では、内部で
接続されている端子には同じ名称たとえばＫが付されて
いる。自動配置配線プログラムを実行するコンピュータ
は、同じ名称が付された端子は同一の端子であると認識
し、通常、いずれか１つの端子にのみ信号線を接続す
る。これに対し、本発明で用いられるダミーセルにおい
ては、各端子は内部で接続されているが、別々の名称が
付されている。たとえば、第２図に示すダミーセル４に
おいては、端子5aにＡの名称が付され、端子5bにＢの名
称が付されている。したがって、自動配置配線プログラ
ムを実行するコンピュータは、端子5aと端子5bとを別々
の端子であると認識し、それぞれの端子に任意の信号線
を接続し得る。したがって、ダミーセル４は、端子5aお
よび5bに接続された２本の異なる信号線同士を電気的に
接続させることができる。

第１図において、第１のクロック信号発生回路3aから
延びる第１のクロック信号線および第２のクロック信号
発生回路3bから延びる第２のクロック信号線は、それぞ
れツリー状に配線されている。そして、上記第１のクロ
ック信号線は、ダミーセル4a〜4dの各一方端子に接続さ
れている。また、上記第２のクロック信号線は、ダミー
セル4a〜4dの各他方端子に接続されている。したがっ
て、第１および第２のクロック信号線は、各ダミーセル
4a〜4dにおいて相互に電気的に接続される。なお、第１
および／または第２のクロック信号線は、必要な標準セ
ルに対しても接続されている。

各ダミーセル4a〜4dは、それぞれ標準セル行の一部と
して配置され、しかも端子5aおよび5bにはそれぞれ別の
名称が付されているので、自動配置配線プログラムを実
行するコンピュータは、通常の標準セルに配線を施すの
と全く同様に、各ダミーセル4a〜4dに対して異なる２本
のクロック信号線を配線することができる。その結果、
第１および第２のクロック信号線は、第９図で示した理
想的な配線と同様に、複数箇所において相互に接続され
る。したがって、標準セル間でのクロック信号の伝搬時
間差が小さくなり、信号遅延による誤動作や動作速度の
低下を防ぐことができる。

第１図に示す実施例では、ダミーセル4a〜4dを各標準
セル行の端部に配置するようにしたが、第３図に示すよ
うに、ダミーセル4a〜4dを各標準セル行の中間に配置す
るようにしてもよい。

また、第１図に示す実施例では、各標準セル行ごとに
１個のダミーセルを配置するようにしたが、第４図に示
すように、各標準セル行に対して間欠的にダミーセルを
配置するようにしてもよい。この場合、第１図に示す実
施例に比べて、遅延時間の均一化は劣るが、第10図のよ
うに１カ所で２本のクロック信号線を接続するものに比
べて、遅延時間の改善は図られている。

さらに、第４図の場合とは逆に、各標準セル行に２個
以上のダミーセルを配置するようにしてもよい。

以上説明した実施例においては、この発明をクロック
信号線に対して適用したが、その他の信号線に対してこ
の発明を適用してもよい。すなわち、多数の標準セルに
対して共通接続されるような信号線であれば任意の信号
線に対してこの発明を適用し得る。そのような信号線と
しては、たとえばリセット信号を伝搬させるためのリセ
ット信号線がある。この場合、リセット信号発生源を複
数設け、各リセット信号発生源からのリセット信号線を
ダミーセルによって複数箇所で相互に接続するようにす
ればよい。

また、以上説明した実施例においては、半導体チップ
１上に形成されたクロック信号発生回路3aおよび3bをク
ロック信号の発生源としたが、半導体チップ１の外部か
ら与えられるクロック信号を半導体集積回路装置内部に
導入するためのクロック信号入力ピンを半導体チップ１
に設け、このクロック信号入力ピンをクロック信号発生
源すなわちクロック信号出力手段とするようにしてもよ
い。クロック信号線以外の信号線に対してこの発明を適
用する場合も同様である。

さらに、以上説明した実施例においては、半導体チッ
プ１上に２つのクロック信号発生源3aおよび3bを設ける
ようにしたが、３つ以上のクロック信号発生源を設け、
３本の異なるクロック信号線に対してこの発明を適用す
るようにしてもよい。この場合、ダミーセルとしては、
クロック信号発生源の数に対応する数の端子が設けら
れ、各端子がダミーセルの内部において相互に電気的に
接続される。そして、これら各端子に各クロック信号発
生源からのクロック信号線が接続される。クロック信号
線とは異なるその他の信号線に対してこの発明が適用さ
れる場合も同様である。

さらに、以上説明した実施例においては、予め準備さ
れた複数種類の標準セルを選択して配置する構成となっ
ていたが、各標準セルは単一の最小限の論理機能を有す
るものであってもよい。たとえば、標準セルは、いわゆ
るゲートアレイにおける単位セルのように単一のトラン
ジスタを含むものであってもよい。この場合でも自動配
線プログラムの適用が可能であり、ダミーセルを設ける
ことによって各信号線同士の接続が可能となる。

［発明の効果］ 以上のように、この発明によれば、論理ゲート領域の
複数箇所に分散して複数のダミーセルを設け、このダミ
ーセルにおいて複数の信号出力手段からの各信号線同士
を接続させるようにしたので、各標準セルへの信号伝搬
時間遅延量が短縮化および均一化される。その結果、誤
動作が少なくしかも動作速度の速い半導体集積回路装置
を得ることができる。また、各標準セルへの信号伝搬の
遅延量の予想も簡単に行なえる。

【図面の簡単な説明】

第１図は、この発明の一実施例の半導体集積回路装置の
自動配置配線結果を示す図である。 第２図は、第１図に示す半導体集積回路装置において用
いられるダミーセルの構成を示す図である。 第３図は、この発明の他の実施例における自動配置配線
結果を示す図である。 第４図は、この発明のさらに他の実施例における自動配
置配線結果を示す図である。 第５図は、自動配置配線プログラムによって自動配置さ
れた半導体チップ上での標準セル行を示す図である。 第６図は、自動配置配線プログラムにおいて用いられる
標準セルの一例を示す図である。 第７図は、従来の半導体集積回路装置における自動配置
配線結果の一例を示す図である。 第８図は、従来の半導体集積回路装置における自動配置
配線結果の他の例を示す図である。 第９図は、従来の半導体集積回路装置において理想的な
配線が施された状態を示す図である。 第10図は、従来の半導体集積回路装置における自動配置
配線結果のさらに他の例を示す図である。 図において、１は半導体チップ、2a〜2zは標準セル、3a
は第１のクロック信号発生回路、3bは第２のクロック信
号発生回路、4a〜4dはダミーセル、5aおよび5bは端子を
示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】標準セルを複数個並べて構成された標準セ
   ル行が複数行配置された論理ゲート領域と、前記標準セ
   ルの形成されていない配線領域とを有し、前記配線領域
   に所望の配線が施されることにより、所望の回路動作を
   実現する半導体集積回路装置であって、 それぞれが同一の信号を同一のタイミングで出力する複
   数の信号出力手段、 前記各信号出力手段に対応して設けられ、それぞれが対
   応する信号出力手段からの出力信号を前記論理ゲート領
   域に伝搬させる複数の信号線、および 前記論理ゲート領域の複数箇所に分散して設けられ、前
   記複数の信号線同士を複数箇所で短絡させるための複数
   のダミーセルを備える、半導体集積回路装置。