JP2000029562A

JP2000029562A - 半導体集積回路及びクロック供給回路の設計方法

Info

Publication number: JP2000029562A
Application number: JP10195419A
Authority: JP
Inventors: Hiroki Tsurusaki; 宏亀鶴▲崎▼; Tsuyoshi Takahashi; 強高橋; Yoshihiro Nonaka; 義弘野中; Kazuo Kato; 和雄加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-07-10
Filing date: 1998-07-10
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】クロックスキューの低減とクロックバッファ
の動作による電原系ノイズの低減との双方を実現できる
半導体集積回路を提供する。【解決手段】クロックスキューを同一段のクロックバ
ッファ毎に制御しようとするものではなく、第1に、ク
ロック発生源（ＣＧ）から順序回路（ＦＦ１〜ＦＦ７）
のクロック入力端に至るクロックパス全体のディレイが
同一になるように制御しようとするものであり、第2
に、相互に同一段のクロックバッファへのクロック到達
タイミングを相違させ、若しくは同一段のクロックバッ
ファの出力反転動作タイミングがずれるようにしようと
するものである。前者によってクロックスキューを低減
し、後者によってクロックバッファの反転出力動作に起
因するノイズを低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期動作する半導体集積回路におけるクロック供給技術に
関し、例えば、システムＬＳＩ（Large Scale Integrat
ed Circuits）若しくはＡＳＩＣ（Application Specifi
c Integrated Circuits）等の大規模論理集積回路に適
用して有効な技術に関する。

【０００２】

【従来の技術】従来、電原系のノイズ対策として、特開
平３−２３２３１７号公報には出力バッファに入力され
る信号の位相をずらし同時に動作する出力バッファの数
を減らしてノイズ対策を図った半導体集積回路が示され
る。また、特開平３−７５９７６号公報及び特開平６−
１６２２２４号公報にはディジタルデータ処理部とアナ
ログデータ処理部に各々入力されるシステムクロックの
位相をずらしてノイズ対策を行った半導体集積回路が示
されている。

【０００３】一方、クロック同期型半導体集積回路にお
いてクロック信号のスキューを低減することによって回
路動作を高速化することができる。例えば、クロック供
給系に多段のクロックバッファを配置し、同一段のクロ
ックバッファには同一種類のクロックバッファを用い、
さらにそれらクロックバッファのファンアウト数を同一
にし、クロックバッファ間のクロック配線を相互に等長
且つ等幅にすることによって、クロックスキューを容易
に低減できる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記ク
ロックスキューの低減技術では、全てのクロックバッフ
ァは同時に出力反転動作を行うから、電源配線に無視し
得ない大きな電流が流れ、電源ノイズが繰返し発生する
ことが本発明者によって明らかにされた。このとき、上
記従来の電源ノイズ対策をそのまま適用することはでき
ない。クロック供給技術では、順序回路に入力されるク
ロック信号の位相は最終的に揃っていなければならな
い。順序回路に至るまでの途中のクロックバッファによ
る電源ノイズを低減しなければならない。

【０００５】本発明の目的は、クロックスキューの低減
とクロックバッファの動作による電原ノイズの低減との
双方を実現できる半導体集積回路を提供することにあ
る。

【０００６】本発明の別の目的はクロックスキューの低
減と多数のクロックバッファの動作による電原ノイズの
低減との双方を解決できるクロック供給回路を設計する
方法を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、本願発明は、クロックスキュー
を同一段のクロックバッファ毎に制御しようとするもの
ではなく、第1に、クロック発生源から順序回路のクロ
ック入力端に至るクロックパス全体のディレイ（パスデ
ィレイ）が同一になるように制御しようとするものであ
り、第2に、相互に同一段のクロックバッファへのクロ
ック到達タイミングを相違させ、若しくは同一段のクロ
ックバッファの出力反転動作タイミングがずれるように
しようとするものである。前者によってクロックスキュ
ーを低減し、後者によってクロックバッファの反転出力
動作に起因する電源ノイズを低減する。上記手段を更に
具体的な態様に分けて説明する。

【００１０】半導体集積回路は、クロック発生回路（Ｃ
ＧＲ）と、クロック信号に同期動作される複数個の順序
回路（ＦＦ１〜ＦＦ７）と、クロック発生回路から順序
回路に至るクロック伝達経路に配置されたクロックバッ
ファ（ＣＢＦ１〜ＣＢＦ３３）及びクロック配線（ＣＬ
Ｎ１〜ＣＬＮ３）とを、半導体チップに備える。半導体
集積回路に含まれる順序回路はクロック信号の立ち上が
り又は立ち下がりの何れか一方の変化に同期して動作さ
れる場合を想定したとき、複数の前記クロック伝達経路
は、経路終端の順序回路には実質的に同じ位相のクロッ
ク信号を夫々供給し、経路途中には出力反転動作タイミ
ングが他のクロック伝達経路のクロックバッファとは相
違されたクロックバッファを有する。一方、クロック信
号の立ち上がり同期で動作する順序回路とクロック信号
の立ち下がり同期で動作する順序回路の双方を半導体集
積回路が有する場合を想定したときは、複数の前記クロ
ック伝達経路は、順序回路を実質的に同じタイミングで
出力反転動作させるクロック信号を経路終端の順序回路
に夫々供給し、経路途中には出力反転動作タイミングが
他のクロック伝達経路のクロックバッファとは相違され
たクロックバッファを有する。上記によれば、クロック
発生源から順序回路のクロック入力端に至るクロックパ
ス全体でクロック信号ディレイが一定になるようにされ
ているから、クロックスキューは低減される。このと
き、クロックパスには相互に出力反転動作タイミングの
異なるクロックバッファが配置されているから、多数の
クロックバッファの出力反転動作は少しずつタイミング
がずらされ、これにより、多数のクロックバッファの動
作に起因する電原系ノイズが低減される。

【００１１】前記クロックバッファにおける出力反転動
作タイミングの違いは、出力回路のトランジスタサイ
ズ、直列接続された前段回路と終段回路を接続する配線
の信号遅延、或いは、クロック入力端子に接続されるク
ロック配線の信号遅延等によって得ることができる。

【００１２】クロック供給回路の設計方法は、クロック
発生回路から順序回路に至るクロック伝達経路にクロッ
クバッファを仮想的に配置し、配置したクロックバッフ
ァの論理的結合を生成する第1処理（Ｓ１）と、前記論
理的に結合されるクロックバッファとの間の仮想的な信
号伝播遅延時間の目標であるネットディレイ予算値（Ｄ
ｃｌｎ１０…）を初期設定する第2処理（Ｓ２）と、第
１処理で仮想的に配置されたクロックバッファの種類を
変更する第３処理（Ｓ５）と、第３処理によるクロック
バッファの種類変更に応じて当該クロックバッファが介
在されたクロック伝達経路のネットディレイ予算値を初
期値から変更する第４処理（Ｓ６）とを含む。第2処理
では初期的に、複数の前記クロック伝達経路に対し経路
終端の順序回路には実質的に同じ位相のクロック信号を
（若しくは、順序回路を実質的に同じタイミングで反転
動作させるクロック信号を）供給可能にネットディレイ
予算値が初期設定される。第3処理では、複数系統のク
ロック伝達経路に対し経路途中のクロックバッファには
異なる位相のクロック信号が供給可能にされる。第３処
理によって、複数の前記クロック伝達経路終端の順序回
路は同一位相で動作できなくなるので、第４処理ではそ
の状態を解消するために、再度、複数系統のクロック伝
達経路に対し経路終端の順序回路には実質的に同じタイ
ミングで反転動作させるクロック信号を供給可能に、ネ
ットディレイ予算値の修正を行う。

【００１３】この方法により、クロックスキューの低減
と多数のクロックバッファの動作による電原ノイズの低
減との双方を解決できるクロック供給回路を設計するこ
とができる。

【００１４】上記では、第３処理によって複数の前記ク
ロック伝達経路終端の順序回路が同一位相で動作できな
くなるとき、第４処理ではその状態を解消したが、前記
第４処理を考慮して第３処理を行うことができる。すな
わち、第2処理の後、順序回路に供給されるクロック信
号の位相を前記第２処理完了時点から変更することなく
第１処理で仮想的に配置された複数個のクロックバッフ
ァの種類を変更し、複数の前記クロック伝達経路に対し
経路途中のクロックバッファには異なる位相のクロック
信号を供給可能にするように第３処理を行えばよい。或
いは、第2処理の後、クロック信号による順序回路の反
転出力動作タイミングを前記第２処理完了時点から変更
することなく第１処理で仮想的に配置された複数のクロ
ックバッファの種類を変更し、複数の前記クロック伝達
経路に対し経路途中のクロックバッファには異なる位相
のクロック信号を供給可能にするように第３処理を行え
ばよい。

【００１５】

【発明の実施の形態】図１には本発明に係る半導体集積
回路におけるクロック供給系の概略がツリー構造で示さ
れる。ＣＧＲはクロック発生回路、ＦＦ１〜ＦＦ７はク
ロック信号に同期動作される複数個のフリップフロップ
である。クロック発生回路ＣＧＲからフリップフロップ
ＦＦ１〜ＦＦ７に至るクロック伝達経路には、複数個の
クロックバッファＣＢＦ１、ＣＢＦ１０〜ＣＢＦ１３、
ＣＢＦ２０〜ＣＢＦ２３、ＣＢＦ３０〜ＣＢＦ３３と、
クロック配線ＣＬＮ１〜ＣＬＮ５とが配置されている。
図においてＣＢＦ１、ＣＢＦ３０、ＣＢＦ３３以外のク
ロックバッファの後段回路については図示を省略してあ
る。クロック配線ＣＬＮ１〜ＣＬＮ５は、特に制限され
ないが、クロック伝達経路を夫々４分岐させる。

【００１６】クロック発生回路ＣＧＲを起点に各階層Ｌ
１〜Ｌ４毎のクロックバッファの種類は同一ではなく、
相違されている。その相違は、クロックバッファの駆動
能力、動作遅延時間などである。また、各階層毎のクロ
ック配線も基端から各分岐先までの配線が等長・等幅に
統一されていない。これにより、クロック発生回路ＣＧ
Ｒを起点に各階層Ｌ１〜Ｌ４毎のクロックバッファは、
出力反転動作タイミングが相違されている。その相違が
全てのクロックバッファで生ずれば最良であるが実際に
は不可能であり、同一階層のクロックバッファは一群毎
に出力反転動作がずらされることになる。図では、例え
ば第２階層Ｌ２のクロックバッファＣＢＦ１０〜ＣＢＦ
１３の夫々、第３階層Ｌ３のクロックバッファＣＢＦ２
０〜ＣＢＦ２３の夫々、第４階層Ｌ４のクロックバッフ
ァＣＢＦ３０〜ＣＢＦ３３の夫々は全て出力反転タイミ
ングがずらされている。

【００１７】図２には負荷駆動能力や動作遅延時間（素
子ディレイ）が相違される複数種類のクロックバッファ
の例が示される。例えばクロックバッファは２個のイン
バータを直列接続して構成することができる。（ａ）に
示されるクロックバッファは、素子ディレイがｔ０、駆
動能力（駆動負荷換算）はｋ０である。これに対して
（ｂ）に示されるクロックバッファはトランジスタサイ
ズが大きくされ、素子ディレイがｔ１（ｔ０＜ｔ１）、
駆動能力はｋ１（ｋ１＞ｋ０）である。（ｃ）〜（ｅ）
に示されるクロックバッファはトランジスタサイズを入
力段インバータと出力段インバータとの間で相違させ、
それによって駆動能力を相異させている。また、（ｄ）
に示されるように入力段インバータと出力段インバータ
とを接続する内部配線の長短によって素子ディレイを変
えることができる。

【００１８】前記同一階層のクロックバッファの入力ク
ロックの位相のずれ幅は、例えば図３の範囲が最適であ
る。そのずれ幅の最適範囲は、クロックパルス幅をＣＷ
とすると、位相進み側では１つ下位の階層の入力クロッ
ク位相に対してＣＷ／２〜ＣＷの範囲である。位相遅れ
側に対しても同じである。

【００１９】図４には図１の構成によって得られるクロ
ックバッファ及びフリップフロップへの入力クロックパ
ルスの一例が示される。各階層毎のクロックバッファの
出力反転動作タイミングが相互にずれている。但し、フ
リップフロップの入力クロック信号の位相はずれていな
い。

【００２０】このように、各階層毎のクロックバッファ
の出力反転動作タイミングが相互にずれていると、多数
のクロックバッファへの電源供給が時間的に分散され、
電源ノイズを抑えることができる。但し、各階層毎のク
ロックバッファの出力反転動作タイミングが相互にずれ
ていても、経路終端の各フリップフロップＦＦ１〜ＦＦ
７には実質的に同じ位相のクロック信号が夫々供給され
るように、個々のクロックバッファの種類、並びに各ク
ロック配線の配線長が考慮されている。したがって、ク
ロックスキューの低減も保証されている。

【００２１】図５の比較例は、同一段（同一階層）のク
ロックバッファには同一種類のクロックバッファを用
い、さらにそれらクロックバッファのファンアウト数を
同一にし、クロックバッファ間のクロック配線を相互に
等長且つ等幅にする構成である。この構成によれば、図
６に例示されるように、各階層のクロックバッファ及び
フリップフロップには同じ位相でクロックが供給され
る。従って、同一階層のクロックバッファの出力反転動
作タイミングは同時であるから、多数のクロックバッフ
ァの動作のために同時に大きな電流が流れ、無視し得な
い電源ノイズを生ずる。図５の比較例の場合、後段の階
層ほど同時動作されるフリップフロップの数が多いか
ら、それに従って電源ノイズのピーク値が大きくなって
いる。図１の場合には、電源ノイズのピーク値は変化せ
ず、レベルの低いノイズ期間が長くなっているだけであ
る。尚、図７で示されるようにクロックスキュー制御を
全く行わなければ、クロックバッファの入力パルス位相
はランダムにずれ、そのランダムな位相のずれにより、
大きな電源ノイズは生じないが、クロック同期動作速度
を高速化するには不向きである。

【００２２】図８には図１で説明したクロック供給系を
コンピュータを用いて設計するための手順が示される。
第１処理の一例であるクロック論理ネットの生成処理
（Ｓ１）では、クロック発生回路からフリップフロップ
に至るクロック伝達経路にクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する。仮想的に配置されるクロックバッファは、特に制
限されないが、少なくとも同一階層では同一のクロック
バッファとされる。

【００２３】第２処理の一例であるネットディレイ予算
値設定処理（Ｓ２）では、前記論理的に結合されたクロ
ックバッファとの間の仮想的な信号伝播遅延時間の目標
値であるネットディレイ予算値を、仮想的な配置配線パ
ターンを元に初期設定し、複数のクロック伝達経路に対
し経路終端のフリップフロップには実質的に同じ位相の
クロック信号を供給可能にする。要するに、ステップＳ
１，Ｓ２の処理では、目標仕様に合わせて、図５と同様
に、クロック供給系に階層的に多段で配置されたクロッ
クバッファに対し、同一階層のクロックバッファには同
一種類のクロックバッファを用い、さらにそれらクロッ
クバッファのファンアウト数を同一にし、クロックバッ
ファ間のクロック配線を相互に等長且つ等幅にする。

【００２４】図９には前記ステップＳ１、Ｓ２の処理で
特定された論理的な構成の一例が示される。クロックバ
ッファＣＢＦ１０〜ＣＢＦ３３の素子ディレイＤｃｂｆ
１０〜Ｄｃｂｆ３３は階層毎に同一であり、クロック配
線ＣＬＮ１〜ＣＬＮ４のネットディレイ予算値Ｄｃｌｎ
１０〜Ｄｃｌｎ４３も階層毎に同一である。素子ディレ
イはクロックバッファ固有の回路構成に応じて決まる所
定の既定値である。ネットディレイ予算値は、クロック
バッファの出力からクロックバッファの入力に到る経路
毎、クロックバッファの出力からフリップフロップのク
ロック入力に到る経路毎に考慮される。例えば、ネット
ディレイ予算値Ｄｃｌｎ１０はクロックバッファＣＢＦ
１の出力からクロックバッファＣＢＦ１０のクロック入
力までの経路のクロック伝播遅延時間の目標値であり、
クロックディレイ予算値Ｄｃｌｎ４３はクロックバッフ
ァＣＢＦ３３の出力からフリップフロップＦＦ４のクロ
ック入力までの経路のクロック伝播遅延時間の目標値で
ある。ネットディレイ予算値はレイアウト設計における
配線遅延の目標値とされる。

【００２５】図８においてネット再構築処理（Ｓ５）は
第３処理の一例であり、クロック論理ネットの生成処理
（Ｓ１）で仮想的に配置されたクロックバッファの種類
を変更する処理であり、複数の前記クロック伝達経路に
対し経路途中のクロックバッファには異なる位相のクロ
ック信号を供給可能にする。クロックバッファの種類変
更は、ファンナウト数、負荷駆動能力、セル動作遅延時
間等を考慮して、例えば図２に例示されるクロックバッ
ファから別のクロックバッファを選択する処理である。

【００２６】図８において、ネットディレイ予算値再設
定処理（Ｓ６）は第４処理の一例であり、前記ネット再
構築処理（Ｓ５）によるクロックバッファの種類変更に
応じて当該クロックバッファが介在されたクロック伝達
経路のネットディレイ予算値を変更し、再び、複数の前
記クロック伝達経路に対し経路終端の順序回路には実質
的に同じ位相のクロック信号を供給可能にする処理であ
る。

【００２７】前記ステップＳ５，Ｓ６の処理をクロック
バッファの各階層毎のようなグループに分けて行うよう
にするために、グルーピングのための処理Ｓ３，Ｓ４が
設けられ、また、全てのグループに対してステップＳ
５，Ｓ６の処理を一巡させるために処理Ｓ７〜Ｓ９が設
けられている。

【００２８】図１１には前記グルーピング処理Ｓ３，Ｓ
４の具体的な一例が示される。例えばクロックバッファ
の階層毎にグループ化されている。レベル１の階層をグ
ループＧｒ．１とグループＧｒ．２に分けている。レベ
ル２の階層をグループＧｒ．１〜グループＧｒ．４に分
けている。グループは、バッファの種類やネットディレ
イ予算値の変更の単位とされる。グループの大きさは任
意であるが、小さ過ぎれば計算機処理時間が膨大にな
り、大きすぎれば本発明が企図するノイズ低減効果が薄
れる。この段階において、各レベル内では各ネットのネ
ットディレイは一定である。

【００２９】図１２には図１１でグルーピングされたレ
ベル１の階層に対するネット再構築処理Ｓ５及びネット
ディレイ予算値再設定処理Ｓ６の一例が示される。即
ち、ネット再構築処理Ｓ５においてグループＧｒ．２の
クロックバッファ２のサイズを大きくしてファンナウト
数を増やした。レベル1におけるクロックバッファ２の
サイズ変更（ファンナウト数変更）は、レベル２にグル
ープＧｒ．５の新設をもたらし、レベル１の内部におけ
るネットディレイには影響を及ぼさない。よってこの例
ではレベル１における予算値再設定は行われない。図１
２の例ではレベル１には２つのグループしかないので、
一方のグループＧｒ．２についてクロックバッファの種
類を変更しておけば、後段のレベル２のクロックバッフ
ァの動作タイミングを相互にずらすことが可能になる。

【００３０】図１３には図１１でグルーピングされたレ
ベル２の階層に対するネット再構築処理Ｓ５及びネット
ディレイ予算値再設定処理Ｓ６の一例が示される。即
ち、レベル２に対するネット再構築処理Ｓ５において、
レベル1におけるクロックバッファ２のサイズ変更によ
ってレベル２にグループＧｒ．５のクロックバッファ５
を新設する。そして、ネット再構築処理Ｓ５及びネット
ディレイ予算値再設定処理Ｓ６を含むループの処理によ
り、基点のクロックバッファ１からフリップフロップ６
までのパスディレイ（素子ディレイとネットディレイの
合計）が同一になるように、クロックバッファ３〜５の
種類を決定し、夫々のネットディレイに合わせて対応す
るネットディレイ予算値を修正する。例えば、図１３の
例では、特に制限されないが、レベル２におけるグルー
プＧｒ．３のクロックバッファ３及びグループＧｒ．４
のクロックバッファ４に対してもバッファの種類例えば
ファンナウト数を変更している。これに伴って、ネット
ディレイ予算値再設定処理Ｓ６では、基点のクロックバ
ッファ１からレベル１のクロックバッファ２及びレベル
２のグループＧｒ．３のクロックバッファ３を介してフ
リップフロップ６に至るまでの夫々のパスディレイ、基
点のクロックバッファ１からレベル１のクロックバッフ
ァ２及びレベル２のグループＧｒ．４のクロックバッフ
ァ４を介してフリップフロップ６に至るまでの夫々のパ
スディレイ、基点のクロックバッファ１からレベル１の
クロックバッファ２及びレベル２のグループＧｒ．５の
クロックバッファ５を介してフリップフロップ６に至る
までの夫々のパスディレイを、相互に同一の既定値に合
わせるように、レベル２のネットディレイ予算値（例え
ばクロックバッファ２の出力からフリップフロップ６の
入力に至る各経路の信号伝播遅延時間の目標値）の再設
定を行う。再設定される各クロックネットのネットディ
レイ予算値は、クロックバッファのグループ毎に相違さ
せればよい。その相違は、図３で説明したように、クロ
ック位相が±ＣＷ／２（ＣＷ＝クロックパルス幅）の範
囲で逐次ずれるようにすることを考慮すれば最適であ
る。７で示されるものは負荷調整用セルであり、フリッ
プフロップ６と同一の入力容量を有し、バッファ５のフ
ァンナウト数を調整するためのダミーセルである。

【００３１】このようにクロックバッファの同一階層毎
にネットディレイ予算値を初期設定し、同一階層のクロ
ックバッファが異なる位相で動作するように、クロック
バッファの種類を変更し、且つ、それに伴ってパスディ
レイの既定値を満足させるようにクロックネットのネッ
トディレイ予算値を初期値から修正する。これにより、
図９のクロック供給回路の初期的モデルから、例えば図
１０の論理構成を得ることができる。図１０に示される
論理構成では、クロックバッファＣＢＦ１０〜ＣＢＦ３
６の素子ディレイＤｃｂｆ１０〜Ｄｃｂｆ３６は同一階
層内で相違され、クロック配線ＣＬＮ１〜ＣＬＮ４のネ
ットディレイ予算値Ｄｃｌｎ１０〜Ｄｃｌｎ５１も同一
階層内で相違されている。但し基点のクロックバッファ
ＣＢＦ１からフリップフロップＦＦ１〜ＦＦ１２までの
パスディレイはどのクロックネットを介しても同じにさ
れている。

【００３２】図１４にはコンピュータを用いた半導体集
積回路の設計方法の一例を全体的に示すフローチャート
である。図８に基づいて説明したステップＳ１〜Ｓ９の
クロック供給系の設計手順は図１４においてクロック分
配回路設計処理Ｓ１２として図示されている。

【００３３】論理設計Ｓ１０では、クロック供給系を除
いて論理設計が行われ、それに対して配線負荷などを仮
負荷として論理検証が行われる（Ｓ１１）。その後、ク
ロック供給系の設計が行われる（Ｓ１２）。

【００３４】論理設計（Ｓ１０）では、目的とする半導
体集積回路におけるクロック信号供給系以外の論理が設
計される。論理設計において、クロック信号供給系につ
いては、クロック信号供給先のフリップフロップのよう
な素子に至る仮想クロックバッファを想定し、この仮想
クロックバッファの出力端子とクロック信号供給先素子
の入力ピンとの間のネットを特定しておく。論理設計で
はクロック供給系の詳細は特定されない。仮想クロック
バッファはセルライブラリ１０に定義されている。仮想
クロックバッファには、想定ファンアウト数，ゲート
数，素子ディレイ値が定義されている。論理設計時には
クロック信号供給先素子の規模および設計方法などに応
じて適当な仮想クロックバッファを選択することにな
る。換言すれば、目的とする性能若しくはユーザ要求仕
様を得るために必要なクロック信号に関する制約値（ク
ロックディレイ値等）を満足するための仮想的な素子と
して仮想クロックバッファを用いる。特に，複数のフリ
ップフロップ群が存在し、同一のディレイで各々のフリ
ップフロップ群を駆動したい場合には、それらに対して
同一の仮想クロックバッファを選択することになる。

【００３５】クロック分配回路の設計（Ｓ１２）では、
論理設計時に挿入されている仮想クロックバッファと置
き換えられるクロック分配回路を生成する。この処理は
前述のステップＳ１〜Ｓ９の処理であり、図１０に示さ
れるようなクロック分配回路を最終的に得る。クロック
分配回路設計処理（Ｓ１２）で用いられるクロックバッ
ファや負荷調整用セルも仮想クロックバッファと同じく
セルライブラリ１０に定義されている。セルライブラリ
１０にはプロセス情報やレイアウトルールも格納されて
いる。図１４において、１１は前記ステップＳ１で生成
されたクロック論理ネットのリスト１２は前記ステップ
Ｓ２で得られたネットディレイ予算値、１３は論理設計
された論理ネットリストである。

【００３６】半導体集積回路のレイアウト設計は、論理
設計されたセルの配置処理（Ｓ１３）、クロック系レイ
アウト（Ｓ１４）及びセル間配線処理（Ｓ１５）によっ
て行われる。セル配置処理Ｓ１３は、論理設計の結果で
ある論理ネットリスト１３に従って、セルライブラリ１
０のセルを仮想的にチップ上に配置する処理である。ク
ロック系レイアウト処理Ｓ１４は、クロックバッファ配
置（Ｓ１４０）、ネットディレイ予算値充足のためのク
ロックバッファ移動（Ｓ１４１）、ネットディレイ予算
値充足のためのセル移動（Ｓ１４２）の各処理を有す
る。

【００３７】例えばクロック分配回路が図１５のクロッ
クツリー構造を有するものとする。これに対しては、先
ず、図１６に例示されるように、クロックバッファＣＢ
Ｆ１，ＣＢＦ１０，ＣＢＦ１１を配置する（Ｓ１４
０）。このとき、クロックバッファＣＢＦ１とクロック
バッファＣＢＦ１０との間、そして、クロックバッファ
ＣＢＦ１とクロックバッファＣＢＦ１１との間には、前
記ステップＳ６で修正されたネットディレイ予算値を満
足するように、クロックバッファの移動が行われる（Ｓ
１４１）。クロックバッファの階層が図１５のクロック
ツリー構造のような２階層よりも多い場合には、隣接す
る階層同士で順次クロックバッファの配置が行われる。
次に、図１７に例示されるように、最上層のクロックバ
ッファとフリップフロップＦＦ１〜ＦＦ８との間のネッ
トに対してネットディレイ予算値を充足させるためにフ
リップフロップＦＦ１〜ＦＦ８を移動するセル移動を行
う（Ｓ１４２）。ここまでの処理ではネットには仮想配
線を想定する。その後、図１８に例示されるように、実
配線を想定してフリップフロップ（セル）の間の配線を
定義する（Ｓ１５）。このとき、高精度なクロックスキ
ュー制御のために、実配線の平行若しくは交差による容
量成分を考慮して配線パターンを修正するようにされ
る。これらの処理を行ってレイアウト設計を一通り終了
すると、レイアウト設計で得られた出力情報１４を基
に、レイアウト検証（Ｓ１６）を行い、更に、配線など
の実負荷の下で最後の論理検証が行われる（Ｓ１７）。

【００３８】図１９には上記設計方法を適用して形成さ
れた半導体集積回路のチップレイアウト図の一例が示さ
れる。同図に示される半導体集積回路２０は、ＡＳＩＣ
若しくはＣＢＩＣ形式とされ、既に開発設計済のコアモ
ジュールとして、ＣＰＵ（Central Processing Unit：
中央処理装置）コア２１、ＵＳＢ（Universal SerialBu
s：ユニバーサル・シリアル・バス）コア２２、ＳＲＡ
Ｍコア２３を一部流用し、その他の半導体領域にはユー
ザの要求仕様を満足するために個別設計されたランダム
ロジック部２４が形成されている。半導体チップの周縁
には外部インタフェース用のバッファ回路やボンディン
グパッドなどの外部接続電極が多数配置されている。

【００３９】ここで、図８で説明したクロック分配回路
設計手法はランダムロジック部２４に適用されている。
コアモジュール２１〜２３は既に設計済であるから、あ
えてクロック供給系の設計をやり直す必要はないので、
当該半導体集積回路の設計という点ではランダムロジッ
ク部２４と一緒にコアモジュール２１〜２３に図８の設
計手法を適用していない。コアモジュール２１〜２８を
初期的に設計する場合には図８のクロック供給系の設計
手法を適用することは妨げられないことはいうまでもな
い。したがって、半導体集積回路２０の構造的な観点か
らすれば、コアモジュール２１〜２３にも、ランダムロ
ジック部２４にも、図１で説明した回路構成が適用され
ていることは当然に有り得ることである。

【００４０】図２０には図１９のランダムロジック部に
おけるクロックバッファのレイアウト構成の一例が示さ
れる。ランダムロジック部２４は、例えば高さ一定の多
数の矩形領域３０に所要のセルを敷き詰めて論理回路が
形成される。各矩形領域３０には、電源電圧と回路の接
地電圧を供給するセル電源配線３１，３２が敷設され、
セル電源配線３１，３２は縦及び横方向に敷設された電
源幹線３３，３４から電源の供給を受ける。前記セル電
源配線３１，３２は、フリップフロップなどのセルの信
号線の間に配置されるので、当該信号配線と同様に比較
的細い線幅しか有していない。これは、図２１に例示さ
れる外部出力バッファ回路のように半導体集積回路の外
部負荷に対して大きな駆動能力を備えなければならない
回路のための面積の大きな動作電源供給用電源配線４
０，４１とは事情が異なる。図２１において４２はボン
ディングパッド、４３は入力バッファ、４４は出力ドラ
イバである。

【００４１】したがって、そのようなセル電源配線３
１，３２に配置された多数のクロックバッファ３５の全
て若しくは大半がほとんど同時に出力反転動作を行う
と、比較的幅の細いセル電源配線３１，３２にきわめて
大きな電流が流れようとし、これによって、電源電圧を
供給するセル電源配線３１の電圧は不所望に低下しよう
とし、また、回路の接地電圧を供給するセル電源配線３
２の電圧は不所望に上昇しようとし、そのようなセル電
源配線３１，３２から動作電源を受けるフリップフロッ
プなどの回路の動作は直ぐに不安定になり、誤動作を生
ずることになる。ランダムロジック部２４のクロック供
給系の設計に図８の手法を採用し、図１で説明した構成
を採用することにより、多数のロックバッファの出力反
転動作タイミングが微妙にずらせれ、これによって、セ
ル電源配線３１，３２などに関する電源ノイズを低減す
ることができる。

【００４２】以上の説明では、一つのクロックツリーに
対してクロックバッファを階層毎に把握してクロックバ
ッファの配置及びネットディレイ予算値の設定を行う場
合について説明した。これに対し、図２２に例示される
ように、一つのクロックツリーをクロックバッファＣＢ
Ｆ１の出力に対してＥ１〜Ｅ３に３分割し、３分割の夫
々に対して、今まで説明したクロックバッファの配置及
びネットディレイ予算値の設定を行うことができる。こ
れによって前述と同様の電源ノイズ低減効果を得ること
ができる。夫々のパスディレイｔ１〜ｔ３を等しくすれ
ば、３分割されたフリップフロップＦＦ１〜ＦＦ１８へ
供給されるクロック信号のスキューを低減できる。３分
割された部分Ｅ１〜Ｅ３が相互に同期動作する必要がな
ければ、パスディレイｔ１〜ｔ３を等しくする必要はな
い。

【００４３】また、以上の説明では、フリップフロップ
は図２３の（Ａ）、（Ｂ）に示されるようにクロック信
号の立ち上がりエッジに同期して動作されるものであ
る。ＣＰはクロック入力端子、Ｄはデータ出力端子、Ｑ
はデータ出力端子である。前記フリップフロップは図２
４の（Ａ）、（Ｂ）に示されるようにクロック信号立ち
下がりエッジに同期動作されるものであってもよい。

【００４４】図２５に示されるように、クロックツリー
に、立ち上がりエッジ同期フリップフロップＨＥ−ＦＦ
と立ち下がりエッジ同期フリップフロップＬＥ−ＦＦを
含む場合、図２６に例示されるように、前者に対して後
者のクロックサイクルを１／２周期ずらせばよい。立ち
上がりエッジ同期フリップフロップＨＥ−ＦＦと立ち下
がりエッジ同期フリップフロップＬＥ−ＦＦの動作タイ
ミングは同時である。

【００４５】また、クロックバッファは図２で説明した
インバータの２段直列接続形態のようなインバータ遇数
段構成の非反転クロックバッファに限定されず、例えば
図２７のインバータ奇数段構成の反転クロックバッファ
ＣＢＦ−ＩＶを用いることができる。図２８に例示され
るように、非反転クロックバッファＣＢＦ―ＮＩＶと反
転クロックバッファＣＢＦ−ＩＶとを混在させてクロッ
クツリーを構成する場合、基端から終端の立ち上がりエ
ッジ同期フリップフロップＨＥ−ＦＦに至るクロック伝
達経路に介在される反転クロックバッファＣＢＦ−ＩＶ
の数を遇数段とし、基端から終端の立ち下がりエッジ同
期フリップフロップＬＥ−ＦＦに至るクロック伝達経路
に介在される反転クロックバッファＣＢＦ−ＩＶの数を
奇数段とすることができる。反転クロックバッファＣＢ
Ｆ−ＩＶを用いることにより、クロックバッファの素子
ディレイによるパスディレイの調整が容易になる。

【００４６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、図１１乃至図１３の処理をクロック信号伝達方向下
流側から順次行ってもよい。また、クロックツリーの規
模、クロックバッファを構成するインバータ個数、半導
体集積回路の内蔵モジュールなどは上記実施例に限定さ
れず適宜変更可能である。

【００４７】また、クロック供給回路の設計方法におい
てクロックバッファの種類と共にネットディレイ予算値
を変更する場合について説明したが、基点から終点のフ
リップフロップに到る個々の一つのクロックパスに対し
て複数個のクロックバッファの種類を変更することによ
り、ネットディレイ予算値を変更しなくてもよい場合が
有る。

【００４８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＢＩ
ＣやＡＳＩＣ形式の半導体集積回路に適用した場合につ
いて説明したが、フルカスタムＬＳＩに対しても適用可
能であることは言うまでもない。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、第１に、クロック発生源から順
序回路のクロック入力端に至るクロックパス全体のディ
レイが同一になるように制御し、第2に、相互に同一段
のクロックバッファへのクロック到達タイミングが相違
され若しくは同一段のクロックバッファの出力反転動作
タイミングがずれるようにするから、第１の点によって
クロックスキューを低減でき、第２の点によってクロッ
クバッファの反転出力動作に起因するノイズを低減する
ことができる。したがって、クロックスキューの低減と
クロックバッファの動作による電原系ノイズの低減との
双方を解決できるクロック供給回路の設計方法、並びに
半導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路におけるクロック
供給回路の概略をクロックツリーで示す説明図である。

【図２】負荷駆動能力や素子ディレイが相違される複数
種類のクロックバッファを示す説明図である。

【図３】同一階層のクロックバッファの入力に対するク
ロックの位相のずれ幅の最適範囲についての説明図であ
る。

【図４】図１の構成によって得られるクロックバッファ
及びフリップフロップの入力クロックパルスの一例を示
すタイミング図である。

【図５】同一階層のクロックバッファには同一種類のク
ロックバッファを用いそれらクロックバッファのファン
アウト数を同一にし且つクロックバッファ間のクロック
配線を相互に等長且つ等幅にして構成した比較例に係る
クロックツリーの説明図である。

【図６】図５の比較例におけるクロックバッファ及びフ
リップフロップには同じ位相でクロックが供給される状
態を示すタイミング図である。

【図７】クロックスキュー制御を全く行わない場合にお
けるクロックバッファ及びフリップフロップに供給され
るクロックの状態を示すタイミング図である。

【図８】図１で説明したクロック供給回路の設計手順を
示すフローチャートである。

【図９】図８のステップＳ１、Ｓ２の処理で特定された
論理的な構成の一例をクロックツリーで示す説明図であ
る。

【図１０】図８の処理手順で最終的に得られたクロック
供給回路の論理的な構成をクロックツリーで示す説明図
である。

【図１１】グルーピング処理結果の一例を示す説明図で
ある。

【図１２】グルーピングされたレベル１の階層に対する
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。

【図１３】グルーピングされたレベル２の階層に対する
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。

【図１４】半導体集積回路の設計方法の一例を全体的に
示すフローチャートである。

【図１５】クロック系レイアウト処理の対象とされるク
ロック分配回路の状態をクロックツリーで示す説明図で
ある。

【図１６】クロック系レイアウト処理におけるクロック
バッファ配置処理の一例を示す説明図である。

【図１７】クロック系レイアウト処理におけるセル移動
処理の一例を示す説明図である。

【図１８】クロック系レイアウト処理におけるセル間配
線処理の一例を示す説明図である。

【図１９】図１４の設計方法を適用して形成された半導
体集積回路のチップレイアウト図である。

【図２０】図１９のランダムロジック部におけるクロッ
クバッファのレイアウト構成の一例を示す説明図であ
る。。

【図２１】外部出力バッファ回路のレイアウト構成の一
例を示す説明図である。

【図２２】一つのクロックツリーをクロックバッファの
出力に対して３分割してクロックバッファの配置及びネ
ットディレイ予算値の設定を行場合について示した説明
図である。

【図２３】クロック信号の立ち上がりエッジに同期動作
されるクロックバッファの説明図である。

【図２４】クロック信号立ち下がりエッジに同期動作さ
れるクロックバッファの説明図である。

【図２５】クロックツリーに立ち上がりエッジ同期フリ
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合のクロックツリーの構成を示した説明図であ
る。

【図２６】クロックツリーに立ち上がりエッジ同期フリ
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合に双方に供給されるクロックサイクルのずれ
の状態を示すタイミング図である。

【図２７】インバータ奇数段構成の反転クロックバッフ
ァの一例を示す説明図である。

【図２８】非反転クロックバッファと反転クロックバッ
ファとを混在させて構成したクロックツリーの一例を示
す説明図である。

【符号の説明】

ＣＧＲクロック発生回路ＣＢＦ１、ＣＢＦ１０〜ＣＢＦ３６クロックバッファＦＦ１〜ＦＦ１２フリップフロップＣＬＮ１〜ＣＬＮ５クロック配線Ｄｃｂｆ１０〜Ｄｃｂｆ３６素子ディレイＤｃｌｎ１０〜Ｄｃｌｎ５１ネットディレイ予算値１基端のクロックバッファ２レベル１に含まれるクロックバッファ３〜５レベル２に含まれるクロックバッファ６，７フリップフロップ１０セルライブラリ１１クロック論理ネットリスト１２ネットディレイ予算値１３論理ネットリスト１４出力情報２０半導体集積回路２１ＣＰＵコア２２ＵＳＢコア２３ＳＲＡＭコア２４ランダムロジック部３１，３２セル電源配線３３，３４電源幹線３５クロックバッファＣＢＦ−ＩＶ反転クロックバッファＣＢＦ−ＮＩＶ非反転クロックバッファＬＥ−ＦＦ立ち下がりエッジ同期フリップフロップＬＨ−ＦＦ立ち上がりエッジ同期フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者野中義弘東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者加藤和雄東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内Ｆターム(参考） 5B079 BA20 BB10 BC03 BC10 CC14 DD08 DD13 DD20 5F064 AA03 BB07 BB09 BB13 BB19 BB26 BB40 DD04 DD13 DD25 DD32 EE08 EE09 EE14 EE16 EE45 EE47 EE52 EE54 EE60 HH10 HH12

Claims

【特許請求の範囲】

【請求項１】クロック発生回路と、クロック信号に同
期動作される複数個の順序回路と、クロック発生回路か
ら順序回路に至るクロック伝達経路に配置されたクロッ
クバッファ及びクロック配線とを、半導体チップに備
え、複数の前記クロック伝達経路は、経路終端の順序回路に
は実質的に同じ位相のクロック信号を夫々供給し、経路
途中には出力反転動作タイミングが他のクロック伝達経
路のクロックバッファとは相違されたクロックバッファ
を有して成るものであることを特徴とする半導体集積回
路。
【請求項２】クロック発生回路と、クロック信号に同
期動作される複数個の順序回路と、クロック発生回路か
ら順序回路に至るクロック伝達経路に配置されたクロッ
クバッファ及びクロック配線とを、半導体チップに備
え、複数の前記クロック伝達経路は、順序回路を実質的に同
じタイミングで出力反転動作させるクロック信号を経路
終端の順序回路に夫々供給し、経路途中には出力反転動
作タイミングが他のクロック伝達経路のクロックバッフ
ァとは相違されたクロックバッファを有して成るもので
あることを特徴とする半導体集積回路。
【請求項３】前記順序回路は、第1クロック信号の第1
変化に応答して動作される第1順序回路と、第1クロック
信号とは逆位相の第２クロック信号の第２変化に応答し
て動作される第２順序回路とを含み、前記第1変化と第2
変化が同期されるものであることを特徴とする請求項2
記載の半導体集積回路。
【請求項４】前記相互に出力反転動作タイミングが相
違されたクロックバッファは、出力回路のトランジスタ
サイズが相違されるものであることを特徴とする請求項
1又は２記載の半導体集積回路。
【請求項５】前記相互に出力反転動作タイミングが相
違されたクロックバッファは、直列接続された前段回路
と終段回路とを接続する配線の信号遅延が相違されるも
のであることを特徴とする請求項４記載の半導体集積回
路。
【請求項６】前記相互に出力反転動作タイミングが相
違されたクロックバッファは、クロック入力端子に接続
されるクロック配線の信号遅延が相違されるものである
ことを特徴とする請求項４又は５記載の半導体集積回
路。
【請求項７】クロック発生回路から順序回路に至るク
ロック伝達経路にクロックバッファを仮想的に配置し、
配置したクロックバッファの論理的結合を生成する第1
処理と、前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路には実質的に同じ位相のクロック信号
を供給可能にする第2処理と、第１処理で仮想的に配置されたクロックバッファの種類
を変更し、複数の前記クロック伝達経路に対し経路途中
のクロックバッファには異なる位相のクロック信号を供
給可能にする第３処理と、前記第３処理によるクロックバッファの種類変更に応じ
て当該クロックバッファが介在されたクロック伝達経路
のネットディレイ予算値を変更し、再び、複数の前記ク
ロック伝達経路に対し経路終端の順序回路には実質的に
同じ位相のクロック信号を供給可能にする第４処理と、
を含むことを特徴とするクロック供給回路の設計方法。
【請求項８】クロック発生回路から順序回路に至るク
ロック伝達経路にクロックバッファを仮想的に配置し、
配置したクロックバッファの論理的結合を生成する第1
処理と、前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路にはこれを実質的に同じタイミングで
反転動作させるクロック信号を供給可能にする第2処理
と、第１処理で仮想的に配置されたクロックバッファの種類
を変更し、複数の前記クロック伝達経路に対し経路途中
のクロックバッファには異なる位相のクロック信号を供
給可能にする第３処理と、前記第３処理によるクロックバッファの種類変更に応じ
て当該クロックバッファが介在されたクロック伝達経路
のネットディレイを初期値から変更し、再び、複数系統
のクロック伝達経路に対し経路終端の順序回路には実質
的に同じタイミングで反転動作させるクロック信号を供
給可能にする第４処理と、を含むことを特徴とするクロ
ック供給回路の設計方法。
【請求項９】クロック発生回路から順序回路に至るク
ロック伝達経路に複数個のクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する第1処理と、前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路には実質的に同じ位相のクロック信号
を供給可能にする第2処理と、順序回路に供給されるクロック信号の位相を前記第２処
理完了時点から変更することなく第１処理で仮想的に配
置された複数個のクロックバッファの種類を変更し、複
数の前記クロック伝達経路に対し経路途中のクロックバ
ッファには異なる位相のクロック信号を供給可能にする
第３処理と、を含むことを特徴とするクロック供給回路
の設計方法。
【請求項１０】クロック発生回路から順序回路に至る
クロック伝達経路に複数のクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する第1処理と、前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路にはこれを実質的に同じタイミングで
反転動作させるクロック信号を供給可能にする第2処理
と、クロック信号による順序回路の反転出力動作タイミング
を前記第２処理完了時点から変更することなく第１処理
で仮想的に配置された複数のクロックバッファの種類を
変更し、複数の前記クロック伝達経路に対し経路途中の
クロックバッファには異なる位相のクロック信号を供給
可能にする第３処理と、を含むことを特徴とするクロッ
ク供給回路の設計方法。
【請求項１１】前記クロックバッファの種類変更は、
ファンナウト数及び出力回路のトランジスタサイズの一
方又は双方が相違される複数種類のクロックバッファか
ら別のクロックバッファを選択することである請求項７
乃至１０の何れか１項記載のクロック供給回路の設計方
法。
【請求項１２】前記クロックバッファの種類変更がフ
ァンナウト数の変更を伴うとき、その変更に応じて当該
クロックバッファの出力にダミーセルを配置することを
特徴とする請求項１１記載のクロック供給回路の設計方
法。