JP2000029562A - 半導体集積回路及びクロック供給回路の設計方法 - Google Patents
半導体集積回路及びクロック供給回路の設計方法Info
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- JP2000029562A JP2000029562A JP10195419A JP19541998A JP2000029562A JP 2000029562 A JP2000029562 A JP 2000029562A JP 10195419 A JP10195419 A JP 10195419A JP 19541998 A JP19541998 A JP 19541998A JP 2000029562 A JP2000029562 A JP 2000029562A
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Abstract
(57)【要約】
【課題】 クロックスキューの低減とクロックバッファ
の動作による電原系ノイズの低減との双方を実現できる
半導体集積回路を提供する。 【解決手段】 クロックスキューを同一段のクロックバ
ッファ毎に制御しようとするものではなく、第1に、ク
ロック発生源(CG)から順序回路(FF1〜FF7)
のクロック入力端に至るクロックパス全体のディレイが
同一になるように制御しようとするものであり、第2
に、相互に同一段のクロックバッファへのクロック到達
タイミングを相違させ、若しくは同一段のクロックバッ
ファの出力反転動作タイミングがずれるようにしようと
するものである。前者によってクロックスキューを低減
し、後者によってクロックバッファの反転出力動作に起
因するノイズを低減する。
の動作による電原系ノイズの低減との双方を実現できる
半導体集積回路を提供する。 【解決手段】 クロックスキューを同一段のクロックバ
ッファ毎に制御しようとするものではなく、第1に、ク
ロック発生源(CG)から順序回路(FF1〜FF7)
のクロック入力端に至るクロックパス全体のディレイが
同一になるように制御しようとするものであり、第2
に、相互に同一段のクロックバッファへのクロック到達
タイミングを相違させ、若しくは同一段のクロックバッ
ファの出力反転動作タイミングがずれるようにしようと
するものである。前者によってクロックスキューを低減
し、後者によってクロックバッファの反転出力動作に起
因するノイズを低減する。
Description
【0001】
【発明の属する技術分野】本発明は、クロック信号に同
期動作する半導体集積回路におけるクロック供給技術に
関し、例えば、システムLSI(Large Scale Integrat
ed Circuits)若しくはASIC(Application Specifi
c Integrated Circuits)等の大規模論理集積回路に適
用して有効な技術に関する。
期動作する半導体集積回路におけるクロック供給技術に
関し、例えば、システムLSI(Large Scale Integrat
ed Circuits)若しくはASIC(Application Specifi
c Integrated Circuits)等の大規模論理集積回路に適
用して有効な技術に関する。
【0002】
【従来の技術】従来、電原系のノイズ対策として、特開
平3−232317号公報には出力バッファに入力され
る信号の位相をずらし同時に動作する出力バッファの数
を減らしてノイズ対策を図った半導体集積回路が示され
る。また、特開平3−75976号公報及び特開平6−
162224号公報にはディジタルデータ処理部とアナ
ログデータ処理部に各々入力されるシステムクロックの
位相をずらしてノイズ対策を行った半導体集積回路が示
されている。
平3−232317号公報には出力バッファに入力され
る信号の位相をずらし同時に動作する出力バッファの数
を減らしてノイズ対策を図った半導体集積回路が示され
る。また、特開平3−75976号公報及び特開平6−
162224号公報にはディジタルデータ処理部とアナ
ログデータ処理部に各々入力されるシステムクロックの
位相をずらしてノイズ対策を行った半導体集積回路が示
されている。
【0003】一方、クロック同期型半導体集積回路にお
いてクロック信号のスキューを低減することによって回
路動作を高速化することができる。例えば、クロック供
給系に多段のクロックバッファを配置し、同一段のクロ
ックバッファには同一種類のクロックバッファを用い、
さらにそれらクロックバッファのファンアウト数を同一
にし、クロックバッファ間のクロック配線を相互に等長
且つ等幅にすることによって、クロックスキューを容易
に低減できる。
いてクロック信号のスキューを低減することによって回
路動作を高速化することができる。例えば、クロック供
給系に多段のクロックバッファを配置し、同一段のクロ
ックバッファには同一種類のクロックバッファを用い、
さらにそれらクロックバッファのファンアウト数を同一
にし、クロックバッファ間のクロック配線を相互に等長
且つ等幅にすることによって、クロックスキューを容易
に低減できる。
【0004】
【発明が解決しようとする課題】しかしながら、前記ク
ロックスキューの低減技術では、全てのクロックバッフ
ァは同時に出力反転動作を行うから、電源配線に無視し
得ない大きな電流が流れ、電源ノイズが繰返し発生する
ことが本発明者によって明らかにされた。このとき、上
記従来の電源ノイズ対策をそのまま適用することはでき
ない。クロック供給技術では、順序回路に入力されるク
ロック信号の位相は最終的に揃っていなければならな
い。順序回路に至るまでの途中のクロックバッファによ
る電源ノイズを低減しなければならない。
ロックスキューの低減技術では、全てのクロックバッフ
ァは同時に出力反転動作を行うから、電源配線に無視し
得ない大きな電流が流れ、電源ノイズが繰返し発生する
ことが本発明者によって明らかにされた。このとき、上
記従来の電源ノイズ対策をそのまま適用することはでき
ない。クロック供給技術では、順序回路に入力されるク
ロック信号の位相は最終的に揃っていなければならな
い。順序回路に至るまでの途中のクロックバッファによ
る電源ノイズを低減しなければならない。
【0005】本発明の目的は、クロックスキューの低減
とクロックバッファの動作による電原ノイズの低減との
双方を実現できる半導体集積回路を提供することにあ
る。
とクロックバッファの動作による電原ノイズの低減との
双方を実現できる半導体集積回路を提供することにあ
る。
【0006】本発明の別の目的はクロックスキューの低
減と多数のクロックバッファの動作による電原ノイズの
低減との双方を解決できるクロック供給回路を設計する
方法を提供することにある。
減と多数のクロックバッファの動作による電原ノイズの
低減との双方を解決できるクロック供給回路を設計する
方法を提供することにある。
【0007】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0009】すなわち、本願発明は、クロックスキュー
を同一段のクロックバッファ毎に制御しようとするもの
ではなく、第1に、クロック発生源から順序回路のクロ
ック入力端に至るクロックパス全体のディレイ(パスデ
ィレイ)が同一になるように制御しようとするものであ
り、第2に、相互に同一段のクロックバッファへのクロ
ック到達タイミングを相違させ、若しくは同一段のクロ
ックバッファの出力反転動作タイミングがずれるように
しようとするものである。前者によってクロックスキュ
ーを低減し、後者によってクロックバッファの反転出力
動作に起因する電源ノイズを低減する。上記手段を更に
具体的な態様に分けて説明する。
を同一段のクロックバッファ毎に制御しようとするもの
ではなく、第1に、クロック発生源から順序回路のクロ
ック入力端に至るクロックパス全体のディレイ(パスデ
ィレイ)が同一になるように制御しようとするものであ
り、第2に、相互に同一段のクロックバッファへのクロ
ック到達タイミングを相違させ、若しくは同一段のクロ
ックバッファの出力反転動作タイミングがずれるように
しようとするものである。前者によってクロックスキュ
ーを低減し、後者によってクロックバッファの反転出力
動作に起因する電源ノイズを低減する。上記手段を更に
具体的な態様に分けて説明する。
【0010】半導体集積回路は、クロック発生回路(C
GR)と、クロック信号に同期動作される複数個の順序
回路(FF1〜FF7)と、クロック発生回路から順序
回路に至るクロック伝達経路に配置されたクロックバッ
ファ(CBF1〜CBF33)及びクロック配線(CL
N1〜CLN3)とを、半導体チップに備える。半導体
集積回路に含まれる順序回路はクロック信号の立ち上が
り又は立ち下がりの何れか一方の変化に同期して動作さ
れる場合を想定したとき、複数の前記クロック伝達経路
は、経路終端の順序回路には実質的に同じ位相のクロッ
ク信号を夫々供給し、経路途中には出力反転動作タイミ
ングが他のクロック伝達経路のクロックバッファとは相
違されたクロックバッファを有する。一方、クロック信
号の立ち上がり同期で動作する順序回路とクロック信号
の立ち下がり同期で動作する順序回路の双方を半導体集
積回路が有する場合を想定したときは、複数の前記クロ
ック伝達経路は、順序回路を実質的に同じタイミングで
出力反転動作させるクロック信号を経路終端の順序回路
に夫々供給し、経路途中には出力反転動作タイミングが
他のクロック伝達経路のクロックバッファとは相違され
たクロックバッファを有する。上記によれば、クロック
発生源から順序回路のクロック入力端に至るクロックパ
ス全体でクロック信号ディレイが一定になるようにされ
ているから、クロックスキューは低減される。このと
き、クロックパスには相互に出力反転動作タイミングの
異なるクロックバッファが配置されているから、多数の
クロックバッファの出力反転動作は少しずつタイミング
がずらされ、これにより、多数のクロックバッファの動
作に起因する電原系ノイズが低減される。
GR)と、クロック信号に同期動作される複数個の順序
回路(FF1〜FF7)と、クロック発生回路から順序
回路に至るクロック伝達経路に配置されたクロックバッ
ファ(CBF1〜CBF33)及びクロック配線(CL
N1〜CLN3)とを、半導体チップに備える。半導体
集積回路に含まれる順序回路はクロック信号の立ち上が
り又は立ち下がりの何れか一方の変化に同期して動作さ
れる場合を想定したとき、複数の前記クロック伝達経路
は、経路終端の順序回路には実質的に同じ位相のクロッ
ク信号を夫々供給し、経路途中には出力反転動作タイミ
ングが他のクロック伝達経路のクロックバッファとは相
違されたクロックバッファを有する。一方、クロック信
号の立ち上がり同期で動作する順序回路とクロック信号
の立ち下がり同期で動作する順序回路の双方を半導体集
積回路が有する場合を想定したときは、複数の前記クロ
ック伝達経路は、順序回路を実質的に同じタイミングで
出力反転動作させるクロック信号を経路終端の順序回路
に夫々供給し、経路途中には出力反転動作タイミングが
他のクロック伝達経路のクロックバッファとは相違され
たクロックバッファを有する。上記によれば、クロック
発生源から順序回路のクロック入力端に至るクロックパ
ス全体でクロック信号ディレイが一定になるようにされ
ているから、クロックスキューは低減される。このと
き、クロックパスには相互に出力反転動作タイミングの
異なるクロックバッファが配置されているから、多数の
クロックバッファの出力反転動作は少しずつタイミング
がずらされ、これにより、多数のクロックバッファの動
作に起因する電原系ノイズが低減される。
【0011】前記クロックバッファにおける出力反転動
作タイミングの違いは、出力回路のトランジスタサイ
ズ、直列接続された前段回路と終段回路を接続する配線
の信号遅延、或いは、クロック入力端子に接続されるク
ロック配線の信号遅延等によって得ることができる。
作タイミングの違いは、出力回路のトランジスタサイ
ズ、直列接続された前段回路と終段回路を接続する配線
の信号遅延、或いは、クロック入力端子に接続されるク
ロック配線の信号遅延等によって得ることができる。
【0012】クロック供給回路の設計方法は、クロック
発生回路から順序回路に至るクロック伝達経路にクロッ
クバッファを仮想的に配置し、配置したクロックバッフ
ァの論理的結合を生成する第1処理(S1)と、前記論
理的に結合されるクロックバッファとの間の仮想的な信
号伝播遅延時間の目標であるネットディレイ予算値(D
cln10…)を初期設定する第2処理(S2)と、第
1処理で仮想的に配置されたクロックバッファの種類を
変更する第3処理(S5)と、第3処理によるクロック
バッファの種類変更に応じて当該クロックバッファが介
在されたクロック伝達経路のネットディレイ予算値を初
期値から変更する第4処理(S6)とを含む。第2処理
では初期的に、複数の前記クロック伝達経路に対し経路
終端の順序回路には実質的に同じ位相のクロック信号を
(若しくは、順序回路を実質的に同じタイミングで反転
動作させるクロック信号を)供給可能にネットディレイ
予算値が初期設定される。第3処理では、複数系統のク
ロック伝達経路に対し経路途中のクロックバッファには
異なる位相のクロック信号が供給可能にされる。第3処
理によって、複数の前記クロック伝達経路終端の順序回
路は同一位相で動作できなくなるので、第4処理ではそ
の状態を解消するために、再度、複数系統のクロック伝
達経路に対し経路終端の順序回路には実質的に同じタイ
ミングで反転動作させるクロック信号を供給可能に、ネ
ットディレイ予算値の修正を行う。
発生回路から順序回路に至るクロック伝達経路にクロッ
クバッファを仮想的に配置し、配置したクロックバッフ
ァの論理的結合を生成する第1処理(S1)と、前記論
理的に結合されるクロックバッファとの間の仮想的な信
号伝播遅延時間の目標であるネットディレイ予算値(D
cln10…)を初期設定する第2処理(S2)と、第
1処理で仮想的に配置されたクロックバッファの種類を
変更する第3処理(S5)と、第3処理によるクロック
バッファの種類変更に応じて当該クロックバッファが介
在されたクロック伝達経路のネットディレイ予算値を初
期値から変更する第4処理(S6)とを含む。第2処理
では初期的に、複数の前記クロック伝達経路に対し経路
終端の順序回路には実質的に同じ位相のクロック信号を
(若しくは、順序回路を実質的に同じタイミングで反転
動作させるクロック信号を)供給可能にネットディレイ
予算値が初期設定される。第3処理では、複数系統のク
ロック伝達経路に対し経路途中のクロックバッファには
異なる位相のクロック信号が供給可能にされる。第3処
理によって、複数の前記クロック伝達経路終端の順序回
路は同一位相で動作できなくなるので、第4処理ではそ
の状態を解消するために、再度、複数系統のクロック伝
達経路に対し経路終端の順序回路には実質的に同じタイ
ミングで反転動作させるクロック信号を供給可能に、ネ
ットディレイ予算値の修正を行う。
【0013】この方法により、クロックスキューの低減
と多数のクロックバッファの動作による電原ノイズの低
減との双方を解決できるクロック供給回路を設計するこ
とができる。
と多数のクロックバッファの動作による電原ノイズの低
減との双方を解決できるクロック供給回路を設計するこ
とができる。
【0014】上記では、第3処理によって複数の前記ク
ロック伝達経路終端の順序回路が同一位相で動作できな
くなるとき、第4処理ではその状態を解消したが、前記
第4処理を考慮して第3処理を行うことができる。すな
わち、第2処理の後、順序回路に供給されるクロック信
号の位相を前記第2処理完了時点から変更することなく
第1処理で仮想的に配置された複数個のクロックバッフ
ァの種類を変更し、複数の前記クロック伝達経路に対し
経路途中のクロックバッファには異なる位相のクロック
信号を供給可能にするように第3処理を行えばよい。或
いは、第2処理の後、クロック信号による順序回路の反
転出力動作タイミングを前記第2処理完了時点から変更
することなく第1処理で仮想的に配置された複数のクロ
ックバッファの種類を変更し、複数の前記クロック伝達
経路に対し経路途中のクロックバッファには異なる位相
のクロック信号を供給可能にするように第3処理を行え
ばよい。
ロック伝達経路終端の順序回路が同一位相で動作できな
くなるとき、第4処理ではその状態を解消したが、前記
第4処理を考慮して第3処理を行うことができる。すな
わち、第2処理の後、順序回路に供給されるクロック信
号の位相を前記第2処理完了時点から変更することなく
第1処理で仮想的に配置された複数個のクロックバッフ
ァの種類を変更し、複数の前記クロック伝達経路に対し
経路途中のクロックバッファには異なる位相のクロック
信号を供給可能にするように第3処理を行えばよい。或
いは、第2処理の後、クロック信号による順序回路の反
転出力動作タイミングを前記第2処理完了時点から変更
することなく第1処理で仮想的に配置された複数のクロ
ックバッファの種類を変更し、複数の前記クロック伝達
経路に対し経路途中のクロックバッファには異なる位相
のクロック信号を供給可能にするように第3処理を行え
ばよい。
【0015】
【発明の実施の形態】図1には本発明に係る半導体集積
回路におけるクロック供給系の概略がツリー構造で示さ
れる。CGRはクロック発生回路、FF1〜FF7はク
ロック信号に同期動作される複数個のフリップフロップ
である。クロック発生回路CGRからフリップフロップ
FF1〜FF7に至るクロック伝達経路には、複数個の
クロックバッファCBF1、CBF10〜CBF13、
CBF20〜CBF23、CBF30〜CBF33と、
クロック配線CLN1〜CLN5とが配置されている。
図においてCBF1、CBF30、CBF33以外のク
ロックバッファの後段回路については図示を省略してあ
る。クロック配線CLN1〜CLN5は、特に制限され
ないが、クロック伝達経路を夫々4分岐させる。
回路におけるクロック供給系の概略がツリー構造で示さ
れる。CGRはクロック発生回路、FF1〜FF7はク
ロック信号に同期動作される複数個のフリップフロップ
である。クロック発生回路CGRからフリップフロップ
FF1〜FF7に至るクロック伝達経路には、複数個の
クロックバッファCBF1、CBF10〜CBF13、
CBF20〜CBF23、CBF30〜CBF33と、
クロック配線CLN1〜CLN5とが配置されている。
図においてCBF1、CBF30、CBF33以外のク
ロックバッファの後段回路については図示を省略してあ
る。クロック配線CLN1〜CLN5は、特に制限され
ないが、クロック伝達経路を夫々4分岐させる。
【0016】クロック発生回路CGRを起点に各階層L
1〜L4毎のクロックバッファの種類は同一ではなく、
相違されている。その相違は、クロックバッファの駆動
能力、動作遅延時間などである。また、各階層毎のクロ
ック配線も基端から各分岐先までの配線が等長・等幅に
統一されていない。これにより、クロック発生回路CG
Rを起点に各階層L1〜L4毎のクロックバッファは、
出力反転動作タイミングが相違されている。その相違が
全てのクロックバッファで生ずれば最良であるが実際に
は不可能であり、同一階層のクロックバッファは一群毎
に出力反転動作がずらされることになる。図では、例え
ば第2階層L2のクロックバッファCBF10〜CBF
13の夫々、第3階層L3のクロックバッファCBF2
0〜CBF23の夫々、第4階層L4のクロックバッフ
ァCBF30〜CBF33の夫々は全て出力反転タイミ
ングがずらされている。
1〜L4毎のクロックバッファの種類は同一ではなく、
相違されている。その相違は、クロックバッファの駆動
能力、動作遅延時間などである。また、各階層毎のクロ
ック配線も基端から各分岐先までの配線が等長・等幅に
統一されていない。これにより、クロック発生回路CG
Rを起点に各階層L1〜L4毎のクロックバッファは、
出力反転動作タイミングが相違されている。その相違が
全てのクロックバッファで生ずれば最良であるが実際に
は不可能であり、同一階層のクロックバッファは一群毎
に出力反転動作がずらされることになる。図では、例え
ば第2階層L2のクロックバッファCBF10〜CBF
13の夫々、第3階層L3のクロックバッファCBF2
0〜CBF23の夫々、第4階層L4のクロックバッフ
ァCBF30〜CBF33の夫々は全て出力反転タイミ
ングがずらされている。
【0017】図2には負荷駆動能力や動作遅延時間(素
子ディレイ)が相違される複数種類のクロックバッファ
の例が示される。例えばクロックバッファは2個のイン
バータを直列接続して構成することができる。(a)に
示されるクロックバッファは、素子ディレイがt0、駆
動能力(駆動負荷換算)はk0である。これに対して
(b)に示されるクロックバッファはトランジスタサイ
ズが大きくされ、素子ディレイがt1(t0<t1)、
駆動能力はk1(k1>k0)である。(c)〜(e)
に示されるクロックバッファはトランジスタサイズを入
力段インバータと出力段インバータとの間で相違させ、
それによって駆動能力を相異させている。また、(d)
に示されるように入力段インバータと出力段インバータ
とを接続する内部配線の長短によって素子ディレイを変
えることができる。
子ディレイ)が相違される複数種類のクロックバッファ
の例が示される。例えばクロックバッファは2個のイン
バータを直列接続して構成することができる。(a)に
示されるクロックバッファは、素子ディレイがt0、駆
動能力(駆動負荷換算)はk0である。これに対して
(b)に示されるクロックバッファはトランジスタサイ
ズが大きくされ、素子ディレイがt1(t0<t1)、
駆動能力はk1(k1>k0)である。(c)〜(e)
に示されるクロックバッファはトランジスタサイズを入
力段インバータと出力段インバータとの間で相違させ、
それによって駆動能力を相異させている。また、(d)
に示されるように入力段インバータと出力段インバータ
とを接続する内部配線の長短によって素子ディレイを変
えることができる。
【0018】前記同一階層のクロックバッファの入力ク
ロックの位相のずれ幅は、例えば図3の範囲が最適であ
る。そのずれ幅の最適範囲は、クロックパルス幅をCW
とすると、位相進み側では1つ下位の階層の入力クロッ
ク位相に対してCW/2〜CWの範囲である。位相遅れ
側に対しても同じである。
ロックの位相のずれ幅は、例えば図3の範囲が最適であ
る。そのずれ幅の最適範囲は、クロックパルス幅をCW
とすると、位相進み側では1つ下位の階層の入力クロッ
ク位相に対してCW/2〜CWの範囲である。位相遅れ
側に対しても同じである。
【0019】図4には図1の構成によって得られるクロ
ックバッファ及びフリップフロップへの入力クロックパ
ルスの一例が示される。各階層毎のクロックバッファの
出力反転動作タイミングが相互にずれている。但し、フ
リップフロップの入力クロック信号の位相はずれていな
い。
ックバッファ及びフリップフロップへの入力クロックパ
ルスの一例が示される。各階層毎のクロックバッファの
出力反転動作タイミングが相互にずれている。但し、フ
リップフロップの入力クロック信号の位相はずれていな
い。
【0020】このように、各階層毎のクロックバッファ
の出力反転動作タイミングが相互にずれていると、多数
のクロックバッファへの電源供給が時間的に分散され、
電源ノイズを抑えることができる。但し、各階層毎のク
ロックバッファの出力反転動作タイミングが相互にずれ
ていても、経路終端の各フリップフロップFF1〜FF
7には実質的に同じ位相のクロック信号が夫々供給され
るように、個々のクロックバッファの種類、並びに各ク
ロック配線の配線長が考慮されている。したがって、ク
ロックスキューの低減も保証されている。
の出力反転動作タイミングが相互にずれていると、多数
のクロックバッファへの電源供給が時間的に分散され、
電源ノイズを抑えることができる。但し、各階層毎のク
ロックバッファの出力反転動作タイミングが相互にずれ
ていても、経路終端の各フリップフロップFF1〜FF
7には実質的に同じ位相のクロック信号が夫々供給され
るように、個々のクロックバッファの種類、並びに各ク
ロック配線の配線長が考慮されている。したがって、ク
ロックスキューの低減も保証されている。
【0021】図5の比較例は、同一段(同一階層)のク
ロックバッファには同一種類のクロックバッファを用
い、さらにそれらクロックバッファのファンアウト数を
同一にし、クロックバッファ間のクロック配線を相互に
等長且つ等幅にする構成である。この構成によれば、図
6に例示されるように、各階層のクロックバッファ及び
フリップフロップには同じ位相でクロックが供給され
る。従って、同一階層のクロックバッファの出力反転動
作タイミングは同時であるから、多数のクロックバッフ
ァの動作のために同時に大きな電流が流れ、無視し得な
い電源ノイズを生ずる。図5の比較例の場合、後段の階
層ほど同時動作されるフリップフロップの数が多いか
ら、それに従って電源ノイズのピーク値が大きくなって
いる。図1の場合には、電源ノイズのピーク値は変化せ
ず、レベルの低いノイズ期間が長くなっているだけであ
る。尚、図7で示されるようにクロックスキュー制御を
全く行わなければ、クロックバッファの入力パルス位相
はランダムにずれ、そのランダムな位相のずれにより、
大きな電源ノイズは生じないが、クロック同期動作速度
を高速化するには不向きである。
ロックバッファには同一種類のクロックバッファを用
い、さらにそれらクロックバッファのファンアウト数を
同一にし、クロックバッファ間のクロック配線を相互に
等長且つ等幅にする構成である。この構成によれば、図
6に例示されるように、各階層のクロックバッファ及び
フリップフロップには同じ位相でクロックが供給され
る。従って、同一階層のクロックバッファの出力反転動
作タイミングは同時であるから、多数のクロックバッフ
ァの動作のために同時に大きな電流が流れ、無視し得な
い電源ノイズを生ずる。図5の比較例の場合、後段の階
層ほど同時動作されるフリップフロップの数が多いか
ら、それに従って電源ノイズのピーク値が大きくなって
いる。図1の場合には、電源ノイズのピーク値は変化せ
ず、レベルの低いノイズ期間が長くなっているだけであ
る。尚、図7で示されるようにクロックスキュー制御を
全く行わなければ、クロックバッファの入力パルス位相
はランダムにずれ、そのランダムな位相のずれにより、
大きな電源ノイズは生じないが、クロック同期動作速度
を高速化するには不向きである。
【0022】図8には図1で説明したクロック供給系を
コンピュータを用いて設計するための手順が示される。
第1処理の一例であるクロック論理ネットの生成処理
(S1)では、クロック発生回路からフリップフロップ
に至るクロック伝達経路にクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する。仮想的に配置されるクロックバッファは、特に制
限されないが、少なくとも同一階層では同一のクロック
バッファとされる。
コンピュータを用いて設計するための手順が示される。
第1処理の一例であるクロック論理ネットの生成処理
(S1)では、クロック発生回路からフリップフロップ
に至るクロック伝達経路にクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する。仮想的に配置されるクロックバッファは、特に制
限されないが、少なくとも同一階層では同一のクロック
バッファとされる。
【0023】第2処理の一例であるネットディレイ予算
値設定処理(S2)では、前記論理的に結合されたクロ
ックバッファとの間の仮想的な信号伝播遅延時間の目標
値であるネットディレイ予算値を、仮想的な配置配線パ
ターンを元に初期設定し、複数のクロック伝達経路に対
し経路終端のフリップフロップには実質的に同じ位相の
クロック信号を供給可能にする。要するに、ステップS
1,S2の処理では、目標仕様に合わせて、図5と同様
に、クロック供給系に階層的に多段で配置されたクロッ
クバッファに対し、同一階層のクロックバッファには同
一種類のクロックバッファを用い、さらにそれらクロッ
クバッファのファンアウト数を同一にし、クロックバッ
ファ間のクロック配線を相互に等長且つ等幅にする。
値設定処理(S2)では、前記論理的に結合されたクロ
ックバッファとの間の仮想的な信号伝播遅延時間の目標
値であるネットディレイ予算値を、仮想的な配置配線パ
ターンを元に初期設定し、複数のクロック伝達経路に対
し経路終端のフリップフロップには実質的に同じ位相の
クロック信号を供給可能にする。要するに、ステップS
1,S2の処理では、目標仕様に合わせて、図5と同様
に、クロック供給系に階層的に多段で配置されたクロッ
クバッファに対し、同一階層のクロックバッファには同
一種類のクロックバッファを用い、さらにそれらクロッ
クバッファのファンアウト数を同一にし、クロックバッ
ファ間のクロック配線を相互に等長且つ等幅にする。
【0024】図9には前記ステップS1、S2の処理で
特定された論理的な構成の一例が示される。クロックバ
ッファCBF10〜CBF33の素子ディレイDcbf
10〜Dcbf33は階層毎に同一であり、クロック配
線CLN1〜CLN4のネットディレイ予算値Dcln
10〜Dcln43も階層毎に同一である。素子ディレ
イはクロックバッファ固有の回路構成に応じて決まる所
定の既定値である。ネットディレイ予算値は、クロック
バッファの出力からクロックバッファの入力に到る経路
毎、クロックバッファの出力からフリップフロップのク
ロック入力に到る経路毎に考慮される。例えば、ネット
ディレイ予算値Dcln10はクロックバッファCBF
1の出力からクロックバッファCBF10のクロック入
力までの経路のクロック伝播遅延時間の目標値であり、
クロックディレイ予算値Dcln43はクロックバッフ
ァCBF33の出力からフリップフロップFF4のクロ
ック入力までの経路のクロック伝播遅延時間の目標値で
ある。ネットディレイ予算値はレイアウト設計における
配線遅延の目標値とされる。
特定された論理的な構成の一例が示される。クロックバ
ッファCBF10〜CBF33の素子ディレイDcbf
10〜Dcbf33は階層毎に同一であり、クロック配
線CLN1〜CLN4のネットディレイ予算値Dcln
10〜Dcln43も階層毎に同一である。素子ディレ
イはクロックバッファ固有の回路構成に応じて決まる所
定の既定値である。ネットディレイ予算値は、クロック
バッファの出力からクロックバッファの入力に到る経路
毎、クロックバッファの出力からフリップフロップのク
ロック入力に到る経路毎に考慮される。例えば、ネット
ディレイ予算値Dcln10はクロックバッファCBF
1の出力からクロックバッファCBF10のクロック入
力までの経路のクロック伝播遅延時間の目標値であり、
クロックディレイ予算値Dcln43はクロックバッフ
ァCBF33の出力からフリップフロップFF4のクロ
ック入力までの経路のクロック伝播遅延時間の目標値で
ある。ネットディレイ予算値はレイアウト設計における
配線遅延の目標値とされる。
【0025】図8においてネット再構築処理(S5)は
第3処理の一例であり、クロック論理ネットの生成処理
(S1)で仮想的に配置されたクロックバッファの種類
を変更する処理であり、複数の前記クロック伝達経路に
対し経路途中のクロックバッファには異なる位相のクロ
ック信号を供給可能にする。クロックバッファの種類変
更は、ファンナウト数、負荷駆動能力、セル動作遅延時
間等を考慮して、例えば図2に例示されるクロックバッ
ファから別のクロックバッファを選択する処理である。
第3処理の一例であり、クロック論理ネットの生成処理
(S1)で仮想的に配置されたクロックバッファの種類
を変更する処理であり、複数の前記クロック伝達経路に
対し経路途中のクロックバッファには異なる位相のクロ
ック信号を供給可能にする。クロックバッファの種類変
更は、ファンナウト数、負荷駆動能力、セル動作遅延時
間等を考慮して、例えば図2に例示されるクロックバッ
ファから別のクロックバッファを選択する処理である。
【0026】図8において、ネットディレイ予算値再設
定処理(S6)は第4処理の一例であり、前記ネット再
構築処理(S5)によるクロックバッファの種類変更に
応じて当該クロックバッファが介在されたクロック伝達
経路のネットディレイ予算値を変更し、再び、複数の前
記クロック伝達経路に対し経路終端の順序回路には実質
的に同じ位相のクロック信号を供給可能にする処理であ
る。
定処理(S6)は第4処理の一例であり、前記ネット再
構築処理(S5)によるクロックバッファの種類変更に
応じて当該クロックバッファが介在されたクロック伝達
経路のネットディレイ予算値を変更し、再び、複数の前
記クロック伝達経路に対し経路終端の順序回路には実質
的に同じ位相のクロック信号を供給可能にする処理であ
る。
【0027】前記ステップS5,S6の処理をクロック
バッファの各階層毎のようなグループに分けて行うよう
にするために、グルーピングのための処理S3,S4が
設けられ、また、全てのグループに対してステップS
5,S6の処理を一巡させるために処理S7〜S9が設
けられている。
バッファの各階層毎のようなグループに分けて行うよう
にするために、グルーピングのための処理S3,S4が
設けられ、また、全てのグループに対してステップS
5,S6の処理を一巡させるために処理S7〜S9が設
けられている。
【0028】図11には前記グルーピング処理S3,S
4の具体的な一例が示される。例えばクロックバッファ
の階層毎にグループ化されている。レベル1の階層をグ
ループGr.1とグループGr.2に分けている。レベ
ル2の階層をグループGr.1〜グループGr.4に分
けている。グループは、バッファの種類やネットディレ
イ予算値の変更の単位とされる。グループの大きさは任
意であるが、小さ過ぎれば計算機処理時間が膨大にな
り、大きすぎれば本発明が企図するノイズ低減効果が薄
れる。この段階において、各レベル内では各ネットのネ
ットディレイは一定である。
4の具体的な一例が示される。例えばクロックバッファ
の階層毎にグループ化されている。レベル1の階層をグ
ループGr.1とグループGr.2に分けている。レベ
ル2の階層をグループGr.1〜グループGr.4に分
けている。グループは、バッファの種類やネットディレ
イ予算値の変更の単位とされる。グループの大きさは任
意であるが、小さ過ぎれば計算機処理時間が膨大にな
り、大きすぎれば本発明が企図するノイズ低減効果が薄
れる。この段階において、各レベル内では各ネットのネ
ットディレイは一定である。
【0029】図12には図11でグルーピングされたレ
ベル1の階層に対するネット再構築処理S5及びネット
ディレイ予算値再設定処理S6の一例が示される。即
ち、ネット再構築処理S5においてグループGr.2の
クロックバッファ2のサイズを大きくしてファンナウト
数を増やした。レベル1におけるクロックバッファ2の
サイズ変更(ファンナウト数変更)は、レベル2にグル
ープGr.5の新設をもたらし、レベル1の内部におけ
るネットディレイには影響を及ぼさない。よってこの例
ではレベル1における予算値再設定は行われない。図1
2の例ではレベル1には2つのグループしかないので、
一方のグループGr.2についてクロックバッファの種
類を変更しておけば、後段のレベル2のクロックバッフ
ァの動作タイミングを相互にずらすことが可能になる。
ベル1の階層に対するネット再構築処理S5及びネット
ディレイ予算値再設定処理S6の一例が示される。即
ち、ネット再構築処理S5においてグループGr.2の
クロックバッファ2のサイズを大きくしてファンナウト
数を増やした。レベル1におけるクロックバッファ2の
サイズ変更(ファンナウト数変更)は、レベル2にグル
ープGr.5の新設をもたらし、レベル1の内部におけ
るネットディレイには影響を及ぼさない。よってこの例
ではレベル1における予算値再設定は行われない。図1
2の例ではレベル1には2つのグループしかないので、
一方のグループGr.2についてクロックバッファの種
類を変更しておけば、後段のレベル2のクロックバッフ
ァの動作タイミングを相互にずらすことが可能になる。
【0030】図13には図11でグルーピングされたレ
ベル2の階層に対するネット再構築処理S5及びネット
ディレイ予算値再設定処理S6の一例が示される。即
ち、レベル2に対するネット再構築処理S5において、
レベル1におけるクロックバッファ2のサイズ変更によ
ってレベル2にグループGr.5のクロックバッファ5
を新設する。そして、ネット再構築処理S5及びネット
ディレイ予算値再設定処理S6を含むループの処理によ
り、基点のクロックバッファ1からフリップフロップ6
までのパスディレイ(素子ディレイとネットディレイの
合計)が同一になるように、クロックバッファ3〜5の
種類を決定し、夫々のネットディレイに合わせて対応す
るネットディレイ予算値を修正する。例えば、図13の
例では、特に制限されないが、レベル2におけるグルー
プGr.3のクロックバッファ3及びグループGr.4
のクロックバッファ4に対してもバッファの種類例えば
ファンナウト数を変更している。これに伴って、ネット
ディレイ予算値再設定処理S6では、基点のクロックバ
ッファ1からレベル1のクロックバッファ2及びレベル
2のグループGr.3のクロックバッファ3を介してフ
リップフロップ6に至るまでの夫々のパスディレイ、基
点のクロックバッファ1からレベル1のクロックバッフ
ァ2及びレベル2のグループGr.4のクロックバッフ
ァ4を介してフリップフロップ6に至るまでの夫々のパ
スディレイ、基点のクロックバッファ1からレベル1の
クロックバッファ2及びレベル2のグループGr.5の
クロックバッファ5を介してフリップフロップ6に至る
までの夫々のパスディレイを、相互に同一の既定値に合
わせるように、レベル2のネットディレイ予算値(例え
ばクロックバッファ2の出力からフリップフロップ6の
入力に至る各経路の信号伝播遅延時間の目標値)の再設
定を行う。再設定される各クロックネットのネットディ
レイ予算値は、クロックバッファのグループ毎に相違さ
せればよい。その相違は、図3で説明したように、クロ
ック位相が±CW/2(CW=クロックパルス幅)の範
囲で逐次ずれるようにすることを考慮すれば最適であ
る。7で示されるものは負荷調整用セルであり、フリッ
プフロップ6と同一の入力容量を有し、バッファ5のフ
ァンナウト数を調整するためのダミーセルである。
ベル2の階層に対するネット再構築処理S5及びネット
ディレイ予算値再設定処理S6の一例が示される。即
ち、レベル2に対するネット再構築処理S5において、
レベル1におけるクロックバッファ2のサイズ変更によ
ってレベル2にグループGr.5のクロックバッファ5
を新設する。そして、ネット再構築処理S5及びネット
ディレイ予算値再設定処理S6を含むループの処理によ
り、基点のクロックバッファ1からフリップフロップ6
までのパスディレイ(素子ディレイとネットディレイの
合計)が同一になるように、クロックバッファ3〜5の
種類を決定し、夫々のネットディレイに合わせて対応す
るネットディレイ予算値を修正する。例えば、図13の
例では、特に制限されないが、レベル2におけるグルー
プGr.3のクロックバッファ3及びグループGr.4
のクロックバッファ4に対してもバッファの種類例えば
ファンナウト数を変更している。これに伴って、ネット
ディレイ予算値再設定処理S6では、基点のクロックバ
ッファ1からレベル1のクロックバッファ2及びレベル
2のグループGr.3のクロックバッファ3を介してフ
リップフロップ6に至るまでの夫々のパスディレイ、基
点のクロックバッファ1からレベル1のクロックバッフ
ァ2及びレベル2のグループGr.4のクロックバッフ
ァ4を介してフリップフロップ6に至るまでの夫々のパ
スディレイ、基点のクロックバッファ1からレベル1の
クロックバッファ2及びレベル2のグループGr.5の
クロックバッファ5を介してフリップフロップ6に至る
までの夫々のパスディレイを、相互に同一の既定値に合
わせるように、レベル2のネットディレイ予算値(例え
ばクロックバッファ2の出力からフリップフロップ6の
入力に至る各経路の信号伝播遅延時間の目標値)の再設
定を行う。再設定される各クロックネットのネットディ
レイ予算値は、クロックバッファのグループ毎に相違さ
せればよい。その相違は、図3で説明したように、クロ
ック位相が±CW/2(CW=クロックパルス幅)の範
囲で逐次ずれるようにすることを考慮すれば最適であ
る。7で示されるものは負荷調整用セルであり、フリッ
プフロップ6と同一の入力容量を有し、バッファ5のフ
ァンナウト数を調整するためのダミーセルである。
【0031】このようにクロックバッファの同一階層毎
にネットディレイ予算値を初期設定し、同一階層のクロ
ックバッファが異なる位相で動作するように、クロック
バッファの種類を変更し、且つ、それに伴ってパスディ
レイの既定値を満足させるようにクロックネットのネッ
トディレイ予算値を初期値から修正する。これにより、
図9のクロック供給回路の初期的モデルから、例えば図
10の論理構成を得ることができる。図10に示される
論理構成では、クロックバッファCBF10〜CBF3
6の素子ディレイDcbf10〜Dcbf36は同一階
層内で相違され、クロック配線CLN1〜CLN4のネ
ットディレイ予算値Dcln10〜Dcln51も同一
階層内で相違されている。但し基点のクロックバッファ
CBF1からフリップフロップFF1〜FF12までの
パスディレイはどのクロックネットを介しても同じにさ
れている。
にネットディレイ予算値を初期設定し、同一階層のクロ
ックバッファが異なる位相で動作するように、クロック
バッファの種類を変更し、且つ、それに伴ってパスディ
レイの既定値を満足させるようにクロックネットのネッ
トディレイ予算値を初期値から修正する。これにより、
図9のクロック供給回路の初期的モデルから、例えば図
10の論理構成を得ることができる。図10に示される
論理構成では、クロックバッファCBF10〜CBF3
6の素子ディレイDcbf10〜Dcbf36は同一階
層内で相違され、クロック配線CLN1〜CLN4のネ
ットディレイ予算値Dcln10〜Dcln51も同一
階層内で相違されている。但し基点のクロックバッファ
CBF1からフリップフロップFF1〜FF12までの
パスディレイはどのクロックネットを介しても同じにさ
れている。
【0032】図14にはコンピュータを用いた半導体集
積回路の設計方法の一例を全体的に示すフローチャート
である。図8に基づいて説明したステップS1〜S9の
クロック供給系の設計手順は図14においてクロック分
配回路設計処理S12として図示されている。
積回路の設計方法の一例を全体的に示すフローチャート
である。図8に基づいて説明したステップS1〜S9の
クロック供給系の設計手順は図14においてクロック分
配回路設計処理S12として図示されている。
【0033】論理設計S10では、クロック供給系を除
いて論理設計が行われ、それに対して配線負荷などを仮
負荷として論理検証が行われる(S11)。その後、ク
ロック供給系の設計が行われる(S12)。
いて論理設計が行われ、それに対して配線負荷などを仮
負荷として論理検証が行われる(S11)。その後、ク
ロック供給系の設計が行われる(S12)。
【0034】論理設計(S10)では、目的とする半導
体集積回路におけるクロック信号供給系以外の論理が設
計される。論理設計において、クロック信号供給系につ
いては、クロック信号供給先のフリップフロップのよう
な素子に至る仮想クロックバッファを想定し、この仮想
クロックバッファの出力端子とクロック信号供給先素子
の入力ピンとの間のネットを特定しておく。論理設計で
はクロック供給系の詳細は特定されない。仮想クロック
バッファはセルライブラリ10に定義されている。仮想
クロックバッファには、想定ファンアウト数,ゲート
数,素子ディレイ値が定義されている。論理設計時には
クロック信号供給先素子の規模および設計方法などに応
じて適当な仮想クロックバッファを選択することにな
る。換言すれば、目的とする性能若しくはユーザ要求仕
様を得るために必要なクロック信号に関する制約値(ク
ロックディレイ値等)を満足するための仮想的な素子と
して仮想クロックバッファを用いる。特に,複数のフリ
ップフロップ群が存在し、同一のディレイで各々のフリ
ップフロップ群を駆動したい場合には、それらに対して
同一の仮想クロックバッファを選択することになる。
体集積回路におけるクロック信号供給系以外の論理が設
計される。論理設計において、クロック信号供給系につ
いては、クロック信号供給先のフリップフロップのよう
な素子に至る仮想クロックバッファを想定し、この仮想
クロックバッファの出力端子とクロック信号供給先素子
の入力ピンとの間のネットを特定しておく。論理設計で
はクロック供給系の詳細は特定されない。仮想クロック
バッファはセルライブラリ10に定義されている。仮想
クロックバッファには、想定ファンアウト数,ゲート
数,素子ディレイ値が定義されている。論理設計時には
クロック信号供給先素子の規模および設計方法などに応
じて適当な仮想クロックバッファを選択することにな
る。換言すれば、目的とする性能若しくはユーザ要求仕
様を得るために必要なクロック信号に関する制約値(ク
ロックディレイ値等)を満足するための仮想的な素子と
して仮想クロックバッファを用いる。特に,複数のフリ
ップフロップ群が存在し、同一のディレイで各々のフリ
ップフロップ群を駆動したい場合には、それらに対して
同一の仮想クロックバッファを選択することになる。
【0035】クロック分配回路の設計(S12)では、
論理設計時に挿入されている仮想クロックバッファと置
き換えられるクロック分配回路を生成する。この処理は
前述のステップS1〜S9の処理であり、図10に示さ
れるようなクロック分配回路を最終的に得る。クロック
分配回路設計処理(S12)で用いられるクロックバッ
ファや負荷調整用セルも仮想クロックバッファと同じく
セルライブラリ10に定義されている。セルライブラリ
10にはプロセス情報やレイアウトルールも格納されて
いる。図14において、11は前記ステップS1で生成
されたクロック論理ネットのリスト12は前記ステップ
S2で得られたネットディレイ予算値、13は論理設計
された論理ネットリストである。
論理設計時に挿入されている仮想クロックバッファと置
き換えられるクロック分配回路を生成する。この処理は
前述のステップS1〜S9の処理であり、図10に示さ
れるようなクロック分配回路を最終的に得る。クロック
分配回路設計処理(S12)で用いられるクロックバッ
ファや負荷調整用セルも仮想クロックバッファと同じく
セルライブラリ10に定義されている。セルライブラリ
10にはプロセス情報やレイアウトルールも格納されて
いる。図14において、11は前記ステップS1で生成
されたクロック論理ネットのリスト12は前記ステップ
S2で得られたネットディレイ予算値、13は論理設計
された論理ネットリストである。
【0036】半導体集積回路のレイアウト設計は、論理
設計されたセルの配置処理(S13)、クロック系レイ
アウト(S14)及びセル間配線処理(S15)によっ
て行われる。セル配置処理S13は、論理設計の結果で
ある論理ネットリスト13に従って、セルライブラリ1
0のセルを仮想的にチップ上に配置する処理である。ク
ロック系レイアウト処理S14は、クロックバッファ配
置(S140)、ネットディレイ予算値充足のためのク
ロックバッファ移動(S141)、ネットディレイ予算
値充足のためのセル移動(S142)の各処理を有す
る。
設計されたセルの配置処理(S13)、クロック系レイ
アウト(S14)及びセル間配線処理(S15)によっ
て行われる。セル配置処理S13は、論理設計の結果で
ある論理ネットリスト13に従って、セルライブラリ1
0のセルを仮想的にチップ上に配置する処理である。ク
ロック系レイアウト処理S14は、クロックバッファ配
置(S140)、ネットディレイ予算値充足のためのク
ロックバッファ移動(S141)、ネットディレイ予算
値充足のためのセル移動(S142)の各処理を有す
る。
【0037】例えばクロック分配回路が図15のクロッ
クツリー構造を有するものとする。これに対しては、先
ず、図16に例示されるように、クロックバッファCB
F1,CBF10,CBF11を配置する(S14
0)。このとき、クロックバッファCBF1とクロック
バッファCBF10との間、そして、クロックバッファ
CBF1とクロックバッファCBF11との間には、前
記ステップS6で修正されたネットディレイ予算値を満
足するように、クロックバッファの移動が行われる(S
141)。クロックバッファの階層が図15のクロック
ツリー構造のような2階層よりも多い場合には、隣接す
る階層同士で順次クロックバッファの配置が行われる。
次に、図17に例示されるように、最上層のクロックバ
ッファとフリップフロップFF1〜FF8との間のネッ
トに対してネットディレイ予算値を充足させるためにフ
リップフロップFF1〜FF8を移動するセル移動を行
う(S142)。ここまでの処理ではネットには仮想配
線を想定する。その後、図18に例示されるように、実
配線を想定してフリップフロップ(セル)の間の配線を
定義する(S15)。このとき、高精度なクロックスキ
ュー制御のために、実配線の平行若しくは交差による容
量成分を考慮して配線パターンを修正するようにされ
る。これらの処理を行ってレイアウト設計を一通り終了
すると、レイアウト設計で得られた出力情報14を基
に、レイアウト検証(S16)を行い、更に、配線など
の実負荷の下で最後の論理検証が行われる(S17)。
クツリー構造を有するものとする。これに対しては、先
ず、図16に例示されるように、クロックバッファCB
F1,CBF10,CBF11を配置する(S14
0)。このとき、クロックバッファCBF1とクロック
バッファCBF10との間、そして、クロックバッファ
CBF1とクロックバッファCBF11との間には、前
記ステップS6で修正されたネットディレイ予算値を満
足するように、クロックバッファの移動が行われる(S
141)。クロックバッファの階層が図15のクロック
ツリー構造のような2階層よりも多い場合には、隣接す
る階層同士で順次クロックバッファの配置が行われる。
次に、図17に例示されるように、最上層のクロックバ
ッファとフリップフロップFF1〜FF8との間のネッ
トに対してネットディレイ予算値を充足させるためにフ
リップフロップFF1〜FF8を移動するセル移動を行
う(S142)。ここまでの処理ではネットには仮想配
線を想定する。その後、図18に例示されるように、実
配線を想定してフリップフロップ(セル)の間の配線を
定義する(S15)。このとき、高精度なクロックスキ
ュー制御のために、実配線の平行若しくは交差による容
量成分を考慮して配線パターンを修正するようにされ
る。これらの処理を行ってレイアウト設計を一通り終了
すると、レイアウト設計で得られた出力情報14を基
に、レイアウト検証(S16)を行い、更に、配線など
の実負荷の下で最後の論理検証が行われる(S17)。
【0038】図19には上記設計方法を適用して形成さ
れた半導体集積回路のチップレイアウト図の一例が示さ
れる。同図に示される半導体集積回路20は、ASIC
若しくはCBIC形式とされ、既に開発設計済のコアモ
ジュールとして、CPU(Central Processing Unit:
中央処理装置)コア21、USB(Universal SerialBu
s:ユニバーサル・シリアル・バス)コア22、SRA
Mコア23を一部流用し、その他の半導体領域にはユー
ザの要求仕様を満足するために個別設計されたランダム
ロジック部24が形成されている。半導体チップの周縁
には外部インタフェース用のバッファ回路やボンディン
グパッドなどの外部接続電極が多数配置されている。
れた半導体集積回路のチップレイアウト図の一例が示さ
れる。同図に示される半導体集積回路20は、ASIC
若しくはCBIC形式とされ、既に開発設計済のコアモ
ジュールとして、CPU(Central Processing Unit:
中央処理装置)コア21、USB(Universal SerialBu
s:ユニバーサル・シリアル・バス)コア22、SRA
Mコア23を一部流用し、その他の半導体領域にはユー
ザの要求仕様を満足するために個別設計されたランダム
ロジック部24が形成されている。半導体チップの周縁
には外部インタフェース用のバッファ回路やボンディン
グパッドなどの外部接続電極が多数配置されている。
【0039】ここで、図8で説明したクロック分配回路
設計手法はランダムロジック部24に適用されている。
コアモジュール21〜23は既に設計済であるから、あ
えてクロック供給系の設計をやり直す必要はないので、
当該半導体集積回路の設計という点ではランダムロジッ
ク部24と一緒にコアモジュール21〜23に図8の設
計手法を適用していない。コアモジュール21〜28を
初期的に設計する場合には図8のクロック供給系の設計
手法を適用することは妨げられないことはいうまでもな
い。したがって、半導体集積回路20の構造的な観点か
らすれば、コアモジュール21〜23にも、ランダムロ
ジック部24にも、図1で説明した回路構成が適用され
ていることは当然に有り得ることである。
設計手法はランダムロジック部24に適用されている。
コアモジュール21〜23は既に設計済であるから、あ
えてクロック供給系の設計をやり直す必要はないので、
当該半導体集積回路の設計という点ではランダムロジッ
ク部24と一緒にコアモジュール21〜23に図8の設
計手法を適用していない。コアモジュール21〜28を
初期的に設計する場合には図8のクロック供給系の設計
手法を適用することは妨げられないことはいうまでもな
い。したがって、半導体集積回路20の構造的な観点か
らすれば、コアモジュール21〜23にも、ランダムロ
ジック部24にも、図1で説明した回路構成が適用され
ていることは当然に有り得ることである。
【0040】図20には図19のランダムロジック部に
おけるクロックバッファのレイアウト構成の一例が示さ
れる。ランダムロジック部24は、例えば高さ一定の多
数の矩形領域30に所要のセルを敷き詰めて論理回路が
形成される。各矩形領域30には、電源電圧と回路の接
地電圧を供給するセル電源配線31,32が敷設され、
セル電源配線31,32は縦及び横方向に敷設された電
源幹線33,34から電源の供給を受ける。前記セル電
源配線31,32は、フリップフロップなどのセルの信
号線の間に配置されるので、当該信号配線と同様に比較
的細い線幅しか有していない。これは、図21に例示さ
れる外部出力バッファ回路のように半導体集積回路の外
部負荷に対して大きな駆動能力を備えなければならない
回路のための面積の大きな動作電源供給用電源配線4
0,41とは事情が異なる。図21において42はボン
ディングパッド、43は入力バッファ、44は出力ドラ
イバである。
おけるクロックバッファのレイアウト構成の一例が示さ
れる。ランダムロジック部24は、例えば高さ一定の多
数の矩形領域30に所要のセルを敷き詰めて論理回路が
形成される。各矩形領域30には、電源電圧と回路の接
地電圧を供給するセル電源配線31,32が敷設され、
セル電源配線31,32は縦及び横方向に敷設された電
源幹線33,34から電源の供給を受ける。前記セル電
源配線31,32は、フリップフロップなどのセルの信
号線の間に配置されるので、当該信号配線と同様に比較
的細い線幅しか有していない。これは、図21に例示さ
れる外部出力バッファ回路のように半導体集積回路の外
部負荷に対して大きな駆動能力を備えなければならない
回路のための面積の大きな動作電源供給用電源配線4
0,41とは事情が異なる。図21において42はボン
ディングパッド、43は入力バッファ、44は出力ドラ
イバである。
【0041】したがって、そのようなセル電源配線3
1,32に配置された多数のクロックバッファ35の全
て若しくは大半がほとんど同時に出力反転動作を行う
と、比較的幅の細いセル電源配線31,32にきわめて
大きな電流が流れようとし、これによって、電源電圧を
供給するセル電源配線31の電圧は不所望に低下しよう
とし、また、回路の接地電圧を供給するセル電源配線3
2の電圧は不所望に上昇しようとし、そのようなセル電
源配線31,32から動作電源を受けるフリップフロッ
プなどの回路の動作は直ぐに不安定になり、誤動作を生
ずることになる。ランダムロジック部24のクロック供
給系の設計に図8の手法を採用し、図1で説明した構成
を採用することにより、多数のロックバッファの出力反
転動作タイミングが微妙にずらせれ、これによって、セ
ル電源配線31,32などに関する電源ノイズを低減す
ることができる。
1,32に配置された多数のクロックバッファ35の全
て若しくは大半がほとんど同時に出力反転動作を行う
と、比較的幅の細いセル電源配線31,32にきわめて
大きな電流が流れようとし、これによって、電源電圧を
供給するセル電源配線31の電圧は不所望に低下しよう
とし、また、回路の接地電圧を供給するセル電源配線3
2の電圧は不所望に上昇しようとし、そのようなセル電
源配線31,32から動作電源を受けるフリップフロッ
プなどの回路の動作は直ぐに不安定になり、誤動作を生
ずることになる。ランダムロジック部24のクロック供
給系の設計に図8の手法を採用し、図1で説明した構成
を採用することにより、多数のロックバッファの出力反
転動作タイミングが微妙にずらせれ、これによって、セ
ル電源配線31,32などに関する電源ノイズを低減す
ることができる。
【0042】以上の説明では、一つのクロックツリーに
対してクロックバッファを階層毎に把握してクロックバ
ッファの配置及びネットディレイ予算値の設定を行う場
合について説明した。これに対し、図22に例示される
ように、一つのクロックツリーをクロックバッファCB
F1の出力に対してE1〜E3に3分割し、3分割の夫
々に対して、今まで説明したクロックバッファの配置及
びネットディレイ予算値の設定を行うことができる。こ
れによって前述と同様の電源ノイズ低減効果を得ること
ができる。夫々のパスディレイt1〜t3を等しくすれ
ば、3分割されたフリップフロップFF1〜FF18へ
供給されるクロック信号のスキューを低減できる。3分
割された部分E1〜E3が相互に同期動作する必要がな
ければ、パスディレイt1〜t3を等しくする必要はな
い。
対してクロックバッファを階層毎に把握してクロックバ
ッファの配置及びネットディレイ予算値の設定を行う場
合について説明した。これに対し、図22に例示される
ように、一つのクロックツリーをクロックバッファCB
F1の出力に対してE1〜E3に3分割し、3分割の夫
々に対して、今まで説明したクロックバッファの配置及
びネットディレイ予算値の設定を行うことができる。こ
れによって前述と同様の電源ノイズ低減効果を得ること
ができる。夫々のパスディレイt1〜t3を等しくすれ
ば、3分割されたフリップフロップFF1〜FF18へ
供給されるクロック信号のスキューを低減できる。3分
割された部分E1〜E3が相互に同期動作する必要がな
ければ、パスディレイt1〜t3を等しくする必要はな
い。
【0043】また、以上の説明では、フリップフロップ
は図23の(A)、(B)に示されるようにクロック信
号の立ち上がりエッジに同期して動作されるものであ
る。CPはクロック入力端子、Dはデータ出力端子、Q
はデータ出力端子である。前記フリップフロップは図2
4の(A)、(B)に示されるようにクロック信号立ち
下がりエッジに同期動作されるものであってもよい。
は図23の(A)、(B)に示されるようにクロック信
号の立ち上がりエッジに同期して動作されるものであ
る。CPはクロック入力端子、Dはデータ出力端子、Q
はデータ出力端子である。前記フリップフロップは図2
4の(A)、(B)に示されるようにクロック信号立ち
下がりエッジに同期動作されるものであってもよい。
【0044】図25に示されるように、クロックツリー
に、立ち上がりエッジ同期フリップフロップHE−FF
と立ち下がりエッジ同期フリップフロップLE−FFを
含む場合、図26に例示されるように、前者に対して後
者のクロックサイクルを1/2周期ずらせばよい。立ち
上がりエッジ同期フリップフロップHE−FFと立ち下
がりエッジ同期フリップフロップLE−FFの動作タイ
ミングは同時である。
に、立ち上がりエッジ同期フリップフロップHE−FF
と立ち下がりエッジ同期フリップフロップLE−FFを
含む場合、図26に例示されるように、前者に対して後
者のクロックサイクルを1/2周期ずらせばよい。立ち
上がりエッジ同期フリップフロップHE−FFと立ち下
がりエッジ同期フリップフロップLE−FFの動作タイ
ミングは同時である。
【0045】また、クロックバッファは図2で説明した
インバータの2段直列接続形態のようなインバータ遇数
段構成の非反転クロックバッファに限定されず、例えば
図27のインバータ奇数段構成の反転クロックバッファ
CBF−IVを用いることができる。図28に例示され
るように、非反転クロックバッファCBF―NIVと反
転クロックバッファCBF−IVとを混在させてクロッ
クツリーを構成する場合、基端から終端の立ち上がりエ
ッジ同期フリップフロップHE−FFに至るクロック伝
達経路に介在される反転クロックバッファCBF−IV
の数を遇数段とし、基端から終端の立ち下がりエッジ同
期フリップフロップLE−FFに至るクロック伝達経路
に介在される反転クロックバッファCBF−IVの数を
奇数段とすることができる。反転クロックバッファCB
F−IVを用いることにより、クロックバッファの素子
ディレイによるパスディレイの調整が容易になる。
インバータの2段直列接続形態のようなインバータ遇数
段構成の非反転クロックバッファに限定されず、例えば
図27のインバータ奇数段構成の反転クロックバッファ
CBF−IVを用いることができる。図28に例示され
るように、非反転クロックバッファCBF―NIVと反
転クロックバッファCBF−IVとを混在させてクロッ
クツリーを構成する場合、基端から終端の立ち上がりエ
ッジ同期フリップフロップHE−FFに至るクロック伝
達経路に介在される反転クロックバッファCBF−IV
の数を遇数段とし、基端から終端の立ち下がりエッジ同
期フリップフロップLE−FFに至るクロック伝達経路
に介在される反転クロックバッファCBF−IVの数を
奇数段とすることができる。反転クロックバッファCB
F−IVを用いることにより、クロックバッファの素子
ディレイによるパスディレイの調整が容易になる。
【0046】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、図11乃至図13の処理をクロック信号伝達方向下
流側から順次行ってもよい。また、クロックツリーの規
模、クロックバッファを構成するインバータ個数、半導
体集積回路の内蔵モジュールなどは上記実施例に限定さ
れず適宜変更可能である。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、図11乃至図13の処理をクロック信号伝達方向下
流側から順次行ってもよい。また、クロックツリーの規
模、クロックバッファを構成するインバータ個数、半導
体集積回路の内蔵モジュールなどは上記実施例に限定さ
れず適宜変更可能である。
【0047】また、クロック供給回路の設計方法におい
てクロックバッファの種類と共にネットディレイ予算値
を変更する場合について説明したが、基点から終点のフ
リップフロップに到る個々の一つのクロックパスに対し
て複数個のクロックバッファの種類を変更することによ
り、ネットディレイ予算値を変更しなくてもよい場合が
有る。
てクロックバッファの種類と共にネットディレイ予算値
を変更する場合について説明したが、基点から終点のフ
リップフロップに到る個々の一つのクロックパスに対し
て複数個のクロックバッファの種類を変更することによ
り、ネットディレイ予算値を変更しなくてもよい場合が
有る。
【0048】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるCBI
CやASIC形式の半導体集積回路に適用した場合につ
いて説明したが、フルカスタムLSIに対しても適用可
能であることは言うまでもない。
なされた発明をその背景となった利用分野であるCBI
CやASIC形式の半導体集積回路に適用した場合につ
いて説明したが、フルカスタムLSIに対しても適用可
能であることは言うまでもない。
【0049】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0050】すなわち、第1に、クロック発生源から順
序回路のクロック入力端に至るクロックパス全体のディ
レイが同一になるように制御し、第2に、相互に同一段
のクロックバッファへのクロック到達タイミングが相違
され若しくは同一段のクロックバッファの出力反転動作
タイミングがずれるようにするから、第1の点によって
クロックスキューを低減でき、第2の点によってクロッ
クバッファの反転出力動作に起因するノイズを低減する
ことができる。したがって、クロックスキューの低減と
クロックバッファの動作による電原系ノイズの低減との
双方を解決できるクロック供給回路の設計方法、並びに
半導体集積回路を提供することができる。
序回路のクロック入力端に至るクロックパス全体のディ
レイが同一になるように制御し、第2に、相互に同一段
のクロックバッファへのクロック到達タイミングが相違
され若しくは同一段のクロックバッファの出力反転動作
タイミングがずれるようにするから、第1の点によって
クロックスキューを低減でき、第2の点によってクロッ
クバッファの反転出力動作に起因するノイズを低減する
ことができる。したがって、クロックスキューの低減と
クロックバッファの動作による電原系ノイズの低減との
双方を解決できるクロック供給回路の設計方法、並びに
半導体集積回路を提供することができる。
【図1】本発明に係る半導体集積回路におけるクロック
供給回路の概略をクロックツリーで示す説明図である。
供給回路の概略をクロックツリーで示す説明図である。
【図2】負荷駆動能力や素子ディレイが相違される複数
種類のクロックバッファを示す説明図である。
種類のクロックバッファを示す説明図である。
【図3】同一階層のクロックバッファの入力に対するク
ロックの位相のずれ幅の最適範囲についての説明図であ
る。
ロックの位相のずれ幅の最適範囲についての説明図であ
る。
【図4】図1の構成によって得られるクロックバッファ
及びフリップフロップの入力クロックパルスの一例を示
すタイミング図である。
及びフリップフロップの入力クロックパルスの一例を示
すタイミング図である。
【図5】同一階層のクロックバッファには同一種類のク
ロックバッファを用いそれらクロックバッファのファン
アウト数を同一にし且つクロックバッファ間のクロック
配線を相互に等長且つ等幅にして構成した比較例に係る
クロックツリーの説明図である。
ロックバッファを用いそれらクロックバッファのファン
アウト数を同一にし且つクロックバッファ間のクロック
配線を相互に等長且つ等幅にして構成した比較例に係る
クロックツリーの説明図である。
【図6】図5の比較例におけるクロックバッファ及びフ
リップフロップには同じ位相でクロックが供給される状
態を示すタイミング図である。
リップフロップには同じ位相でクロックが供給される状
態を示すタイミング図である。
【図7】クロックスキュー制御を全く行わない場合にお
けるクロックバッファ及びフリップフロップに供給され
るクロックの状態を示すタイミング図である。
けるクロックバッファ及びフリップフロップに供給され
るクロックの状態を示すタイミング図である。
【図8】図1で説明したクロック供給回路の設計手順を
示すフローチャートである。
示すフローチャートである。
【図9】図8のステップS1、S2の処理で特定された
論理的な構成の一例をクロックツリーで示す説明図であ
る。
論理的な構成の一例をクロックツリーで示す説明図であ
る。
【図10】図8の処理手順で最終的に得られたクロック
供給回路の論理的な構成をクロックツリーで示す説明図
である。
供給回路の論理的な構成をクロックツリーで示す説明図
である。
【図11】グルーピング処理結果の一例を示す説明図で
ある。
ある。
【図12】グルーピングされたレベル1の階層に対する
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。
【図13】グルーピングされたレベル2の階層に対する
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。
ネット再構築処理及びネットディレイ予算値再設定処理
の一例を示す説明図である。
【図14】半導体集積回路の設計方法の一例を全体的に
示すフローチャートである。
示すフローチャートである。
【図15】クロック系レイアウト処理の対象とされるク
ロック分配回路の状態をクロックツリーで示す説明図で
ある。
ロック分配回路の状態をクロックツリーで示す説明図で
ある。
【図16】クロック系レイアウト処理におけるクロック
バッファ配置処理の一例を示す説明図である。
バッファ配置処理の一例を示す説明図である。
【図17】クロック系レイアウト処理におけるセル移動
処理の一例を示す説明図である。
処理の一例を示す説明図である。
【図18】クロック系レイアウト処理におけるセル間配
線処理の一例を示す説明図である。
線処理の一例を示す説明図である。
【図19】図14の設計方法を適用して形成された半導
体集積回路のチップレイアウト図である。
体集積回路のチップレイアウト図である。
【図20】図19のランダムロジック部におけるクロッ
クバッファのレイアウト構成の一例を示す説明図であ
る。。
クバッファのレイアウト構成の一例を示す説明図であ
る。。
【図21】外部出力バッファ回路のレイアウト構成の一
例を示す説明図である。
例を示す説明図である。
【図22】一つのクロックツリーをクロックバッファの
出力に対して3分割してクロックバッファの配置及びネ
ットディレイ予算値の設定を行場合について示した説明
図である。
出力に対して3分割してクロックバッファの配置及びネ
ットディレイ予算値の設定を行場合について示した説明
図である。
【図23】クロック信号の立ち上がりエッジに同期動作
されるクロックバッファの説明図である。
されるクロックバッファの説明図である。
【図24】クロック信号立ち下がりエッジに同期動作さ
れるクロックバッファの説明図である。
れるクロックバッファの説明図である。
【図25】クロックツリーに立ち上がりエッジ同期フリ
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合のクロックツリーの構成を示した説明図であ
る。
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合のクロックツリーの構成を示した説明図であ
る。
【図26】クロックツリーに立ち上がりエッジ同期フリ
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合に双方に供給されるクロックサイクルのずれ
の状態を示すタイミング図である。
ップフロップと立ち下がりエッジ同期フリップフロップ
を含む場合に双方に供給されるクロックサイクルのずれ
の状態を示すタイミング図である。
【図27】インバータ奇数段構成の反転クロックバッフ
ァの一例を示す説明図である。
ァの一例を示す説明図である。
【図28】非反転クロックバッファと反転クロックバッ
ファとを混在させて構成したクロックツリーの一例を示
す説明図である。
ファとを混在させて構成したクロックツリーの一例を示
す説明図である。
CGR クロック発生回路 CBF1、CBF10〜CBF36 クロックバッファ FF1〜FF12 フリップフロップ CLN1〜CLN5 クロック配線 Dcbf10〜Dcbf36 素子ディレイ Dcln10〜Dcln51 ネットディレイ予算値 1 基端のクロックバッファ 2 レベル1に含まれるクロックバッファ 3〜5 レベル2に含まれるクロックバッファ 6,7 フリップフロップ 10 セルライブラリ 11 クロック論理ネットリスト 12 ネットディレイ予算値 13 論理ネットリスト 14 出力情報 20 半導体集積回路 21 CPUコア 22 USBコア 23 SRAMコア 24 ランダムロジック部 31,32 セル電源配線 33,34 電源幹線 35 クロックバッファ CBF−IV 反転クロックバッファ CBF−NIV 非反転クロックバッファ LE−FF 立ち下がりエッジ同期フリップフロップ LH−FF 立ち上がりエッジ同期フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野中 義弘 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 加藤 和雄 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 Fターム(参考) 5B079 BA20 BB10 BC03 BC10 CC14 DD08 DD13 DD20 5F064 AA03 BB07 BB09 BB13 BB19 BB26 BB40 DD04 DD13 DD25 DD32 EE08 EE09 EE14 EE16 EE45 EE47 EE52 EE54 EE60 HH10 HH12
Claims (12)
- 【請求項1】 クロック発生回路と、クロック信号に同
期動作される複数個の順序回路と、クロック発生回路か
ら順序回路に至るクロック伝達経路に配置されたクロッ
クバッファ及びクロック配線とを、半導体チップに備
え、 複数の前記クロック伝達経路は、経路終端の順序回路に
は実質的に同じ位相のクロック信号を夫々供給し、経路
途中には出力反転動作タイミングが他のクロック伝達経
路のクロックバッファとは相違されたクロックバッファ
を有して成るものであることを特徴とする半導体集積回
路。 - 【請求項2】 クロック発生回路と、クロック信号に同
期動作される複数個の順序回路と、クロック発生回路か
ら順序回路に至るクロック伝達経路に配置されたクロッ
クバッファ及びクロック配線とを、半導体チップに備
え、 複数の前記クロック伝達経路は、順序回路を実質的に同
じタイミングで出力反転動作させるクロック信号を経路
終端の順序回路に夫々供給し、経路途中には出力反転動
作タイミングが他のクロック伝達経路のクロックバッフ
ァとは相違されたクロックバッファを有して成るもので
あることを特徴とする半導体集積回路。 - 【請求項3】 前記順序回路は、第1クロック信号の第1
変化に応答して動作される第1順序回路と、第1クロック
信号とは逆位相の第2クロック信号の第2変化に応答し
て動作される第2順序回路とを含み、前記第1変化と第2
変化が同期されるものであることを特徴とする請求項2
記載の半導体集積回路。 - 【請求項4】 前記相互に出力反転動作タイミングが相
違されたクロックバッファは、出力回路のトランジスタ
サイズが相違されるものであることを特徴とする請求項
1又は2記載の半導体集積回路。 - 【請求項5】 前記相互に出力反転動作タイミングが相
違されたクロックバッファは、直列接続された前段回路
と終段回路とを接続する配線の信号遅延が相違されるも
のであることを特徴とする請求項4記載の半導体集積回
路。 - 【請求項6】 前記相互に出力反転動作タイミングが相
違されたクロックバッファは、クロック入力端子に接続
されるクロック配線の信号遅延が相違されるものである
ことを特徴とする請求項4又は5記載の半導体集積回
路。 - 【請求項7】 クロック発生回路から順序回路に至るク
ロック伝達経路にクロックバッファを仮想的に配置し、
配置したクロックバッファの論理的結合を生成する第1
処理と、 前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路には実質的に同じ位相のクロック信号
を供給可能にする第2処理と、 第1処理で仮想的に配置されたクロックバッファの種類
を変更し、複数の前記クロック伝達経路に対し経路途中
のクロックバッファには異なる位相のクロック信号を供
給可能にする第3処理と、 前記第3処理によるクロックバッファの種類変更に応じ
て当該クロックバッファが介在されたクロック伝達経路
のネットディレイ予算値を変更し、再び、複数の前記ク
ロック伝達経路に対し経路終端の順序回路には実質的に
同じ位相のクロック信号を供給可能にする第4処理と、
を含むことを特徴とするクロック供給回路の設計方法。 - 【請求項8】 クロック発生回路から順序回路に至るク
ロック伝達経路にクロックバッファを仮想的に配置し、
配置したクロックバッファの論理的結合を生成する第1
処理と、 前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路にはこれを実質的に同じタイミングで
反転動作させるクロック信号を供給可能にする第2処理
と、 第1処理で仮想的に配置されたクロックバッファの種類
を変更し、複数の前記クロック伝達経路に対し経路途中
のクロックバッファには異なる位相のクロック信号を供
給可能にする第3処理と、 前記第3処理によるクロックバッファの種類変更に応じ
て当該クロックバッファが介在されたクロック伝達経路
のネットディレイを初期値から変更し、再び、複数系統
のクロック伝達経路に対し経路終端の順序回路には実質
的に同じタイミングで反転動作させるクロック信号を供
給可能にする第4処理と、を含むことを特徴とするクロ
ック供給回路の設計方法。 - 【請求項9】 クロック発生回路から順序回路に至るク
ロック伝達経路に複数個のクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する第1処理と、 前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路には実質的に同じ位相のクロック信号
を供給可能にする第2処理と、 順序回路に供給されるクロック信号の位相を前記第2処
理完了時点から変更することなく第1処理で仮想的に配
置された複数個のクロックバッファの種類を変更し、複
数の前記クロック伝達経路に対し経路途中のクロックバ
ッファには異なる位相のクロック信号を供給可能にする
第3処理と、を含むことを特徴とするクロック供給回路
の設計方法。 - 【請求項10】 クロック発生回路から順序回路に至る
クロック伝達経路に複数のクロックバッファを仮想的に
配置し、配置したクロックバッファの論理的結合を生成
する第1処理と、 前記論理的に結合されたクロックバッファとの間の仮想
的な信号伝播遅延時間の目標であるネットディレイ予算
値を初期設定し、複数の前記クロック伝達経路に対し経
路終端の順序回路にはこれを実質的に同じタイミングで
反転動作させるクロック信号を供給可能にする第2処理
と、 クロック信号による順序回路の反転出力動作タイミング
を前記第2処理完了時点から変更することなく第1処理
で仮想的に配置された複数のクロックバッファの種類を
変更し、複数の前記クロック伝達経路に対し経路途中の
クロックバッファには異なる位相のクロック信号を供給
可能にする第3処理と、を含むことを特徴とするクロッ
ク供給回路の設計方法。 - 【請求項11】 前記クロックバッファの種類変更は、
ファンナウト数及び出力回路のトランジスタサイズの一
方又は双方が相違される複数種類のクロックバッファか
ら別のクロックバッファを選択することである請求項7
乃至10の何れか1項記載のクロック供給回路の設計方
法。 - 【請求項12】 前記クロックバッファの種類変更がフ
ァンナウト数の変更を伴うとき、その変更に応じて当該
クロックバッファの出力にダミーセルを配置することを
特徴とする請求項11記載のクロック供給回路の設計方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10195419A JP2000029562A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路及びクロック供給回路の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10195419A JP2000029562A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路及びクロック供給回路の設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000029562A true JP2000029562A (ja) | 2000-01-28 |
Family
ID=16340775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10195419A Withdrawn JP2000029562A (ja) | 1998-07-10 | 1998-07-10 | 半導体集積回路及びクロック供給回路の設計方法 |
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Country | Link |
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JP (1) | JP2000029562A (ja) |
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1998
- 1998-07-10 JP JP10195419A patent/JP2000029562A/ja not_active Withdrawn
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