JPH05157807A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH05157807A JPH05157807A JP3320554A JP32055491A JPH05157807A JP H05157807 A JPH05157807 A JP H05157807A JP 3320554 A JP3320554 A JP 3320554A JP 32055491 A JP32055491 A JP 32055491A JP H05157807 A JPH05157807 A JP H05157807A
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- JP
- Japan
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- flip
- test
- flop
- circuit
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Abstract
(57)【要約】
【目的】本発明は、いわゆるスキャンテスト法を用いた
半導体集積回路のテストに適した構成をそなえた記憶回
路に関し、設計時にクロスキューについて特に考慮を払
うことなくスキャンテスト法による信頼度の高いテスト
を行うことのできる記憶回路を提供することを目的とす
る。 【構成】入力されたクロック信号の立ち上がりもしくは
立ち下がりのうち一方のタイミングでデータを取り込む
フリップフロップと、該フリップフロップの入力端子に
出力端子が接続されたマルチプレクサと、該フリップフ
ロップの出力端子に接続された、前記一方のタイミング
で遮断し、該一方のタイミングとは逆の他方のタイミン
グで導通するスイッチとを備えた。
半導体集積回路のテストに適した構成をそなえた記憶回
路に関し、設計時にクロスキューについて特に考慮を払
うことなくスキャンテスト法による信頼度の高いテスト
を行うことのできる記憶回路を提供することを目的とす
る。 【構成】入力されたクロック信号の立ち上がりもしくは
立ち下がりのうち一方のタイミングでデータを取り込む
フリップフロップと、該フリップフロップの入力端子に
出力端子が接続されたマルチプレクサと、該フリップフ
ロップの出力端子に接続された、前記一方のタイミング
で遮断し、該一方のタイミングとは逆の他方のタイミン
グで導通するスイッチとを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体集積回
路中に組み込まれる記憶回路に関し、詳細にはいわゆる
スキャンテスト法を用いた半導体集積回路のテストに適
した構成をそなえた記憶回路に関する。
路中に組み込まれる記憶回路に関し、詳細にはいわゆる
スキャンテスト法を用いた半導体集積回路のテストに適
した構成をそなえた記憶回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路中にますます多く
の機能が搭載される傾向にあり、これに伴ってチップサ
イズも増々大型化する傾向にあり、このように増々複雑
化する半導体集積回路のテストを如何にして行うかが非
常に重要になりつつある。ここで、チップサイズが大型
化するとこの内部に組み込まれる回路規模はチップの一
辺の長さｄの２乗に比例して増えることとなるが、外部
回路との間で信号の授受を行うための入出力端子（パッ
ド）の数はチップの一辺の長さｄに比例する数しか増や
すことができず、したがって半導体集積回路中に多くの
機能を搭載するほど入出力端子数が不足する傾向にあ
り、したがってテストのために占有する入出力端子の数
はできる限り減らす必要がある。
の機能が搭載される傾向にあり、これに伴ってチップサ
イズも増々大型化する傾向にあり、このように増々複雑
化する半導体集積回路のテストを如何にして行うかが非
常に重要になりつつある。ここで、チップサイズが大型
化するとこの内部に組み込まれる回路規模はチップの一
辺の長さｄの２乗に比例して増えることとなるが、外部
回路との間で信号の授受を行うための入出力端子（パッ
ド）の数はチップの一辺の長さｄに比例する数しか増や
すことができず、したがって半導体集積回路中に多くの
機能を搭載するほど入出力端子数が不足する傾向にあ
り、したがってテストのために占有する入出力端子の数
はできる限り減らす必要がある。
【０００３】このような観点から半導体集積回路のテス
ト手法の１つであるスキャンテスト法が多用される。図
５、図６はスキャンテスト法を説明するための図であ
り、図５は半導体集積回路中にテスト用に配線されたシ
フトレジスタ回路を概念的に表わした図、図６は、その
シフトレジスタ回路を構成するフリップロップ回路を１
つだけ取り出して示した図である。図５および後述する
他の図において、簡単のため、例えばデータ入力信号Ｄ
がデータ入力端子Ｄから入力される等、入力又は出力さ
れる信号と、該信号を入力又は出力する端子とに同一の
符号が付されている。
ト手法の１つであるスキャンテスト法が多用される。図
５、図６はスキャンテスト法を説明するための図であ
り、図５は半導体集積回路中にテスト用に配線されたシ
フトレジスタ回路を概念的に表わした図、図６は、その
シフトレジスタ回路を構成するフリップロップ回路を１
つだけ取り出して示した図である。図５および後述する
他の図において、簡単のため、例えばデータ入力信号Ｄ
がデータ入力端子Ｄから入力される等、入力又は出力さ
れる信号と、該信号を入力又は出力する端子とに同一の
符号が付されている。
【０００４】図６に示すように、各フリップフロップ回
路１０には、そのＤ入力端子にマルチプレクサ１２の出
力端子が接続されている。各フリップフロップ回路１０
には、マルチプレクサ１２に入力される、通常モードに
おけるデータ入力信号Ｄとテストモードにおけるテスト
用信号ＳＩが、テストイネーブル信号ＴＥによって切換
えて入力される。
路１０には、そのＤ入力端子にマルチプレクサ１２の出
力端子が接続されている。各フリップフロップ回路１０
には、マルチプレクサ１２に入力される、通常モードに
おけるデータ入力信号Ｄとテストモードにおけるテスト
用信号ＳＩが、テストイネーブル信号ＴＥによって切換
えて入力される。
【０００５】スキャンテスト法は、半導体集積回路中の
各フリップフロップ回路１０を例えばこの図６に示すよ
うに構成し、これらのフリップフロップ回路１０により
シフトレジスタが構成されるように、図５に示すような
テスト用の配線を半導体集積回路に組み込んでおき、テ
スト時にそのシフトレジスタ回路にシリカアル信号Ｓｃ
ａｎＩＮとクロック信号ＣＬＫとを入力して内部ロジッ
クにテストパターンを印加し、その最終段の出力信号Ｓ
ｃａｎＯＵＴを観測し、これにより内部のロジックが正
しく動作するか否かのテストを行う手法である。
各フリップフロップ回路１０を例えばこの図６に示すよ
うに構成し、これらのフリップフロップ回路１０により
シフトレジスタが構成されるように、図５に示すような
テスト用の配線を半導体集積回路に組み込んでおき、テ
スト時にそのシフトレジスタ回路にシリカアル信号Ｓｃ
ａｎＩＮとクロック信号ＣＬＫとを入力して内部ロジッ
クにテストパターンを印加し、その最終段の出力信号Ｓ
ｃａｎＯＵＴを観測し、これにより内部のロジックが正
しく動作するか否かのテストを行う手法である。
【０００６】このスキャンテスト法を用いると、半導体
集積回路中に多数のフリップフロップ回路が組み込まれ
ていても少数の入出力端子を用いるだけでテストを行う
ことができる。
集積回路中に多数のフリップフロップ回路が組み込まれ
ていても少数の入出力端子を用いるだけでテストを行う
ことができる。
【０００７】
【発明が解決しようとする課題】ところが、スキャンテ
スト法のために半導体集積回路中に組み込まれる各フリ
ップフロップ回路は、本来はテスト用に配線されたシフ
トレジスタ回路以外の用途をもって組み込まれているも
のであり、したがって半導体チップ上のばらばらな位置
に配置されることも多い。この場合、テスト用に配線さ
れたシフトレジスタ回路を構成する各フリップフロップ
回路へのクロック信号の到達時間が配線経路の違いや負
荷容量等の違いによりばらつく、いわゆるクロックスキ
ューが生じることとなり、このクロックスキューを十分
に考慮しておかないと１つのクロックパルスで次段へシ
フトするはずのデータが次々段へシフトしてしまう等の
誤動作が生じ、正しいテストを行うことができないこと
となる。
スト法のために半導体集積回路中に組み込まれる各フリ
ップフロップ回路は、本来はテスト用に配線されたシフ
トレジスタ回路以外の用途をもって組み込まれているも
のであり、したがって半導体チップ上のばらばらな位置
に配置されることも多い。この場合、テスト用に配線さ
れたシフトレジスタ回路を構成する各フリップフロップ
回路へのクロック信号の到達時間が配線経路の違いや負
荷容量等の違いによりばらつく、いわゆるクロックスキ
ューが生じることとなり、このクロックスキューを十分
に考慮しておかないと１つのクロックパルスで次段へシ
フトするはずのデータが次々段へシフトしてしまう等の
誤動作が生じ、正しいテストを行うことができないこと
となる。
【０００８】ところが、上記のように、半導体集積回路
中に組み込まれた各フリップフロップ回路は本来はテス
ト用のシフトレジスタ回路とは異なる用途をもって組み
込まれているものであり、本来の各用途を満足させるこ
とが主眼であってこれを満足するとともにシフトレジス
タ回路としても正しく機能するようにクロックスキュー
等にも十分な考慮を払って設計するのは非常に大変であ
るという問題がある。特に近年のように半導体集積回路
の高速化が進むとわずかなクロックスキューでも誤動作
を生じる可能性が増加し、スキャンテスト法を用いて如
何にして信頼度の高いテストを行うかが問題となる。
中に組み込まれた各フリップフロップ回路は本来はテス
ト用のシフトレジスタ回路とは異なる用途をもって組み
込まれているものであり、本来の各用途を満足させるこ
とが主眼であってこれを満足するとともにシフトレジス
タ回路としても正しく機能するようにクロックスキュー
等にも十分な考慮を払って設計するのは非常に大変であ
るという問題がある。特に近年のように半導体集積回路
の高速化が進むとわずかなクロックスキューでも誤動作
を生じる可能性が増加し、スキャンテスト法を用いて如
何にして信頼度の高いテストを行うかが問題となる。
【０００９】本発明は、上記事情に鑑み、設計時にクロ
ックスキューについて特に考慮を払うことなくスキャン
テスト法による信頼度の高いテストを行うことのできる
記憶回路を提供することを目的とする。
ックスキューについて特に考慮を払うことなくスキャン
テスト法による信頼度の高いテストを行うことのできる
記憶回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の記憶回路は、入力されたクロック信号の立ち
上がりもしくは立ち下がりのうちの一方のタイミングで
データを取り込むフリップフロップと、該フリップフロ
ップの入力端子に出力端子が接続された、動作モード用
信号とテストモード用信号とを切換えるマルチプレクサ
と、該フリップフロップの出力端子に接続された、前記
一方のタイミングで遮断し、該一方のタイミングとは逆
の他方のタイミングで導通するスイッチ回路とを備えた
ことを特徴とするものである。
の本発明の記憶回路は、入力されたクロック信号の立ち
上がりもしくは立ち下がりのうちの一方のタイミングで
データを取り込むフリップフロップと、該フリップフロ
ップの入力端子に出力端子が接続された、動作モード用
信号とテストモード用信号とを切換えるマルチプレクサ
と、該フリップフロップの出力端子に接続された、前記
一方のタイミングで遮断し、該一方のタイミングとは逆
の他方のタイミングで導通するスイッチ回路とを備えた
ことを特徴とするものである。
【００１１】
【作用】本発明の記憶回路は、フリップフロップの出力
端子に上記他方のタイミングで導通するスイッチが接続
されているため、前段側の記憶回路のスイッチの出力側
を次段の記憶回路のマルチプレクサの入力側に接続する
ようにしてテスト用シフトレジスタ回路を構成した場合
に、クロスキューにより前段側のフリップフロップの状
態が早く変化してもその変化はクロック信号の半周期分
だけ遅れたタイミングでしか次段のフリップフロップに
伝達されず、したがってクロックスキューによる誤動作
の生じないスキャンテスト用のシフトレジスタが構成さ
れ、信頼度の高いテストを行うことが可能となる。
端子に上記他方のタイミングで導通するスイッチが接続
されているため、前段側の記憶回路のスイッチの出力側
を次段の記憶回路のマルチプレクサの入力側に接続する
ようにしてテスト用シフトレジスタ回路を構成した場合
に、クロスキューにより前段側のフリップフロップの状
態が早く変化してもその変化はクロック信号の半周期分
だけ遅れたタイミングでしか次段のフリップフロップに
伝達されず、したがってクロックスキューによる誤動作
の生じないスキャンテスト用のシフトレジスタが構成さ
れ、信頼度の高いテストを行うことが可能となる。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の記憶回路を表わした回路ブロ
ック図である。この図において、前述した図５に示した
回路の各要素と対応する要素には図５において付した番
号と同一の番号を付して示し重複説明は省略する。
１は、本発明の一実施例の記憶回路を表わした回路ブロ
ック図である。この図において、前述した図５に示した
回路の各要素と対応する要素には図５において付した番
号と同一の番号を付して示し重複説明は省略する。
【００１３】この図１に示す記憶回路には、フリップフ
ロップ回路１０の出力端子Ｑにトランスファーゲート１
４が接続されている。ここで、立上がりエッジで動作す
るフリップフロップ回路の場合、テストイネーブル信号
ＴＥをテスト用信号ＳＩを導通させるテストモードに切
換えた状態において、クロック信号ＣＫが立ち上がると
テスト用信号ＳＩがフリップフロップ回路１０に取り込
まれ、その出力端子Ｑにクロック信号ＣＫの立ち上がり
時におけるテスト用信号ＳＩと同一論理の信号が出力さ
れる。しかしトランスファーゲート１４はクロック信号
ＣＫの立ち上がり時に非導通状態に変化するため、この
時点では出力信号Ｑはテスト用出力端子ＳＯには伝達さ
れず、クロック信号ＣＫが次に立ち下がるとトランスフ
ァーゲート１４が導通状態に変化し、出力信号Ｑがテス
ト用出力端子ＳＯに伝達される。
ロップ回路１０の出力端子Ｑにトランスファーゲート１
４が接続されている。ここで、立上がりエッジで動作す
るフリップフロップ回路の場合、テストイネーブル信号
ＴＥをテスト用信号ＳＩを導通させるテストモードに切
換えた状態において、クロック信号ＣＫが立ち上がると
テスト用信号ＳＩがフリップフロップ回路１０に取り込
まれ、その出力端子Ｑにクロック信号ＣＫの立ち上がり
時におけるテスト用信号ＳＩと同一論理の信号が出力さ
れる。しかしトランスファーゲート１４はクロック信号
ＣＫの立ち上がり時に非導通状態に変化するため、この
時点では出力信号Ｑはテスト用出力端子ＳＯには伝達さ
れず、クロック信号ＣＫが次に立ち下がるとトランスフ
ァーゲート１４が導通状態に変化し、出力信号Ｑがテス
ト用出力端子ＳＯに伝達される。
【００１４】図２は、図１に示す記憶回路の接続例を示
した図である。この図において、フリップフロップ回路
１０’は、図１に示すフリップフロップ回路１０とトラ
ンスファーゲート１４とを合せて１つのブロックで表わ
したものである。通常の動作モードにおいては、クロッ
クイネーブル信号ＴＥにより、データ入力信号Ｄを導通
させるようにマルチプレクサ１２が切り換えられてお
り、したがってこの図２に示す２つのフリップフロップ
回路１０’は互いに独立したフリップフロップ回路とし
て動作する。
した図である。この図において、フリップフロップ回路
１０’は、図１に示すフリップフロップ回路１０とトラ
ンスファーゲート１４とを合せて１つのブロックで表わ
したものである。通常の動作モードにおいては、クロッ
クイネーブル信号ＴＥにより、データ入力信号Ｄを導通
させるようにマルチプレクサ１２が切り換えられてお
り、したがってこの図２に示す２つのフリップフロップ
回路１０’は互いに独立したフリップフロップ回路とし
て動作する。
【００１５】またテストモードにおいては、テストイネ
ーブル信号ＴＥにより、テスト用信号ＴＥを導通させる
ようにマルチプレクサ１２が切り換えられ、この図に示
す２つのフリップフロップ回路１０’がシフトレジスタ
回路として動作する。図３は、このテストモードにおけ
る動作タイミングを表わしたタイミングチャートであ
る。
ーブル信号ＴＥにより、テスト用信号ＴＥを導通させる
ようにマルチプレクサ１２が切り換えられ、この図に示
す２つのフリップフロップ回路１０’がシフトレジスタ
回路として動作する。図３は、このテストモードにおけ
る動作タイミングを表わしたタイミングチャートであ
る。
【００１６】クロック信号ＣＫの立ち上がりのタイミン
グで図２に示す前段側のフリップフロップ回路１０’に
テスト用信号ＳＩが取り込まれ、その出力信号Ｑは変化
するが、出力信号ＳＯはクロック信号ＣＫの次の立ち下
がりのタイミングを持って変化し、さらに次の立ち上が
りのタイミングで前段側の出力信号ＳＯが後段側のフリ
ップフロップ１０’に取り込まれてその後段側の出力信
号Ｑが変化する。このように前段側のフリップフロップ
１０’にテスト用信号ＳＩが取り込まれてもその取り込
まれた信号が次段のフリップフロップ１０’に伝達され
るのはクロック信号ＣＫに関し半周期遅れたタイミング
であるため、クロックスキューによる誤動作の生じない
テスト用シフトレジスタ回路が構成され、信頼度の高い
テストを行うことができる。
グで図２に示す前段側のフリップフロップ回路１０’に
テスト用信号ＳＩが取り込まれ、その出力信号Ｑは変化
するが、出力信号ＳＯはクロック信号ＣＫの次の立ち下
がりのタイミングを持って変化し、さらに次の立ち上が
りのタイミングで前段側の出力信号ＳＯが後段側のフリ
ップフロップ１０’に取り込まれてその後段側の出力信
号Ｑが変化する。このように前段側のフリップフロップ
１０’にテスト用信号ＳＩが取り込まれてもその取り込
まれた信号が次段のフリップフロップ１０’に伝達され
るのはクロック信号ＣＫに関し半周期遅れたタイミング
であるため、クロックスキューによる誤動作の生じない
テスト用シフトレジスタ回路が構成され、信頼度の高い
テストを行うことができる。
【００１７】図４は、本発明の他の実施例の記憶回路を
表わした回路ブロック図である。この図において、図１
に示す各要素と対応する要素には図１に付した番号と同
一の番号を付し重複説明は省略する。図１に示す実施例
では通常の動作モード時に使用される出力端子Ｑとテス
トモード時に使用される出力端子ＳＯとが分かれている
が、図４に示す実施例では、トランスファーゲート１６
を付加することにより図１の２つの出力端子Ｑ，ＳＯが
１つにまとめられている。
表わした回路ブロック図である。この図において、図１
に示す各要素と対応する要素には図１に付した番号と同
一の番号を付し重複説明は省略する。図１に示す実施例
では通常の動作モード時に使用される出力端子Ｑとテス
トモード時に使用される出力端子ＳＯとが分かれている
が、図４に示す実施例では、トランスファーゲート１６
を付加することにより図１の２つの出力端子Ｑ，ＳＯが
１つにまとめられている。
【００１８】この実施例では、通常の動作モード時に
は、入力信号Ｄを導通するようにテストイネーブル信号
ＴＥによってマルチプレクサ１２がデータ切り換えられ
ると共にトランスファーゲート１６が導通状態となるよ
うに切り換えられる。またテストモード時にはがテスト
用信号ＳＩを導通するようにテストイネーブル信号ＴＥ
によってマルチプレクサ１２切り換えられるとともにト
ランスファーゲート１６が非導通状態に切り換えられ、
トランスファーゲート１４は図１に示す実施例と同様
に、立上がりエッジで動作するフリップフロップ回路の
場合、クロック信号ＣＫの立ち下がりで導通、立ち上が
りで非導通となる。
は、入力信号Ｄを導通するようにテストイネーブル信号
ＴＥによってマルチプレクサ１２がデータ切り換えられ
ると共にトランスファーゲート１６が導通状態となるよ
うに切り換えられる。またテストモード時にはがテスト
用信号ＳＩを導通するようにテストイネーブル信号ＴＥ
によってマルチプレクサ１２切り換えられるとともにト
ランスファーゲート１６が非導通状態に切り換えられ、
トランスファーゲート１４は図１に示す実施例と同様
に、立上がりエッジで動作するフリップフロップ回路の
場合、クロック信号ＣＫの立ち下がりで導通、立ち上が
りで非導通となる。
【００１９】尚、上記各実施例は、本発明にいうスイッ
チの例としてトランスファゲート１４を備えたものであ
るが、本発明にいうスイッチは図１、図４に示されるよ
うなトランスファーゲート１４に限られるものではな
く、例えばトランジスタ１個で構成したトランスファー
ゲートあるいはトライステートバッファ等であってもよ
く本発明にいうスイッチは種々に構成されるものであ
る。
チの例としてトランスファゲート１４を備えたものであ
るが、本発明にいうスイッチは図１、図４に示されるよ
うなトランスファーゲート１４に限られるものではな
く、例えばトランジスタ１個で構成したトランスファー
ゲートあるいはトライステートバッファ等であってもよ
く本発明にいうスイッチは種々に構成されるものであ
る。
【００２０】
【発明の効果】以上説明したように、本発明の記憶回路
は、フリップフロップの出力端子に、該フリップフロッ
プが、クロック信号の立ち上がり（立ち下がり）でデー
タを取り込むフリップフロップである場合に、該クロッ
ク信号の立ち上がり（立ち下がり）で非導通状態に変化
し立ち下がり（立ち上がり）で導通状態に変化するスイ
ッチを備えたものであるため、この記憶回路を複数接続
してシフトレジスタ回路を構成した場合に、クロスキュ
ーにより前段側のフリップフロップの状態が早く変化し
てもその変化はクロック信号の半周期分だけ遅れたタイ
ミングでしか次段のフリップフロップに伝達されず、し
たがってクロックスキューによる誤動作の生じないスキ
ャンテスト用のシフトレジスタが構成され、信頼度の高
いテストを行うことが可能となる。
は、フリップフロップの出力端子に、該フリップフロッ
プが、クロック信号の立ち上がり（立ち下がり）でデー
タを取り込むフリップフロップである場合に、該クロッ
ク信号の立ち上がり（立ち下がり）で非導通状態に変化
し立ち下がり（立ち上がり）で導通状態に変化するスイ
ッチを備えたものであるため、この記憶回路を複数接続
してシフトレジスタ回路を構成した場合に、クロスキュ
ーにより前段側のフリップフロップの状態が早く変化し
てもその変化はクロック信号の半周期分だけ遅れたタイ
ミングでしか次段のフリップフロップに伝達されず、し
たがってクロックスキューによる誤動作の生じないスキ
ャンテスト用のシフトレジスタが構成され、信頼度の高
いテストを行うことが可能となる。
【図１】本発明の一実施例の記憶回路を表わした回路ブ
ロック図である。
ロック図である。
【図２】図１に示す記憶回路の接続例を示した図であ
る。
る。
【図３】テストモードにおける動作タイミングを表わし
たタイミングチャートである。
たタイミングチャートである。
【図４】本発明の他の実施例の記憶回路を表わした回路
ブロック図である。
ブロック図である。
【図５】半導体集積回路中にテスト用に配線されたシフ
トレジスタ回路を概念的に表わした図である。
トレジスタ回路を概念的に表わした図である。
【図６】図５に示すシフトレジスタ回路を構成するフリ
ップロップ回路を１つだけ取り出して示した図である。
ップロップ回路を１つだけ取り出して示した図である。
１０ フリップフロップ １２ マルチプレクサ １４，１６ トランスファーゲート
Claims (1)
- 【請求項１】 入力されたクロック信号の立ち上がりも
しくは立ち下がりのうちの一方のタイミングでデータを
取り込むフリップフロップと、該フリップフロップの入
力端子に出力端子が接続された動作モード用信号とテス
トモード用信号とを切換えるマルチプレクサと、該フリ
ップフロップの出力端子に接続された、前記一方のタイ
ミングで遮断し、該一方のタイミングとは逆の他方のタ
イミングで導通するスイッチ回路とを備えたことを特徴
とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320554A JP3054252B2 (ja) | 1991-12-04 | 1991-12-04 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320554A JP3054252B2 (ja) | 1991-12-04 | 1991-12-04 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05157807A true JPH05157807A (ja) | 1993-06-25 |
| JP3054252B2 JP3054252B2 (ja) | 2000-06-19 |
Family
ID=18122728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3320554A Expired - Fee Related JP3054252B2 (ja) | 1991-12-04 | 1991-12-04 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3054252B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146549B2 (en) | 2002-05-29 | 2006-12-05 | Nec Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005075566A1 (en) * | 2004-01-07 | 2005-08-18 | Italmatch Chemicals S.P.A. | Polyamide compositions flame retarded with aluminium hypophosphite |
-
1991
- 1991-12-04 JP JP3320554A patent/JP3054252B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146549B2 (en) | 2002-05-29 | 2006-12-05 | Nec Electronics Corporation | Scan-path flip-flop circuit for integrated circuit memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3054252B2 (ja) | 2000-06-19 |
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