JPH05325586A - 半導体集積回路およびフリップフロップ - Google Patents
半導体集積回路およびフリップフロップInfo
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- JPH05325586A JPH05325586A JP4130320A JP13032092A JPH05325586A JP H05325586 A JPH05325586 A JP H05325586A JP 4130320 A JP4130320 A JP 4130320A JP 13032092 A JP13032092 A JP 13032092A JP H05325586 A JPH05325586 A JP H05325586A
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- Japan
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- flop
- clock
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- clock input
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Abstract
(57)【要約】
【目的】フリップフロップのホールド時間およびセット
アップ時間の確認を不要とし、配置・配線後の再確認及
び配線長遅延が影響して発生するメタルスキュー等の問
題をなくした半導体集積回路およびこれに適したフリッ
プフロップ。 【構成】Ｄ型フリップフロップ１のクロック入力端子５
に入力されたクロック信号ＣＬＫを、フリップフロップ
１内のクロックドライバーに供給するだけではなく、こ
のフリップフロップ１の外部に出力するためのクロック
端子７を設ける。このフリップフロップを複数個使用し
て、例えば、シフトレジスタを構成する場合にはクロッ
ク入力端子５に入力された外部からのクロック信号ＣＬ
Ｋを、先ず縦列の最終段のフリップフロップ１Ａのクロ
ック入力端に入力し、このフリップフロップ１Ａのクロ
ック出力端７Ａから２段目のフリップフロップ１Ｂのク
ロック入力端に戻す。以後、順次、後段のフリップフロ
ップのクロック出力端を介して前段のクロック入力端に
クロック信号を分配する。
アップ時間の確認を不要とし、配置・配線後の再確認及
び配線長遅延が影響して発生するメタルスキュー等の問
題をなくした半導体集積回路およびこれに適したフリッ
プフロップ。 【構成】Ｄ型フリップフロップ１のクロック入力端子５
に入力されたクロック信号ＣＬＫを、フリップフロップ
１内のクロックドライバーに供給するだけではなく、こ
のフリップフロップ１の外部に出力するためのクロック
端子７を設ける。このフリップフロップを複数個使用し
て、例えば、シフトレジスタを構成する場合にはクロッ
ク入力端子５に入力された外部からのクロック信号ＣＬ
Ｋを、先ず縦列の最終段のフリップフロップ１Ａのクロ
ック入力端に入力し、このフリップフロップ１Ａのクロ
ック出力端７Ａから２段目のフリップフロップ１Ｂのク
ロック入力端に戻す。以後、順次、後段のフリップフロ
ップのクロック出力端を介して前段のクロック入力端に
クロック信号を分配する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびフ
リップフロップに関し、特に、シフトレジスタやカウン
タのように、同期式フリップフロップを縦列に接続した
型の回路を有する半導体集積回路、およびこれに用いら
れる同期式のフリップフロップに関する。
リップフロップに関し、特に、シフトレジスタやカウン
タのように、同期式フリップフロップを縦列に接続した
型の回路を有する半導体集積回路、およびこれに用いら
れる同期式のフリップフロップに関する。
【０００２】
【従来の技術】この種の従来のフリップフロップおよび
半導体集積回路について、図２に示すＤ型フリップフロ
ップおよび図３（ａ）に示す２ビットのシフトレジスタ
を用いて説明する。図２は従来のマスター・スレーブ方
式のＤ型フリップフロップの回路図である。図２を参照
すると、このフリップフロップ１は、マスターラッチ２
とスレーブラッチ３とからなっている。マスターラッチ
２は、出力端にトランスファゲートが接続されたインバ
ータ２１ともう一つのインバータ２２とが、互いの出力
が相手の入力となるように構成された回路と、データを
クロック信号ＣＬＫに応じて取り込むためのトランスフ
ァゲート２３とを備えている。スレーブラッチ３も、２
つのインバータ３１，３２とトランスファゲートからな
る回路と、データ取り込みのためのトランスファゲート
３３とが、マスターラッチ２におけると同様に接続され
ている。尚、マスターラッチ２のデータ取り込み用トラ
ンスファゲート２３とスレーブラッチのデータ取り込み
用トランスファゲート３３とは、クロック信号ＣＬＫに
対して導通状態が互いに反対になるように構成されてい
る。
半導体集積回路について、図２に示すＤ型フリップフロ
ップおよび図３（ａ）に示す２ビットのシフトレジスタ
を用いて説明する。図２は従来のマスター・スレーブ方
式のＤ型フリップフロップの回路図である。図２を参照
すると、このフリップフロップ１は、マスターラッチ２
とスレーブラッチ３とからなっている。マスターラッチ
２は、出力端にトランスファゲートが接続されたインバ
ータ２１ともう一つのインバータ２２とが、互いの出力
が相手の入力となるように構成された回路と、データを
クロック信号ＣＬＫに応じて取り込むためのトランスフ
ァゲート２３とを備えている。スレーブラッチ３も、２
つのインバータ３１，３２とトランスファゲートからな
る回路と、データ取り込みのためのトランスファゲート
３３とが、マスターラッチ２におけると同様に接続され
ている。尚、マスターラッチ２のデータ取り込み用トラ
ンスファゲート２３とスレーブラッチのデータ取り込み
用トランスファゲート３３とは、クロック信号ＣＬＫに
対して導通状態が互いに反対になるように構成されてい
る。
【０００３】図３（ａ）は、上述のようなＤ型フリップ
フロップを用いた２ビットのシフトレジスタの構成を示
す回路図である。図３（ａ）を参照すると、このシフト
レジスタでは、初段のＤ型フリップフロップ１Ｂと後段
のＤ型フリップフロップ１Ａとが、データの入出力に関
して縦列に接続されている。初段のフリップフロップ１
Ｂのデータ入力端には、外部からのデータ信号Ｄがデー
タ入力端子４を介して入力されている。そして、前段の
フリップフロップ１ＢのＱ出力が後段のフリップフロッ
プ１Ａのデータ入力端に入力される。このシフトレジス
タの出力は、後段のフリップフロップ１ＡのＱ出力端か
ら取り出される。２つのフリップフロップのクロック入
力端には、外部からのクロック信号ＣＬＫがクロック入
力端子５を介して入力されている。尚、本発明では、ク
ロック入力端子５におけるクロック信号と、実際にそれ
ぞれのフリップフロップの入力端に到達するクロック信
号とのタイミングのずれが問題となるので、以後、クロ
ック入力端子５における外部からのクロック信号を基準
クロック信号と記し、各フリップフロップのクロック入
力端における信号を単にクロック信号と記すこととす
る。このシフトレジスタの動作時におけるタイミング図
を図３（ｂ）に示す。図３（ａ）に示すシフトレジスタ
が正常に動作するためには、図３（ｂ）に示すタイミン
グ図において、後段のフリップフロップ１Ａのデータ入
力端に伝達される信号と、クロック入力端に伝達される
クロック信号ＣＬＫＡとの時間差ｔDAが、このフリップ
フロップの持つホールド時間よりも大きくなければなら
ない。もし、時間差ｔDAがホールド時間よりも小さい場
合には、シフトレジスタのクロック入力端子５と初段の
フリップフロップ１Ｂのクロック入力端との間に遅延ゲ
ートを設けて初段のフリップフロップへのクロック入力
を遅らせたり、或いは、初段のフリップフロップ１Ｂの
Ｑ出力端と後段のフリップフロップ１Ａのデータ入力端
との間に遅延ゲートを設けて後段のフリップフロップへ
のデータ入力を遅らせたりして、時間差ｔDAをホールド
時間よりも大きくしなければならない。
フロップを用いた２ビットのシフトレジスタの構成を示
す回路図である。図３（ａ）を参照すると、このシフト
レジスタでは、初段のＤ型フリップフロップ１Ｂと後段
のＤ型フリップフロップ１Ａとが、データの入出力に関
して縦列に接続されている。初段のフリップフロップ１
Ｂのデータ入力端には、外部からのデータ信号Ｄがデー
タ入力端子４を介して入力されている。そして、前段の
フリップフロップ１ＢのＱ出力が後段のフリップフロッ
プ１Ａのデータ入力端に入力される。このシフトレジス
タの出力は、後段のフリップフロップ１ＡのＱ出力端か
ら取り出される。２つのフリップフロップのクロック入
力端には、外部からのクロック信号ＣＬＫがクロック入
力端子５を介して入力されている。尚、本発明では、ク
ロック入力端子５におけるクロック信号と、実際にそれ
ぞれのフリップフロップの入力端に到達するクロック信
号とのタイミングのずれが問題となるので、以後、クロ
ック入力端子５における外部からのクロック信号を基準
クロック信号と記し、各フリップフロップのクロック入
力端における信号を単にクロック信号と記すこととす
る。このシフトレジスタの動作時におけるタイミング図
を図３（ｂ）に示す。図３（ａ）に示すシフトレジスタ
が正常に動作するためには、図３（ｂ）に示すタイミン
グ図において、後段のフリップフロップ１Ａのデータ入
力端に伝達される信号と、クロック入力端に伝達される
クロック信号ＣＬＫＡとの時間差ｔDAが、このフリップ
フロップの持つホールド時間よりも大きくなければなら
ない。もし、時間差ｔDAがホールド時間よりも小さい場
合には、シフトレジスタのクロック入力端子５と初段の
フリップフロップ１Ｂのクロック入力端との間に遅延ゲ
ートを設けて初段のフリップフロップへのクロック入力
を遅らせたり、或いは、初段のフリップフロップ１Ｂの
Ｑ出力端と後段のフリップフロップ１Ａのデータ入力端
との間に遅延ゲートを設けて後段のフリップフロップへ
のデータ入力を遅らせたりして、時間差ｔDAをホールド
時間よりも大きくしなければならない。
【０００４】ここで、上述したシフトレジスタのような
回路を有する従来の半導体集積回路の特徴を本発明との
関連において考察すると、外部からの基準クロック信号
ＣＬＫが、シフトレジスタを構成するそれぞれのフリッ
プフロップ１Ａ，１Ｂのクロック入力端に独立に分配さ
れている点が従来の半導体集積回路の特徴である。
回路を有する従来の半導体集積回路の特徴を本発明との
関連において考察すると、外部からの基準クロック信号
ＣＬＫが、シフトレジスタを構成するそれぞれのフリッ
プフロップ１Ａ，１Ｂのクロック入力端に独立に分配さ
れている点が従来の半導体集積回路の特徴である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、例えば、シフトレジスタのような、クロ
ック信号により状態を変化させる型の同期式のフリップ
フロップを複数個用いた論理回路が正常に動作するため
には、それぞれのフリップフロップがホールド時間およ
びセットアップ時間の制約を必らず満足していなければ
ならない。ところで、実際の半導体集積回路において
は、チップ上の信号配線には必らず配線抵抗や配線容量
が寄生することに起因して各信号の伝達時間に差が生じ
ることから、上記のホールド時間およびセットアップ時
間は、設計段階だけではなく、最終的に集積回路として
完成した状態で満足されていなければならない。このこ
とに伴なって、従来のフリップフロップおよびこれを用
いた回路を備えた半導体集積回路では、回路設計工数お
よびレイアウト設計工数の削減が難しいという問題が生
じてきている。このことは、特に、集積回路の規模が大
きくなるほど重大な問題である。以下に、自動配置・配
線処理で設計されるゲートアレイの設計フローを例にし
て、その説明を行なう。 （１）回路設計段階 図２に示すフリップフロップを複数個用いて論理回路
を構成している場合には、必ずホールド時間およびセッ
トアップ時間の確認を行わなければならない。例えば、
図３（ａ）に示すシフトレジスタにおいては、フリップ
フロップ１Ａ，１Ｂのそれぞれが、使用条件（温度範
囲，電源電圧範囲，製造ばらつき）の変動や配置配線後
に付加される配線を考慮してもホールド時間を満足する
かを確認しなければならないというわずらわしさがあ
る。
集積回路では、例えば、シフトレジスタのような、クロ
ック信号により状態を変化させる型の同期式のフリップ
フロップを複数個用いた論理回路が正常に動作するため
には、それぞれのフリップフロップがホールド時間およ
びセットアップ時間の制約を必らず満足していなければ
ならない。ところで、実際の半導体集積回路において
は、チップ上の信号配線には必らず配線抵抗や配線容量
が寄生することに起因して各信号の伝達時間に差が生じ
ることから、上記のホールド時間およびセットアップ時
間は、設計段階だけではなく、最終的に集積回路として
完成した状態で満足されていなければならない。このこ
とに伴なって、従来のフリップフロップおよびこれを用
いた回路を備えた半導体集積回路では、回路設計工数お
よびレイアウト設計工数の削減が難しいという問題が生
じてきている。このことは、特に、集積回路の規模が大
きくなるほど重大な問題である。以下に、自動配置・配
線処理で設計されるゲートアレイの設計フローを例にし
て、その説明を行なう。 （１）回路設計段階 図２に示すフリップフロップを複数個用いて論理回路
を構成している場合には、必ずホールド時間およびセッ
トアップ時間の確認を行わなければならない。例えば、
図３（ａ）に示すシフトレジスタにおいては、フリップ
フロップ１Ａ，１Ｂのそれぞれが、使用条件（温度範
囲，電源電圧範囲，製造ばらつき）の変動や配置配線後
に付加される配線を考慮してもホールド時間を満足する
かを確認しなければならないというわずらわしさがあ
る。
【０００６】ホールド時間を満足しない場合には、前
述の様に、クロック信号ラインにバッファーの様な遅延
ゲートを挿入してホールド時間を満足させなければなら
ない。しかし、単純にクロック信号ラインに遅延ゲート
を挿入するのではなく、遅延ゲートを挿入しても他の回
路に悪影響（例えば、他のフリップフロップのホールド
時間やセットアップ時間の不足）が及ばない様にしなけ
ればならないという設計の複雑さが伴う。また、挿入す
る遅延ゲート数が多くなる場合は、ゲート規模が上昇
し、ひいては価格アップにもつながるという問題があ
る。 （２）配置・配線段階 設計段階で行ったホールド時間，セットアップ時間の
再確認を行わなければならない。これは、設計段階でホ
ールド時間，セットアップ時間の確認を行う際に仮想配
線を用いたためで、実際に用いられた配線長でも回路が
正常に動作するかを、必ず確認しなければならないとい
う設計のわずらわしさがある。また、付加された配線長
が長くなり、ホールド時間，セットアップ時間を満足し
ない場合は再度配置・配線をやりなおさなければならな
い。この配置・配線のやり直しは、近年半導体集積回路
の製造プロセスの微細化により、信号配線での信号伝達
時間の差に起因するメタルスキューの問題が顕著になる
のに従って大きな問題となっている。
述の様に、クロック信号ラインにバッファーの様な遅延
ゲートを挿入してホールド時間を満足させなければなら
ない。しかし、単純にクロック信号ラインに遅延ゲート
を挿入するのではなく、遅延ゲートを挿入しても他の回
路に悪影響（例えば、他のフリップフロップのホールド
時間やセットアップ時間の不足）が及ばない様にしなけ
ればならないという設計の複雑さが伴う。また、挿入す
る遅延ゲート数が多くなる場合は、ゲート規模が上昇
し、ひいては価格アップにもつながるという問題があ
る。 （２）配置・配線段階 設計段階で行ったホールド時間，セットアップ時間の
再確認を行わなければならない。これは、設計段階でホ
ールド時間，セットアップ時間の確認を行う際に仮想配
線を用いたためで、実際に用いられた配線長でも回路が
正常に動作するかを、必ず確認しなければならないとい
う設計のわずらわしさがある。また、付加された配線長
が長くなり、ホールド時間，セットアップ時間を満足し
ない場合は再度配置・配線をやりなおさなければならな
い。この配置・配線のやり直しは、近年半導体集積回路
の製造プロセスの微細化により、信号配線での信号伝達
時間の差に起因するメタルスキューの問題が顕著になる
のに従って大きな問題となっている。
【０００７】以上のことを図３（ａ）に示す２ビットシ
フトレジスタを例に具体的に説明する。
フトレジスタを例に具体的に説明する。
【０００８】まず、図３（ａ）に示す２ビットシフトレ
ジスタが正常に動作するかについて、ホールド時間の確
認（計算）を行う。但し、配線容量のみは、仮想配線長
での容量を用いる。その結果、図３（ｂ）に示すタイミ
ング図のようなタイミングになり、フリップフロップ１
Ａの持っているホールド時間値よりｔDAの方が大きくな
り、設計段階においては、このシフトレジスタは、正常
動作すると判明したものとする。
ジスタが正常に動作するかについて、ホールド時間の確
認（計算）を行う。但し、配線容量のみは、仮想配線長
での容量を用いる。その結果、図３（ｂ）に示すタイミ
ング図のようなタイミングになり、フリップフロップ１
Ａの持っているホールド時間値よりｔDAの方が大きくな
り、設計段階においては、このシフトレジスタは、正常
動作すると判明したものとする。
【０００９】次に、図３（ａ）の回路構成を半導体チッ
プ６上に自動配置・配線する。この自動配置・配線をし
た結果の模式的なレイアウト図を図４（ａ）に示す。図
４（ａ）を参照すると、クロック入力端子５から初段の
フリップフロップ１Ｂのクロック入力端迄の配線長は非
常に短かく、逆にクロック入力端子５から後段のフリッ
プフロップ１Ａのクロック入力端迄の配線長が非常に長
くなっている。更に、フリップフロップ１ＢのＱ出力端
からフリップフロップ１Ａのデータ入力端迄の配線長が
設計段階で見積った値より短かくなったものとする。す
ると、上述した製造プロセスの微細化が進められたこと
により、配線幅が細くなり、配線抵抗値が増加するので
クロック入力端子５からフリップフロップ１Ｂのクロッ
ク入力端迄の配線長とクロック入力端子５からフリップ
フロップ１Ａのクロック入力端迄の配線長の差が無視で
きなくなる。
プ６上に自動配置・配線する。この自動配置・配線をし
た結果の模式的なレイアウト図を図４（ａ）に示す。図
４（ａ）を参照すると、クロック入力端子５から初段の
フリップフロップ１Ｂのクロック入力端迄の配線長は非
常に短かく、逆にクロック入力端子５から後段のフリッ
プフロップ１Ａのクロック入力端迄の配線長が非常に長
くなっている。更に、フリップフロップ１ＢのＱ出力端
からフリップフロップ１Ａのデータ入力端迄の配線長が
設計段階で見積った値より短かくなったものとする。す
ると、上述した製造プロセスの微細化が進められたこと
により、配線幅が細くなり、配線抵抗値が増加するので
クロック入力端子５からフリップフロップ１Ｂのクロッ
ク入力端迄の配線長とクロック入力端子５からフリップ
フロップ１Ａのクロック入力端迄の配線長の差が無視で
きなくなる。
【００１０】図４（ｂ）に、配置・配線後のタイミング
図の例を示す。ここで、図３（ｂ）での時間差ｔDAと図
４（ｂ）での時間差ｔDaの幅を比較すると、配置・配線
後の時間差ｔDaの幅の方がせまい。則ち、配置・配線し
たことによりフリップフロップ１Ａのホールド時間に対
するマージンが少なくなり、最悪の場合、フリップフロ
ップ１Ａのホールド時間を満足することが出きず、再
度、自動配置・配線を実行するか、もしくは、配線長に
左右されないだけの遅延ゲートを挿入して、自動配置・
配線を再実行しなければならないことが分かる。
図の例を示す。ここで、図３（ｂ）での時間差ｔDAと図
４（ｂ）での時間差ｔDaの幅を比較すると、配置・配線
後の時間差ｔDaの幅の方がせまい。則ち、配置・配線し
たことによりフリップフロップ１Ａのホールド時間に対
するマージンが少なくなり、最悪の場合、フリップフロ
ップ１Ａのホールド時間を満足することが出きず、再
度、自動配置・配線を実行するか、もしくは、配線長に
左右されないだけの遅延ゲートを挿入して、自動配置・
配線を再実行しなければならないことが分かる。
【００１１】本発明は、上述のような従来の半導体集積
回路における問題に鑑みてなされたものであって、同期
式のフリップフロップを用いた論理回路におけるホール
ド時間の条件を常に満足することのできる半導体集積回
路およびこれに用いられる同期式のフリップフロップを
提供することを目的とする。
回路における問題に鑑みてなされたものであって、同期
式のフリップフロップを用いた論理回路におけるホール
ド時間の条件を常に満足することのできる半導体集積回
路およびこれに用いられる同期式のフリップフロップを
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の同期式のフリップフロップがデータ入出力に
関して縦列に接続されてなり単一のクロック信号に同期
して互いにデータを入出力する型の論理回路を備えた半
導体集積回路において、前記論理回路は、前記クロック
信号が前記縦列の最終段に配置されたフリップフロップ
のクロック入力端子に入力され、順次後段のフリップフ
ロップのクロック入力端子を介して前段のクロック入力
端子に分配される構成であることを特徴としている。
は、複数の同期式のフリップフロップがデータ入出力に
関して縦列に接続されてなり単一のクロック信号に同期
して互いにデータを入出力する型の論理回路を備えた半
導体集積回路において、前記論理回路は、前記クロック
信号が前記縦列の最終段に配置されたフリップフロップ
のクロック入力端子に入力され、順次後段のフリップフ
ロップのクロック入力端子を介して前段のクロック入力
端子に分配される構成であることを特徴としている。
【００１３】又、本発明のフリップフロップは、クロッ
ク入力端子を有し、このクロック入力端子を介して外部
から入力されるクロック信号に同期して状態を変化させ
る同期式のフリップフロップにおいて、前記クロック入
力端子に入力されたクロック信号を外部へ出力するクロ
ック出力端子を有することを特徴としている。
ク入力端子を有し、このクロック入力端子を介して外部
から入力されるクロック信号に同期して状態を変化させ
る同期式のフリップフロップにおいて、前記クロック入
力端子に入力されたクロック信号を外部へ出力するクロ
ック出力端子を有することを特徴としている。
【００１４】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の一実施例
のフリップフロップの回路図である。図１（ｂ）は、図
１（ａ）に示すフリップフロップを用いた２ビットのシ
フトレジスタの模式的なレイアウト図である。又、図１
（ｃ）は、図１（ｂ）に示すシフトレジスタの動作を説
明するためのタイミング図である。
を参照して説明する。図１（ａ）は、本発明の一実施例
のフリップフロップの回路図である。図１（ｂ）は、図
１（ａ）に示すフリップフロップを用いた２ビットのシ
フトレジスタの模式的なレイアウト図である。又、図１
（ｃ）は、図１（ｂ）に示すシフトレジスタの動作を説
明するためのタイミング図である。
【００１５】図１（ａ）を参照すると、本実施例のフリ
ップフロップが、図２に示す従来のフリップフロップと
異なるのは、クロック入力端子５に加えてクロック出力
端子７を備えている点である。クロック入力端子５とク
ロック出力端子７との間は、例えばアルミニウムなどの
金属で配線されている。
ップフロップが、図２に示す従来のフリップフロップと
異なるのは、クロック入力端子５に加えてクロック出力
端子７を備えている点である。クロック入力端子５とク
ロック出力端子７との間は、例えばアルミニウムなどの
金属で配線されている。
【００１６】図１（ｂ）を参照すると、本実施例のシフ
トレジスタでは、３つのフリップフロップ１Ａ，１Ｂ，
１Ｃが、フリップフロップ１Ｃを初段としフリップフロ
ップ１Ａを最終段として縦列に接続されている。クロッ
ク入力端子５に入力される外部からの基準クロック信号
ＣＬＫは、まず最終段のフリップフロップ１Ａのクロッ
ク入力端にクロック信号ＣＬＫＡとして入力される。次
に、２段目のフリップフロップ１Ｂのクロック入力端に
は、最終段のフリップフロップ１Ａのクロック出力端７
Ａからの出力信号がクロック信号ＣＬＫＢとして入力さ
れている。同様に、初段のフリップフロップ１Ｃのクロ
ック入力端には、２段目のフリップフロップ１Ｂのクロ
ック出力端７Ｂからの出力信号がクロック信号ＣＬＫＣ
として入力されている。この構成により、本実施例のシ
フトレジスタでは、必ず後段のフリップフロップのクロ
ック信号の方が、前段のフリップフロップのクロック信
号よりも早いタイミングで変化する。例えば、図１
（ｃ）のタイミング図に示されるように、最終段のフリ
ップフロップ１Ａでは、クロック信号ＣＬＫＡの変化タ
イミングとデータ入力の変化のタイミングとは、クロッ
ク信号ＣＬＫＡの方が早い。又、２段目のフリップフロ
ップ１Ｂでも、クロック信号ＣＬＫＢの変化タイミング
の方がデータ入力の変化タイミングの方が早い。
トレジスタでは、３つのフリップフロップ１Ａ，１Ｂ，
１Ｃが、フリップフロップ１Ｃを初段としフリップフロ
ップ１Ａを最終段として縦列に接続されている。クロッ
ク入力端子５に入力される外部からの基準クロック信号
ＣＬＫは、まず最終段のフリップフロップ１Ａのクロッ
ク入力端にクロック信号ＣＬＫＡとして入力される。次
に、２段目のフリップフロップ１Ｂのクロック入力端に
は、最終段のフリップフロップ１Ａのクロック出力端７
Ａからの出力信号がクロック信号ＣＬＫＢとして入力さ
れている。同様に、初段のフリップフロップ１Ｃのクロ
ック入力端には、２段目のフリップフロップ１Ｂのクロ
ック出力端７Ｂからの出力信号がクロック信号ＣＬＫＣ
として入力されている。この構成により、本実施例のシ
フトレジスタでは、必ず後段のフリップフロップのクロ
ック信号の方が、前段のフリップフロップのクロック信
号よりも早いタイミングで変化する。例えば、図１
（ｃ）のタイミング図に示されるように、最終段のフリ
ップフロップ１Ａでは、クロック信号ＣＬＫＡの変化タ
イミングとデータ入力の変化のタイミングとは、クロッ
ク信号ＣＬＫＡの方が早い。又、２段目のフリップフロ
ップ１Ｂでも、クロック信号ＣＬＫＢの変化タイミング
の方がデータ入力の変化タイミングの方が早い。
【００１７】又、自動配置・配線後においても、メタル
スキューによるホールド時間の不足という現象は起り得
ない。それぞれのフリップフロップにおいて、クロック
信号の変化のタイミングとデータ入力の変化のタイミン
グの時間差は、回路設計段階よりも広がることは有って
も狭くなることはなく、回路設計での時間差は最低限確
保することができるので、メタルスキューによるホール
ド時間不足によってシフトレジスタが誤動作を起すよう
なことはない。
スキューによるホールド時間の不足という現象は起り得
ない。それぞれのフリップフロップにおいて、クロック
信号の変化のタイミングとデータ入力の変化のタイミン
グの時間差は、回路設計段階よりも広がることは有って
も狭くなることはなく、回路設計での時間差は最低限確
保することができるので、メタルスキューによるホール
ド時間不足によってシフトレジスタが誤動作を起すよう
なことはない。
【００１８】
【発明の効果】以上説明したように、本発明は、最終段
のフリップフロップのクロック入力端に入力したクロッ
ク信号を、順次後段のフリップフロップのクロック入力
端を介して前段のフリップフロップのクロック入力端に
入力することにより、回路設計時における、ホールド時
間およびセットアップ時間を満足するか否かの確認が容
易になると同時に、配置・配線後の再確認が不要にな
る。又、メタルスキューによる誤動作がなくなる。更
に、ホールド時間を常に満足させることができ、ホール
ド時間確保のための遅延ゲートを用いる必要がなくなる
ので、回路の性能向上或いはチップサイズを縮小するこ
とが可能であり、半導体集積回路のコストを低減するこ
とができるという効果を有する。
のフリップフロップのクロック入力端に入力したクロッ
ク信号を、順次後段のフリップフロップのクロック入力
端を介して前段のフリップフロップのクロック入力端に
入力することにより、回路設計時における、ホールド時
間およびセットアップ時間を満足するか否かの確認が容
易になると同時に、配置・配線後の再確認が不要にな
る。又、メタルスキューによる誤動作がなくなる。更
に、ホールド時間を常に満足させることができ、ホール
ド時間確保のための遅延ゲートを用いる必要がなくなる
ので、回路の性能向上或いはチップサイズを縮小するこ
とが可能であり、半導体集積回路のコストを低減するこ
とができるという効果を有する。
【図１】分図（ａ）は、本発明の一実施例のＤ型フリッ
プフロップの回路図である。分図（ｂ）は、分図（ａ）
に示すフリップフロップを用いたシフトレジスタの模式
的なレイアウト図である。分図（ｃ）は、分図（ｂ）に
示すシフトレジスタの動作時におけるタイミング図であ
る。
プフロップの回路図である。分図（ｂ）は、分図（ａ）
に示すフリップフロップを用いたシフトレジスタの模式
的なレイアウト図である。分図（ｃ）は、分図（ｂ）に
示すシフトレジスタの動作時におけるタイミング図であ
る。
【図２】従来のＤ型フリップフロップの一例の回路図で
ある。
ある。
【図３】分図（ａ）は、図２に示すフリップフロップを
用いたシフトレジスアの回路図である。分図（ｂ）は、
分図（ａ）に示すシフトレジスタの動作時におけるタイ
ミング図である。
用いたシフトレジスアの回路図である。分図（ｂ）は、
分図（ａ）に示すシフトレジスタの動作時におけるタイ
ミング図である。
【図４】分図（ａ）は、図２に示すフリップフロップを
用いたシフトレジスタの配置・配線後の模式的なレイア
ウト図である。分図（ｂ）は、分図（ａ）に示すシフト
レジスタの動作時におけるタイミング図である。
用いたシフトレジスタの配置・配線後の模式的なレイア
ウト図である。分図（ｂ）は、分図（ａ）に示すシフト
レジスタの動作時におけるタイミング図である。
１，１Ａ，１Ｂ Ｄ型フリップフロップ ２ マスターラッチ ３ スレーブラッチ ４ データ入力端子 ５ クロック入力端子 ６ 半導体チップ ７ クロック出力端子 ７Ａ，７Ｂ，７Ｃ クロック出力端
Claims (2)
- 【請求項１】 複数の同期式のフリップフロップがデー
タ入出力に関して縦列に接続されてなり単一のクロック
信号に同期して互いにデータを入出力する型の論理回路
を備えた半導体集積回路において、 前記論理回路は、前記クロック信号が前記縦列の最終段
に配置されたフリップフロップのクロック入力端子に入
力され、順次後段のフリップフロップのクロック入力端
子を介して前段のクロック入力端子に分配される構成で
あることを特徴とする半導体集積回路。 - 【請求項２】 クロック入力端子を有し、このクロック
入力端子を介して外部から入力されるクロック信号に同
期して状態を変化させる同期式のフリップフロップにお
いて、 前記クロック入力端子に入力されたクロック信号を外部
へ出力するクロック出力端子を有することを特徴とする
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130320A JPH05325586A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路およびフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130320A JPH05325586A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路およびフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325586A true JPH05325586A (ja) | 1993-12-10 |
Family
ID=15031517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130320A Withdrawn JPH05325586A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路およびフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325586A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982576B2 (en) | 2002-10-11 | 2006-01-03 | Yamaha Corporation | Signal delay compensating circuit |
| US7429753B2 (en) | 2005-05-20 | 2008-09-30 | Sanyo Electric Co., Ltd. | Display device |
| US7630027B2 (en) | 2005-05-20 | 2009-12-08 | Epson Imaging Devices Corporation | Display device having a metal polarizing layer disposed between a first substrate and a common electrode which itself is disposed between a liquid crystal layer and the first substrate |
| US7847883B2 (en) | 2005-05-20 | 2010-12-07 | Epson Imaging Devices Corporation | Reflective liquid crystal display device |
| WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路 |
-
1992
- 1992-05-22 JP JP4130320A patent/JPH05325586A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982576B2 (en) | 2002-10-11 | 2006-01-03 | Yamaha Corporation | Signal delay compensating circuit |
| US7429753B2 (en) | 2005-05-20 | 2008-09-30 | Sanyo Electric Co., Ltd. | Display device |
| US7557874B2 (en) | 2005-05-20 | 2009-07-07 | Sanyo Electric Co., Ltd. | Display device |
| US7630027B2 (en) | 2005-05-20 | 2009-12-08 | Epson Imaging Devices Corporation | Display device having a metal polarizing layer disposed between a first substrate and a common electrode which itself is disposed between a liquid crystal layer and the first substrate |
| US7847883B2 (en) | 2005-05-20 | 2010-12-07 | Epson Imaging Devices Corporation | Reflective liquid crystal display device |
| US8536568B2 (en) | 2005-05-20 | 2013-09-17 | Sanyo Electric Co., Ltd. | Display device |
| US8841837B2 (en) | 2005-05-20 | 2014-09-23 | Epson Imaging Devices Corporation | Display device |
| US8970104B2 (en) | 2005-05-20 | 2015-03-03 | Epson Imaging Devices Corporation | Display device |
| US9357612B2 (en) | 2005-05-20 | 2016-05-31 | Epson Imaging Devices Corporation | Display device |
| WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路 |
| CN111566935A (zh) * | 2018-01-16 | 2020-08-21 | 松下半导体解决方案株式会社 | 半导体集成电路 |
| JPWO2019142546A1 (ja) * | 2018-01-16 | 2020-12-03 | ヌヴォトンテクノロジージャパン株式会社 | 半導体集積回路 |
| US11115009B2 (en) | 2018-01-16 | 2021-09-07 | Nuvoton Technology Corporation Japan | Semiconductor integrated circuit |
| CN111566935B (zh) * | 2018-01-16 | 2024-02-09 | 新唐科技日本株式会社 | 半导体集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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