JPH05160680A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ゲートアレイ、スタンダードセル
など自動配置配線機能によってカスタマイズされるＩＣ
における順序論理回路を構成するのに最適なフリップフ
ロップ回路に関し、シフトレジスタ回路等の順序論理回
路を構成してもクロックスキューの問題を生じないフリ
ップフロップ回路を提供する。 【構成】 第１のラッチ回路と、該第１のラッチ回路と
逆相のクロックで動作する第２のラッチ回路と、該第２
のラッチ回路と逆相のクロックで動作する第３のラッチ
回路とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路中に組
み込まれるフリップフロップ回路に関し、詳しくはゲー
トアレイ、スタンダードセルなど自動配置配線機能によ
ってカスタマイズされるＩＣにおける順序論理回路を構
成するのに最適なフリップフロップ回路に関する。

【０００２】

【従来の技術】従来より多数のフリップフロップ回路が
組合された順序論理回路を含む半導体集積回路をゲート
アレイ等の手法を用いて構成することが広く行われてい
る。図４は従来のＤ型フリップフロップ回路の一構成例
を表わした図である。図４（Ａ）に示すように、Ｄ入力
端子１１はインバータ１２の入力端子と接続され、この
インバータ１２の出力端子はトランスファーゲート１３
の一端に接続されている。このトランスファーゲート１
３の他端は、インバータ１４の入力端子及びトランスフ
ァーゲート１５の一端に接続されている。トランスファ
ーゲート１５の他端はインバータ１６の出力端子と接続
されている。また、インバータ１４の出力端子はインバ
ータ１６の入力端子及びトランスファーゲート１７の一
端に接続されている。トランスファーゲート１７の他端
はインバータ１８の入力端子とトランスファーゲート１
９の一端に接続されており、トランスファーゲート１９
の他端はインバータ２０の出力端子と接続されている。
またインバータ１８の出力端子はインバータ２０の入力
端子、インバータ２１の入力端子、およびＱ’出力端子
２２と接続されている。またインバータ２１の出力端子
はＱ出力端子と接続されている。

【０００３】上記のように構成された回路において互い
に位相が逆転したクロック信号ＣＫ，ＣＫ′が必要とな
るが、これは図４（Ｂ）のクロック処理回路に示すよう
にクロック入力端子から入力されたクロック信号ＣＫが
インバータ２２を経由して反転されることによりクロッ
ク信号ＣＫ′が生成される。さらにインバータ２３を経
由することにより入力されたクロック信号ＣＫと同相の
クロック信号ＣＫが生成され、これら生成された互いに
位相が逆転した２つのクロック信号ＣＫ，ＣＫ′が図４
（Ａ）に示す回路に供給される。

【０００４】上記のように構成されたＤ型フリップフロ
ップ回路のＤ入力端子１１に例えばＬレベルの信号が入
力された状態でクロックＣＫが立ち上がるとそれまでイ
ンバータ１２から出力されるＨレベルの信号を導通させ
ていたオン状態のトランスファーゲート１３がオフ状態
に移行し、それと同時にそれまでオフ状態にあったトラ
ンスファーゲート１５がオン状態に移行してインバータ
１４，１６及びトランスファーゲート１５からなるルー
プにＨレベルの信号をラッチし、またこれとともにトラ
ンスファーゲート１７がオン状態に移行してインバータ
１８を経由してＨレベルの信号がこのフリップフロップ
回路の外部に出力され、またさらにインバータ２１を経
由してＬレベルの信号が出力される。この状態でＤ入力
端子の信号がＨレベルに移行したものとし、その状態で
クロックＣＫが立ち下がると、トランスファーゲート１
９がオン状態に移行してそれまでインバータ１８，２０
及びトランスファーゲート１９からなる２段目のループ
の入口にまで伝達されていたＨレベルの信号がこの２段
目のループにラッチされ、またこれと同時にトランスフ
ァーゲート１５，１７はオフ状態、トランスファーゲー
ト１３はオン状態となってＤ入力端子１１から入力され
たＨレベルの信号がインバータ１２で反転されＬレベル
の信号となってインバータ１４，１６及びトランスファ
ーゲート１５からなる１段目のループの入口にまで伝達
される。

【０００５】以上の動作をクロック信号ＣＫと同期して
繰返すことにより、Ｄ入力端子１１から入力されたＨレ
ベルもしくはＬレベルの信号がクロック信号ＣＫの各立
上りのタイミングで出力される。図５は、図４に示すフ
リップフロップ回路が多数段接続されることにより構成
された従来のシフトレジスタの一例を表わした図であ
る。

【０００６】互いに隣接する左側のフリップフロップ回
路１０１，１０２，１０３，…のＱ出力端子１０１ａ，
１０２ａ，１０３ａ…フリップフロップ回路は右側の回
路１０２，１０３，１０４，…のＤ入力端子１０２ｂ，
１０３ｂ，１０４ｂと接続されている。また図の一番左
側の初段のフリップフロップ回路１０１のＤ入力端子１
０１ｂからはシリアルなデータが入力される。また、各
フリップフロップ回路１０１，１０２，１０３，１０
４，…のクロック入力端子１０１ｃ，１０２ｃ，１０３
ｃ，１０４ｃ，…には図に示すように互いに同相のクロ
ック信号が入力される。このように構成されたシフトレ
ジスタにおいて、初段のフリップフロップ回路１０１の
Ｄ入力端子１０１ｂにシリアル信号が入力されると共に
各フリップフロップ回路１０１，１０２，１０３，１０
４，…にクロック信号が入力されると、Ｄ入力端子１０
１ｂから入力されたシリアル信号が各クロックパルスの
立上りのタイミングで順次１つずつ右側のフリップフロ
ップ回路に移動する。

【０００７】ここでクロック信号を伝達するためのクロ
ックライン２６の配線容量２４等のために、前段側のフ
リップフロップ回路（ここではこれを例えばフリップフ
ロップ回路１０１とする）のクロック入力端子１０１ｃ
に入力されるクロック信号よりも後段側のフリップフロ
ップ回路１０２のクロック入力端子１０２ｃからクロッ
ク信号が遅れ、前段側のフリップフロップ回路１０１の
状態が変化してその変化した信号が後段側のフリップフ
ロップ回路１０２のＤ入力端子１０２ｂに達した後にこ
の後段側のフリップフロップ回路１０２にクロック信号
が入力されると、クロックパルス１つ毎に次段のフリッ
プフロップ回路にシフトされるべきデータが一つのクロ
ックパルスで次々段のフリップフロップ回路にシフトさ
れてしまうという誤動作が生じる。

【０００８】従来のシフトレジスタ回路ではこのような
クロック信号の到達時刻の相違、即ちクロックスキュー
による誤動作を防止するために、例えば互いに隣接した
フリップフロップ回路１０１，１０２，１０３，…の各
Ｑ出力端子１０１ａ，１０２ａ，１０３ａ，…と各Ｄ入
力端子１０２ｂ，１０３ｂ，１０４ｂ，…との間に遅延
を目的としたバッファ回路を備えることやもしくはシフ
トレジスタを構成する多数のフリップフロップ回路のう
ち後段側に接続されたフリップフロップ回路ほど先にク
ロック信号が到達するようにクロック信号の配線経路を
工夫すること等の対策が施されている。

【０００９】

【発明が解決しようとする課題】しかしながら、例えば
ＣＡＤ等を用いて各回路要素の自動配置、自動配線を行
なう場合に、上記クロックスキューの問題を考慮しなが
らフリップフロップ回路を配置配線するのが大変であ
り、自動化をさらに進めて効率的な設計を行なうことに
対する１つの妨げとなっていた。

【００１０】また近年増々複雑化する半導体集積回路の
テストを如何して行なうかが非常に重要になりつつある
が、有効なテスト手法の１つとして半導体集積回路のあ
ちこちに種々の目的で配置されたフリップフロップ回路
が、テスト時には全体としてシフトレジスタ回路として
動作するようにあらかじめテスト用の配線と組み込んで
おき、テスト時にシリアルなテスト用信号とクロック信
号とを入力してその最終段のフリップフロップ回路の出
力信号を観察するいわゆるスキャンテスト法が採用され
る場合がある。

【００１１】ところが、上記のように、半導体集積回路
中に組み込まれる各フリップフロップ回路は本来はテス
ト用のシフトレジスタ回路とは異なる各用途をもって組
み込まれているものであり、本来の各用途を満足させる
ことが主眼であってこれを満足するとともにシフトレジ
スタ回路としても正しく機能するようにクロックスキュ
ー等にも十分な考慮を払って設計するのは非常に大変で
あるという問題がある。特に近年のように半導体集積回
路の高速化が進むとわずかなクロックスキューでも誤動
作を生じる可能性が増してきている。

【００１２】本発明は、上記事情に鑑み、シフトレジス
タ回路等の順序論理回路を構成してもクロックスキュー
の問題を生じないフリップフロップ回路を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
の本発明のフリップフロップ回路は、第１のラッチ回路
と、該第１のラッチ回路と逆相のクロックで動作する第
２のラッチ回路と、該第２のラッチ回路と逆相のクロッ
クで動作する第３のラッチ回路とを備えたことを特徴と
するものである。

【００１４】

【作用】本発明のフリップフロップ回路は、従来２段の
ラッチ回路で構成されていたフリップフロップ回路を順
次逆相のクロックで動作する３段のラッチ回路で構成し
たものであり、このフリップフロップ回路に取り込まれ
たデータは、クロック信号の半周期分だけ遅れてこのフ
リップフロップ回路の出力端子から出力されることとな
り、したがってこのフリップフロップ回路を接続してシ
フトレジスタ回路等を構成した場合にもクロックスキュ
ーの問題が生じることがなく、自動配置、自動配線の流
れに沿ったフリップフロップ回路が構成されることとな
る。

【００１５】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のフリップフロップ回路を表わ
した図（図４（Ｂ）に対応するクロック処理回路は図示
省略）である。この図において、前述した従来例（図４
参照）と同一の要素には図４に付した番号と同一の番号
を付し相違点のみ説明する。

【００１６】２段目のラッチ回路に備えられたインバー
タ１８の出力端子はトランスファーゲート２２の一端と
接続されており、該トランスファーゲート２２の他端は
インバータ２３の入力端子及びトランスファーゲート２
４の一端と接続されている。またこのトランスファーゲ
ート２４の他端はインバータ２５の出力端子と接続され
ている。またインバータ２３の出力端子はインバータ２
５の入力端子、インバータ２６の入力端子、及びＱ出力
端子と接続されている。インバータ２６の出力端子は
Ｑ′出力端子と接続されている。

【００１７】このように構成されたフリップフロップ回
路において、クロック信号ＣＫが立ち上がるとその時点
でインバータ１２から出力されていた信号がインバータ
１４，１６及びトランスファーゲート１５からなる１段
目のループにラッチされ、これとともにこのラッチされ
た信号がトランスファーゲート１７を経由して２段目の
ラッチ回路の入口にまで伝達されるが、従来のフリップ
フロップ回路（図４参照）の場合と異なり、この段階で
はＱ出力端子、Ｑ′出力端子の信号は変化しない。次に
クロック信号が立ち下がるとトランスファーゲート１７
がオフ状態、トランスファーゲート１９がオン状態とな
ってインバータ１８，２０及びトランスファーゲート１
９からなる２段目のループに信号がラッチされ、これと
ともにトランスファーゲート２２がオン状態となってこ
のラッチされた信号がトランスファーゲート２２、イン
バータ２３，２６を経由して外部に出力される。即ち、
このフリップフロップ回路にＤ入力端子１１から入力さ
れた信号が取り込まれるのはクロック信号の立ち上がり
の時点であるが、この取り込まれた信号が出力されるの
はクロック信号が次に立ち下がった時点であり、これら
の間にクロック信号の半周期分のずれがあり、したがっ
てこのフリップフロップ回路を用いてシフトレジスタ等
の順序論理回路を構成した場合であってもクロックスキ
ューによる誤動作が生じることがなく、自動配置、自動
配線に適したフリップフロップ回路が実現されることに
なる。

【００１８】図２は、本発明のフリップフロップ回路の
他の実施例を表わした回路図である。このフリップフロ
ップ回路は、図１に示すフリップフロップ回路の、イン
バータ回路１４，１６及びトランスファーゲート１５か
らなるループに代えてインバータ回路１４１，１６１か
らなるループを備え、インバータ回路１８，２０及びト
ランスファーゲート１９からなるループに代えてインバ
ータ回路１８１，２０１からなるループを備え、インバ
ータ回路２３，２５及びトランスファーゲート２４から
なるループに代えてインバータ回路２３１，２５１から
なるループを備えたものである。このフリップフロップ
回路の全体的な動作は図１に示すフリップフロップ回路
の場合と同様であるため、ここではその説明は省略す
る。

【００１９】図３は、本発明のフリップフロップ回路の
さらに異なる実施例を表わした図である。このフリップ
フロップ回路は、図１に示すフリップフロップ回路から
インバータ回路１６，２０，２５及びトランスファーゲ
ート１５，１９，２４を取り去った構成を備えたもので
あり、ダイナミックモード時にラッチ回路が３段接続さ
れたフリップフロップ回路として動作するものである。
このフリップフロップ回路についてもダイナミックモー
ドで動作するフリップフロップであることを除き全体的
な動作は図１に示すフリップフロップ回路の場合と同様
であるため、ここではその説明は省略する。

【００２０】このように、本発明のフリップフロップ回
路は、スタチックモードで作動するフリップフロップ回
路、ダイナミックモードで作動するフリップフロップ回
路の双方について適用することができ、しかも種々に構
成することができるものである。

【００２１】

【発明の効果】以上説明したように本発明のフリップフ
ロップ回路は、順次逆相のクロックで動作する３段のラ
ッチ回路で構成したものであるため、このフリップフロ
ップ回路に取り込まれたデータは、クロック信号の半周
期分だけ遅れてこのフリップフロップ回路の出力端子か
ら出力されることとなる。したがってこのフリップフロ
ップ回路を接続してシフトレジスタ回路等を構成した場
合にもクロックスキューの問題が生じることのない、自
動配置、自動配線の流れに沿ったフリップフロップ回路
が実現される。

【図面の簡単な説明】

【図１】本発明のフリップフロップ回路の一実施例を表
わした回路図である。

【図２】本発明のフリップフロップ回路の他の実施例を
表わした回路図である。

【図３】本発明のフリップフロップ回路のさらに異なる
実施例を表わした回路図である。

【図４】従来のフリップフロップ回路の一例を表わした
回路図である。

【図５】図４に示すフリップフロップ回路が多数段接続
されることにより構成された従来のシフトレジスタの一
例を表わした図である。

【符号の説明】

１２，１４，１６，１８，２０，２３，２５，２６，１
４１，１６１，１８１，２０１，２３１，２５１ イ
ンバータ回路 １３，１５，１７，１９，２２，２４ トランスファ
ーゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のラッチ回路と、該第１のラッチ回
   路と逆相のクロックで動作する第２のラッチ回路と、該
   第２のラッチ回路と逆相のクロックで動作する第３のラ
   ッチ回路とを備えたことを特徴とするフリップフロップ
   回路。