JPH1075276A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH1075276A JPH1075276A JP8228754A JP22875496A JPH1075276A JP H1075276 A JPH1075276 A JP H1075276A JP 8228754 A JP8228754 A JP 8228754A JP 22875496 A JP22875496 A JP 22875496A JP H1075276 A JPH1075276 A JP H1075276A
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- JP
- Japan
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- lsi
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- delay
- dff
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Abstract
(57)【要約】
【課題】 ＬＳＩの種類を統一して、生産性の向上と管
理工数の縮減を図る。 【解決手段】 データ転送装置は周辺回路２とＬＳＩ１
を備えている。周辺回路は種類によって入出力間の処理
時間が異なり、ＬＳＩより転送されたデータとクロック
に制御されて動作する。ＬＳＩは１つの選択された周辺
回路にＤ形フリップフロップＤＦＦ１を介してデータＤ
１を転送し、選択された周辺回路２より転送されたデー
タＤ２をＤＦＦ５を介して入力する。可変遅延回路ＤＬ
１及びＤＬ２により内部クロックＣＬＫをそれぞれ遅延
させて、周辺回路２及びＤＦＦ５にそれぞれ転送する。
ＤＬ１及びＤＬ２の遅延量は制御データを格納した遅延
レジスタＲＧ１，ＲＧ２により制御される。なお周辺回
路がメモリ回路であってもよい。
理工数の縮減を図る。 【解決手段】 データ転送装置は周辺回路２とＬＳＩ１
を備えている。周辺回路は種類によって入出力間の処理
時間が異なり、ＬＳＩより転送されたデータとクロック
に制御されて動作する。ＬＳＩは１つの選択された周辺
回路にＤ形フリップフロップＤＦＦ１を介してデータＤ
１を転送し、選択された周辺回路２より転送されたデー
タＤ２をＤＦＦ５を介して入力する。可変遅延回路ＤＬ
１及びＤＬ２により内部クロックＣＬＫをそれぞれ遅延
させて、周辺回路２及びＤＦＦ５にそれぞれ転送する。
ＤＬ１及びＤＬ２の遅延量は制御データを格納した遅延
レジスタＲＧ１，ＲＧ２により制御される。なお周辺回
路がメモリ回路であってもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣテスタ等に
用いられるデータ転送装置に関し、特に入出力端子間に
おけるデータ処理時間の異なる複数種類の周辺回路と、
その内の選択された１つにデータとクロックを転送する
と共に、その選択された周辺回路より転送されたデータ
を入力するＬＳＩとを有するデータ転送装置に関する。
用いられるデータ転送装置に関し、特に入出力端子間に
おけるデータ処理時間の異なる複数種類の周辺回路と、
その内の選択された１つにデータとクロックを転送する
と共に、その選択された周辺回路より転送されたデータ
を入力するＬＳＩとを有するデータ転送装置に関する。
【０００２】
従来例（１） 従来のデータ転送装置１００は図２に示すように、ＬＳ
Ｉ１と入出力端子間におけるデータ処理時間の異なる複
数種類の周辺回路（図２では２−１と２−２）とより成
り、その内の選択された１つの周辺回路（図２では２−
１）がＬＳＩに接続される。一般に周辺回路２−１は必
要に応じ周辺回路２−２と容易に交換できるように、装
置１００の実装用基板のコネクタに挿脱自在に取付けら
れる。ＬＳＩ１には周辺回路２−ｉとのデータ入力及び
出力インタフェース用にそれぞれＤＦＦ１，ＤＦＦ５が
設けられる。また周辺回路２−ｉにも周辺回路２−１の
ＤＦＦ２，ＤＦＦ４のような入出力インタフェース用の
ＤＦＦが必要に応じ設けられる。
Ｉ１と入出力端子間におけるデータ処理時間の異なる複
数種類の周辺回路（図２では２−１と２−２）とより成
り、その内の選択された１つの周辺回路（図２では２−
１）がＬＳＩに接続される。一般に周辺回路２−１は必
要に応じ周辺回路２−２と容易に交換できるように、装
置１００の実装用基板のコネクタに挿脱自在に取付けら
れる。ＬＳＩ１には周辺回路２−ｉとのデータ入力及び
出力インタフェース用にそれぞれＤＦＦ１，ＤＦＦ５が
設けられる。また周辺回路２−ｉにも周辺回路２−１の
ＤＦＦ２，ＤＦＦ４のような入出力インタフェース用の
ＤＦＦが必要に応じ設けられる。
【０００３】周辺回路２−１ではＤＦＦ２とＤＦＦ４と
の間の回路がＤＦＦ３となっているが、一般的にはロジ
ック回路やメモリ回路が存在する。またＬＳＩ１でもイ
ンタフェース用のＤＦＦ５の出力側にＤＦＦ６を設けた
場合が示されているが、一般的には他のロジック回路等
であってよい。ＤＦＦ１の入力データは内部クロックＣ
ＬＫ（図２Ｂ）の立上りで取り込まれ、その立上り時
点よりτ１時間遅れてＤＦＦ２のデータ入力端子にデー
タＤ１が与えられる（図２Ｂ）。遅延時間τ１はＤＦ
Ｆ１の動作遅れ時間τ１−１と、ＤＦＦ１とＤＦＦ２と
の間の伝送線路の伝搬遅延時間τ１−２の和である。
の間の回路がＤＦＦ３となっているが、一般的にはロジ
ック回路やメモリ回路が存在する。またＬＳＩ１でもイ
ンタフェース用のＤＦＦ５の出力側にＤＦＦ６を設けた
場合が示されているが、一般的には他のロジック回路等
であってよい。ＤＦＦ１の入力データは内部クロックＣ
ＬＫ（図２Ｂ）の立上りで取り込まれ、その立上り時
点よりτ１時間遅れてＤＦＦ２のデータ入力端子にデー
タＤ１が与えられる（図２Ｂ）。遅延時間τ１はＤＦ
Ｆ１の動作遅れ時間τ１−１と、ＤＦＦ１とＤＦＦ２と
の間の伝送線路の伝搬遅延時間τ１−２の和である。
【０００４】内部クロックＣＬＫは、遅延回路ＤＬ１を
経由して、立上りがτａ（τａ＞τ１）時間遅れたクロ
ックＣＬＫ′が周辺回路２−１の各ＤＦＦのクロック入
力端子ＣＫに供給される（図２Ｂ）。遅延時間τａは
遅延回路ＤＬ１の遅延時間τａ−１と、遅延回路ＤＬ１
とＤＦＦ−２のクロック端子ＣＫとの間の伝送線路の伝
搬遅延時間τａ−２との和である。
経由して、立上りがτａ（τａ＞τ１）時間遅れたクロ
ックＣＬＫ′が周辺回路２−１の各ＤＦＦのクロック入
力端子ＣＫに供給される（図２Ｂ）。遅延時間τａは
遅延回路ＤＬ１の遅延時間τａ−１と、遅延回路ＤＬ１
とＤＦＦ−２のクロック端子ＣＫとの間の伝送線路の伝
搬遅延時間τａ−２との和である。
【０００５】周辺回路２−１において、ＤＦＦ２の入力
データＤ１（図２Ｂ）はクロックＣＬＫ′の立上り時
点に取り込まれ、ＤＦＦ２の動作遅延時間τ２だけ遅れ
た出力データがＤＦＦ３に入力される（図２Ｂ）。Ｄ
ＦＦ３の入力データはＤＦＦ３において、ＤＦＦ２が入
力データを取り込んだＣＬＫ′より１周期（Ｔ）遅れた
クロックＣＬＫ′の立上りで取り込まれ、その動作遅延
時間τ３だけ遅れた出力データがＤＦＦ４に入力される
（図２Ｂ）。
データＤ１（図２Ｂ）はクロックＣＬＫ′の立上り時
点に取り込まれ、ＤＦＦ２の動作遅延時間τ２だけ遅れ
た出力データがＤＦＦ３に入力される（図２Ｂ）。Ｄ
ＦＦ３の入力データはＤＦＦ３において、ＤＦＦ２が入
力データを取り込んだＣＬＫ′より１周期（Ｔ）遅れた
クロックＣＬＫ′の立上りで取り込まれ、その動作遅延
時間τ３だけ遅れた出力データがＤＦＦ４に入力される
（図２Ｂ）。
【０００６】ＤＦＦ４の入力データはＤＦＦ４におい
て、ＤＦＦ３が入力データを取り込んだＣＬＫ′より１
周期（Ｔ）遅れたクロックＣＬＫ′の立上りで取り込ま
れ、その動作遅延時間τ４−１とその出力側の伝送線路
の伝搬遅延時間τ４−２との和τ４だけ遅れたデータＤ
２がＬＳＩ１のＤＦＦ５に入力される（図２Ｂ）。Ｄ
ＦＦ５では入力データＤ２が、ＤＦＦ１で入力データを
取り込んだクロックＣＬＫの立上りより３Ｔだけ遅れた
クロックＣＬＫの立上りで取り込まれ、その動作遅延時
間τ５だけ遅れた出力データ（図２Ｂ）がＤＦＦ６に
入力される。
て、ＤＦＦ３が入力データを取り込んだＣＬＫ′より１
周期（Ｔ）遅れたクロックＣＬＫ′の立上りで取り込ま
れ、その動作遅延時間τ４−１とその出力側の伝送線路
の伝搬遅延時間τ４−２との和τ４だけ遅れたデータＤ
２がＬＳＩ１のＤＦＦ５に入力される（図２Ｂ）。Ｄ
ＦＦ５では入力データＤ２が、ＤＦＦ１で入力データを
取り込んだクロックＣＬＫの立上りより３Ｔだけ遅れた
クロックＣＬＫの立上りで取り込まれ、その動作遅延時
間τ５だけ遅れた出力データ（図２Ｂ）がＤＦＦ６に
入力される。
【０００７】周辺回路２−１ではＤＦＦ２の出力（図２
Ｂ）は、ＤＦＦ３とＤＦＦ４で順次入力データの後端
を取り込んで出力する、所謂パイプライン動作が行われ
るので、２Ｔ（パイプライン動作分）だけ遅れ、更にＤ
ＦＦ４とその出力側の伝送線路の合計の遅延時間τ４だ
け遅れ、その遅れたデータＤ２（図２Ｂ）がＤＦＦ５
に入力される。
Ｂ）は、ＤＦＦ３とＤＦＦ４で順次入力データの後端
を取り込んで出力する、所謂パイプライン動作が行われ
るので、２Ｔ（パイプライン動作分）だけ遅れ、更にＤ
ＦＦ４とその出力側の伝送線路の合計の遅延時間τ４だ
け遅れ、その遅れたデータＤ２（図２Ｂ）がＤＦＦ５
に入力される。
【０００８】ＤＦＦ５の入力データＤ２は、ＤＦＦ１が
入力データを取り込んだＣＬＫの立上りを基準にして、
ＴＡ＝τ４＋τａ＋２Ｔだけ遅れる。Ｔａ≡τａ＋τ４
＜Ｔに設定することによって、ＤＦＦ５の入力データＤ
２はＤＦＦ５においてＤＦＦ１が入力データを取り込ん
だ時点のＣＬＫより３Ｔだけ遅れたＣＬＫで取り込むこ
とができる。周辺回路２−１がもしｎ段のパイプライン
動作を行えば、（ｎ＋１）Ｔだけ遅れたＣＬＫで取り込
まれる。 従来例（２） 従来の他のデータ転送装置１００では図３Ａに示すよう
に、周辺回路２−３のＤＦＦ３（ＤＦＦ３の代わりに他
の回路であってもよいが、ここでは簡単にＤＦＦ３とし
て説明する）の遅延時間τ３が長く、τａ＋τ３＞Ｔと
なる場合には、ＤＦＦ３が入力データａを取り込んだク
ロックＣＬＫ′の次のタイミングでＤＦＦ３の出力デー
タａの後端を次段のＤＦＦ４で取り込む従来例（１）で
述べたパイプライン動作ができなくなる。そのため従来
例（２）では遅延回路ＤＬｃを挿入してクロックＣＬ
Ｋ′をτｃ時間遅らせたクロックＣＬＫ″を用いている
（図３Ｂ）。ＤＦＦ４ではこのＣＬＫ″の立上り時点
で入力データａの後端が取り込まれてＤＦＦ５に入力さ
れる（図３Ｂ）。
入力データを取り込んだＣＬＫの立上りを基準にして、
ＴＡ＝τ４＋τａ＋２Ｔだけ遅れる。Ｔａ≡τａ＋τ４
＜Ｔに設定することによって、ＤＦＦ５の入力データＤ
２はＤＦＦ５においてＤＦＦ１が入力データを取り込ん
だ時点のＣＬＫより３Ｔだけ遅れたＣＬＫで取り込むこ
とができる。周辺回路２−１がもしｎ段のパイプライン
動作を行えば、（ｎ＋１）Ｔだけ遅れたＣＬＫで取り込
まれる。 従来例（２） 従来の他のデータ転送装置１００では図３Ａに示すよう
に、周辺回路２−３のＤＦＦ３（ＤＦＦ３の代わりに他
の回路であってもよいが、ここでは簡単にＤＦＦ３とし
て説明する）の遅延時間τ３が長く、τａ＋τ３＞Ｔと
なる場合には、ＤＦＦ３が入力データａを取り込んだク
ロックＣＬＫ′の次のタイミングでＤＦＦ３の出力デー
タａの後端を次段のＤＦＦ４で取り込む従来例（１）で
述べたパイプライン動作ができなくなる。そのため従来
例（２）では遅延回路ＤＬｃを挿入してクロックＣＬ
Ｋ′をτｃ時間遅らせたクロックＣＬＫ″を用いている
（図３Ｂ）。ＤＦＦ４ではこのＣＬＫ″の立上り時点
で入力データａの後端が取り込まれてＤＦＦ５に入力さ
れる（図３Ｂ）。
【０００９】ＤＦＦ１が入力データａをＣＬＫの立上り
で取り込んだ時点より、データａがＤＦＦ５に入力され
る迄の時間ＴＡは、図より明らかなようにＴＡ＝τ４＋
τｃ＋τａ＋２Ｔとなる。更に従来例（２）では、周辺
回路２−３の代りに従来例（１）で述べた周辺回路２−
１に交換できるようにＬＳＩが構成される。周辺回路２
−１に交換した場合には、ＤＦＦ５の入力データＤ２の
タイミングは既に述べたように図３Ｂ′（図２Ｂと
同じ）となっているので、ＬＳＩのＤＦＦ５では、図３
Ｂのと′においてそれぞれのデータａ同士、データ
ｂ同士、データｃ同士、……の互いに重なる時間帯（ハ
ッチングして示した時間帯）において、入力データを取
り込まなければならない。そこで図３Ｂに示すように
遅延回路ＤＬ２によりクロックＣＬＫの立上りよりτｂ
時間遅らせて、前述の同じデータの重なるハッチングし
た時間帯で立上るクロックＣＬＫａを生成してＤＦＦ５
及び６に供給している。ＤＦＦ５ではＣＬＫａの立上り
で入力データＤ２を取り込み、τ５時間遅れて出力デー
タをＤＦＦ６に入力している（図３Ｂ）。 従来例（３） この例では周辺回路２−４または２−５において、ＤＦ
Ｆ１が入力データをＣＬＫの立上りで取り込んだ時点よ
りデータＤ２がＤＦＦ５に入力されるまでの遅延時間Ｔ
Ａに応じて、入力クロックＣＬＫ′を遅延させたクロッ
クＣＬＫｂを生成して、ＤＦＦ５に供給している。ＤＦ
Ｆ５では、ＣＬＫｂの立上り時点で入力データＤ２を取
り込む。ＬＳＩ１の後段の回路では内部クロックＣＬＫ
に同期して動作させる必要があるので、この例ではＤＦ
Ｆ６で内部クロックＣＬＫに乗せ換えている。
で取り込んだ時点より、データａがＤＦＦ５に入力され
る迄の時間ＴＡは、図より明らかなようにＴＡ＝τ４＋
τｃ＋τａ＋２Ｔとなる。更に従来例（２）では、周辺
回路２−３の代りに従来例（１）で述べた周辺回路２−
１に交換できるようにＬＳＩが構成される。周辺回路２
−１に交換した場合には、ＤＦＦ５の入力データＤ２の
タイミングは既に述べたように図３Ｂ′（図２Ｂと
同じ）となっているので、ＬＳＩのＤＦＦ５では、図３
Ｂのと′においてそれぞれのデータａ同士、データ
ｂ同士、データｃ同士、……の互いに重なる時間帯（ハ
ッチングして示した時間帯）において、入力データを取
り込まなければならない。そこで図３Ｂに示すように
遅延回路ＤＬ２によりクロックＣＬＫの立上りよりτｂ
時間遅らせて、前述の同じデータの重なるハッチングし
た時間帯で立上るクロックＣＬＫａを生成してＤＦＦ５
及び６に供給している。ＤＦＦ５ではＣＬＫａの立上り
で入力データＤ２を取り込み、τ５時間遅れて出力デー
タをＤＦＦ６に入力している（図３Ｂ）。 従来例（３） この例では周辺回路２−４または２−５において、ＤＦ
Ｆ１が入力データをＣＬＫの立上りで取り込んだ時点よ
りデータＤ２がＤＦＦ５に入力されるまでの遅延時間Ｔ
Ａに応じて、入力クロックＣＬＫ′を遅延させたクロッ
クＣＬＫｂを生成して、ＤＦＦ５に供給している。ＤＦ
Ｆ５では、ＣＬＫｂの立上り時点で入力データＤ２を取
り込む。ＬＳＩ１の後段の回路では内部クロックＣＬＫ
に同期して動作させる必要があるので、この例ではＤＦ
Ｆ６で内部クロックＣＬＫに乗せ換えている。
【００１０】図４Ｂの，は周辺回路２−４を選択し
た場合、′、′は周辺回路２−５を選択した場合で
ある。
た場合、′、′は周辺回路２−５を選択した場合で
ある。
【００１１】
（１）従来例（１），（２），（３）において、ＬＳＩ
の遅延回路ＤＬ１の遅延量τａ−１は、ＤＦＦ１の遅延
時間τ１−１のみでなく、ＤＦＦ１の出力側の伝送線路
の遅延時間τ１−２及び遅延回路ＤＬ１の出力側伝送線
路の遅延時間τａ−２を考慮して設定しなければならな
い。各ＬＳＩに組合わされる周辺回路２−ｉ，２−ｊの
種類は各ＬＳＩによって異なるため、各ＬＳＩの遅延回
路ＤＬ１の遅延時間τａ−１はＬＳＩによって異なり、
異なった遅延回路が実装される。
の遅延回路ＤＬ１の遅延量τａ−１は、ＤＦＦ１の遅延
時間τ１−１のみでなく、ＤＦＦ１の出力側の伝送線路
の遅延時間τ１−２及び遅延回路ＤＬ１の出力側伝送線
路の遅延時間τａ−２を考慮して設定しなければならな
い。各ＬＳＩに組合わされる周辺回路２−ｉ，２−ｊの
種類は各ＬＳＩによって異なるため、各ＬＳＩの遅延回
路ＤＬ１の遅延時間τａ−１はＬＳＩによって異なり、
異なった遅延回路が実装される。
【００１２】（２）従来例（２）のＬＳＩの遅延回路Ｄ
Ｌ２の遅延量も、組合わされる周辺回路２−ｉ，２−ｊ
の遅延時間ＴＡ−τａによって異なるので、ＬＳＩによ
って異なった遅延回路が実装される。 （３）従来例（３）のＬＳＩでは、周辺回路からクロッ
クＣＬＫｂを入力するためにピンを増やさなければなら
ない問題がある。
Ｌ２の遅延量も、組合わされる周辺回路２−ｉ，２−ｊ
の遅延時間ＴＡ−τａによって異なるので、ＬＳＩによ
って異なった遅延回路が実装される。 （３）従来例（３）のＬＳＩでは、周辺回路からクロッ
クＣＬＫｂを入力するためにピンを増やさなければなら
ない問題がある。
【００１３】（４）最近、ＬＳＩの種類を１つに統一し
て、ＬＳＩの生産性の向上と管理工数の縮減を図ろうと
する新たな要望がだされるようになって来た。この発明
の目的はこのような要望に応えようとするものである。
て、ＬＳＩの生産性の向上と管理工数の縮減を図ろうと
する新たな要望がだされるようになって来た。この発明
の目的はこのような要望に応えようとするものである。
【００１４】
（１）請求項１の発明は、入出力端子間におけるデータ
処理時間が種類によって異なり、外部より転送されたデ
ータとクロックに制御されて動作する複数種類の周辺回
路と、それらの周辺回路の内の任意の１つの選択された
周辺回路にクロックを転送すると共に、出力インタフェ
ース用のＤ形フリップフロップ（以下ＤＦＦと言う）を
介してデータを転送し、その選択された周辺回路より転
送されたデータを入力インタフェース用のＤＦＦを介し
て入力するＬＳＩとを有するデータ転送装置に関する。
処理時間が種類によって異なり、外部より転送されたデ
ータとクロックに制御されて動作する複数種類の周辺回
路と、それらの周辺回路の内の任意の１つの選択された
周辺回路にクロックを転送すると共に、出力インタフェ
ース用のＤ形フリップフロップ（以下ＤＦＦと言う）を
介してデータを転送し、その選択された周辺回路より転
送されたデータを入力インタフェース用のＤＦＦを介し
て入力するＬＳＩとを有するデータ転送装置に関する。
【００１５】この発明では特に、前記ＬＳＩは、内部ク
ロックを遅延させて前記選択された周辺回路に転送する
第１の可変遅延回路と、内部クロックを遅延させて前記
入力インタフェース用のＤＦＦに転送する第２の可変遅
延回路と、それら第１、第２の可変遅延回路の遅延量を
制御すると共に、対応する制御データを格納する第１、
第２の遅延レジスタとを具備する。
ロックを遅延させて前記選択された周辺回路に転送する
第１の可変遅延回路と、内部クロックを遅延させて前記
入力インタフェース用のＤＦＦに転送する第２の可変遅
延回路と、それら第１、第２の可変遅延回路の遅延量を
制御すると共に、対応する制御データを格納する第１、
第２の遅延レジスタとを具備する。
【００１６】（２）請求項２の発明は、前記（１）にお
いて、周辺回路がアドレスデータを入力して、そのアド
レスに格納されているデータを出力するメモリ回路とさ
れる。
いて、周辺回路がアドレスデータを入力して、そのアド
レスに格納されているデータを出力するメモリ回路とさ
れる。
【００１７】
【発明の実施の形態】図１の実施例を参照して発明の実
施の形態を説明する。図１には図２、図３と対応する部
分に同じ符号を付けてある。この発明では遅延回路ＤＬ
１，ＤＬ２は内部クロックＣＬＫを遅延させる可変遅延
回路とされ、それらＤＬ１，ＤＬ２の遅延量を制御する
制御データが遅延レジスタＲＧ１，ＲＧ２にそれぞれ格
納される。遅延レジスタＲＧ１，ＲＧ２はＬＳＩの内部
または外部より制御される。
施の形態を説明する。図１には図２、図３と対応する部
分に同じ符号を付けてある。この発明では遅延回路ＤＬ
１，ＤＬ２は内部クロックＣＬＫを遅延させる可変遅延
回路とされ、それらＤＬ１，ＤＬ２の遅延量を制御する
制御データが遅延レジスタＲＧ１，ＲＧ２にそれぞれ格
納される。遅延レジスタＲＧ１，ＲＧ２はＬＳＩの内部
または外部より制御される。
【００１８】このようにＤＬ１，ＤＬ２に可変機能をも
たせることによって、共通のＬＳＩによって、従来例
（１），（２），（３）のいずれの場合にも対応するこ
とができる。しかも従来例（３）のようにＬＳＩに周辺
回路よりクロックを入力するためのピンを設ける必要が
ない。データ転送装置１００の周辺回路がアクセス速度
の異なる複数種類のメモリ回路である場合には、それら
のアクセス速度に応じてＬＳＩ（例えばＭＰＵ）を変更
することなく動作できる。この場合、データＤ１がアド
レス、データＤ２がメモリに格納されたデータである。
たせることによって、共通のＬＳＩによって、従来例
（１），（２），（３）のいずれの場合にも対応するこ
とができる。しかも従来例（３）のようにＬＳＩに周辺
回路よりクロックを入力するためのピンを設ける必要が
ない。データ転送装置１００の周辺回路がアクセス速度
の異なる複数種類のメモリ回路である場合には、それら
のアクセス速度に応じてＬＳＩ（例えばＭＰＵ）を変更
することなく動作できる。この場合、データＤ１がアド
レス、データＤ２がメモリに格納されたデータである。
【００１９】
（１）この発明では、内部クロックＣＬＫを遅延させ
て、周辺回路に転送する遅延回路ＤＬ１と、内部クロッ
クを遅延させてＬＳＩの入力インタフェース用のＤＦＦ
−５に転送する遅延回路ＤＬ２にそれぞれ可変機能を設
けたので、周辺回路が種類によってその入出力間の処理
時間が異なっていても、一種類のＬＳＩで対処すること
ができる。このＬＳＩの品種の統一によってＬＳＩの生
産性の向上と管理工数の縮減が図られる。
て、周辺回路に転送する遅延回路ＤＬ１と、内部クロッ
クを遅延させてＬＳＩの入力インタフェース用のＤＦＦ
−５に転送する遅延回路ＤＬ２にそれぞれ可変機能を設
けたので、周辺回路が種類によってその入出力間の処理
時間が異なっていても、一種類のＬＳＩで対処すること
ができる。このＬＳＩの品種の統一によってＬＳＩの生
産性の向上と管理工数の縮減が図られる。
【００２０】（２）この発明によれば、周辺回路の規格
変更による処理時間の変更に対しても一種類のＬＳＩで
柔軟に対応できる。
変更による処理時間の変更に対しても一種類のＬＳＩで
柔軟に対応できる。
【図１】Ａはこの発明の実施例を示すブロック図、Ｂは
Ａの要部のタイミングチャート。
Ａの要部のタイミングチャート。
【図２】Ａは従来のデータ転送装置のブロック図、Ｂは
Ａの要部のタイミングチャート。
Ａの要部のタイミングチャート。
【図３】Ａは従来の他のデータ転送装置のブロック図、
ＢはＡの要部のタイミングチャート。
ＢはＡの要部のタイミングチャート。
【図４】Ａは従来の更に他のデータ転送装置のブロック
図、ＢはＡの要部のタイミングチャート。
図、ＢはＡの要部のタイミングチャート。
Claims (2)
- 【請求項１】 入出力端子間におけるデータ処理時間が
種類によって異なり、外部より転送されたデータとクロ
ックに制御されて動作する複数種類の周辺回路と、 それらの周辺回路の内の任意の１つの選択された周辺回
路にクロックを転送すると共に、出力インタフェース用
のＤ形フリップフロップ（以下ＤＦＦと言う）を介して
データを転送し、その選択された周辺回路より転送され
たデータを入力インタフェース用のＤＦＦを介して入力
するＬＳＩと、 を有するデータ転送装置において、 前記ＬＳＩは、 内部クロックを遅延させて前記選択された周辺回路に転
送する第１の可変遅延回路と、 内部クロックを遅延させて前記入力インタフェース用の
ＤＦＦに転送する第２の可変遅延回路と、 それら第１、第２の可変遅延回路の遅延量を制御すると
共に、対応する制御データを格納する第１、第２の遅延
レジスタとを具備することを特徴とするデータ転送装
置。 - 【請求項２】 請求項１において、前記周辺回路がアド
レスデータを入力して、そのアドレスに格納されている
データを出力するメモリ回路であることを特徴とするデ
ータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228754A JPH1075276A (ja) | 1996-08-29 | 1996-08-29 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228754A JPH1075276A (ja) | 1996-08-29 | 1996-08-29 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1075276A true JPH1075276A (ja) | 1998-03-17 |
Family
ID=16881311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228754A Withdrawn JPH1075276A (ja) | 1996-08-29 | 1996-08-29 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1075276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10023102A1 (de) * | 2000-05-11 | 2001-11-22 | Infineon Technologies Ag | Bidirektionale Datenschnittstelle und Verfahren zum Testen derselben |
| JP2007078643A (ja) * | 2005-09-16 | 2007-03-29 | Seiko Epson Corp | 半導体集積回路 |
-
1996
- 1996-08-29 JP JP8228754A patent/JPH1075276A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10023102A1 (de) * | 2000-05-11 | 2001-11-22 | Infineon Technologies Ag | Bidirektionale Datenschnittstelle und Verfahren zum Testen derselben |
| JP2007078643A (ja) * | 2005-09-16 | 2007-03-29 | Seiko Epson Corp | 半導体集積回路 |
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