JP2560813B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2560813B2
JP2560813B2 JP63306372A JP30637288A JP2560813B2 JP 2560813 B2 JP2560813 B2 JP 2560813B2 JP 63306372 A JP63306372 A JP 63306372A JP 30637288 A JP30637288 A JP 30637288A JP 2560813 B2 JP2560813 B2 JP 2560813B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にスキャンパスの
レーシングを低減する配線チャネルに関する。
〔従来の技術〕
複数ビットのフリップフロップ（以下F/Fと呼ぶ）を
含む集積回路のテストを行うため、全てのF/Fをスキャ
ンパスと呼ばれるテスト専用パスで接続する手法がよく
使われる。
スキャンパス動作は、全てのF/Fをシフトレジスタと
して動作させることによって行なわれるが、F/F間のク
ロックスキューがF/F間の遅延時間より大きいと、いわ
ゆるレーシングが発生する。このため、従来の技術とし
ては第２図に示すようにスキャンパスを構成するF/F20
間にレーシング防止ゲート21を入れる構成をとってい
た。
〔発明が解決しようとする課題〕
以上述べた従来の半導体集積回路は、スキャンパスを
構成する時レーシング防止ゲートの追加を伴なうため、
ゲート数及び消費電力の増加につながるという欠点を有
していた。
〔課題を解決するための手段〕 本発明の半導体集積回路は、電源配線の直下にスキャ
ンパス信号専用の配線チャネルを有している。
したがって、スキャンパス信号専用のチャネルは遅延
時間が増加し、F/F間のレーシングを防止させることが
できる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例を示す図で、特にF/Fを含む
集積回路のレイアウトの一部分をあらわしている。
第１図において、10〜13はF/F、14〜16はスキャンパ
スを構成するための1/2層信号配線、17は３層電源配
線、18は通常動作で使う配線である。
スキャンパスは、F/F10→11→12→13の流れで構成さ
れ、その信号配線14〜16は、全て３層電源配線17の直下
に布設されている。そのため、信号配線14〜16と３層電
源配線17の交差率は100％となり、大きな配線容量が付
くことになる。
一方、スキャン動作以外すなわち通常動作の信号線18
も1/2層配線を使うが、３層電源配線17の直下を避けた
布設を行ない、交差率を小さくしておく。この結果、ス
キャン動作で使う信号線14〜16の遅延時間は、通常動作
で使う信号線に比べ大きくなる。
〔発明の効果〕
以上説明したように、本発明はスキャンパスを構成す
るF/F間のレーシングを、ゲート数の増加及び消費電力
の増加を伴なうことなしに低減できるという効果があ
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は従来技術
を説明する図である。 10〜13,20……集積回路内のF/F、14〜16……スキャンパ
ス構成の1/2層信号配線、17……３層電源配線、18……
通常動作で使う信号配線、21……レーシング防止ゲー
ト。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のフリップフロップと、電源配線と、
    前記電源配線直下に沿って配線されるスキャンパス専用
    の配線とを備え、前記電源配線は前記複数のフリップフ
    ロップのうちの少なくとも２つのフリップフロップに隣
    接しており、前記２つのフリップフロップ間を前記スキ
    ャンパス専用の配線により接続することを特徴とする半
    導体集積回路。
JP63306372A 1988-12-02 1988-12-02 半導体集積回路 Expired - Lifetime JP2560813B2 (ja)

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* Cited by examiner, † Cited by third party
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JPH0728004B2 (ja) * 1985-03-29 1995-03-29 株式会社東芝 半導体集積回路装置
JPS63238713A (ja) * 1987-03-26 1988-10-04 Oki Electric Ind Co Ltd 遅延回路
JPH0746122B2 (ja) * 1987-04-21 1995-05-17 日本電気株式会社 半導体集積論理回路

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