JP2545626B2 - ゲートアレイ - Google Patents
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- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はクロックスキューを抑え、ノイズの影響を
抑えるクロックドライバーのレイアウトに関するもので
ある。
抑えるクロックドライバーのレイアウトに関するもので
ある。
一般にクロックラインに接続されるフリップフロップ
の数はゲート規模が大きくなるにつれ増加し、また高速
で動作させなければならないということでクロックスキ
ューを抑えなければならなくなってきている。従来から
ツリー構造の方式はあるが負荷の大きさが異なったりし
て各ドライバーのスピードが一定にならずスキューが大
きくなっていたので、クロックを分配しスキューを抑え
る方法として第４図に示す方法がある。第４図は従来の
半導体集積回路のチップを示す平面図である。図におい
て（26）はチップ，（27）は入出力バッファ領域，（2
8）は基本セル列，（29）は信号配線領域，（30）は信
号用ボンデイングパッド，（31）はサブドライバー，
（32）はクロック入力用パッド，（33）はクロック入力
バッファ，（34）はクロック信号配線，（35）は電源パ
ッド，（36）はサブドライバーから各フリップフロップ
に供給される信号配線である。
の数はゲート規模が大きくなるにつれ増加し、また高速
で動作させなければならないということでクロックスキ
ューを抑えなければならなくなってきている。従来から
ツリー構造の方式はあるが負荷の大きさが異なったりし
て各ドライバーのスピードが一定にならずスキューが大
きくなっていたので、クロックを分配しスキューを抑え
る方法として第４図に示す方法がある。第４図は従来の
半導体集積回路のチップを示す平面図である。図におい
て（26）はチップ，（27）は入出力バッファ領域，（2
8）は基本セル列，（29）は信号配線領域，（30）は信
号用ボンデイングパッド，（31）はサブドライバー，
（32）はクロック入力用パッド，（33）はクロック入力
バッファ，（34）はクロック信号配線，（35）は電源パ
ッド，（36）はサブドライバーから各フリップフロップ
に供給される信号配線である。
次に動作について説明する。クロック信号はクロック
入力用パッド（32）から供給され、クロック入力バッフ
ァ（33）を経てサブドライバー（31）に伝り、サブドラ
イバー（31）に接続されているフリップフロップに供給
される。
入力用パッド（32）から供給され、クロック入力バッフ
ァ（33）を経てサブドライバー（31）に伝り、サブドラ
イバー（31）に接続されているフリップフロップに供給
される。
第５図は第４図のチップにおける入出力バッファ領域
（27）の一部分を拡大した平面図である。図において、
（30）は信号用ボンデイングパッド、（35a）は電源用
パッド、（35b）は接地用パッド、（37）は出力バッフ
ァ用電源配線ライン、（38）は出力バッファ用接地配線
ライン、（39）は入力バッファ，プリバッファ用電源配
線ライン、（40）は入力バッファ，プリバッファ用接地
配線ライン、（41）は出力バッファ用のPMOSトランジス
タ、（42）は出力バッファ用のnMOSトランジスタ（43）
は入力バッファまたはプリバッファ用のPMOSトランジス
タ、（44）は入力バッファまたはプリバッファ用のnMOS
トランジスタである。入力及び出力バッファはPMOSトラ
ンジスタ（41），（43）及びnMOSトランジスタ（42），
（44）を使って構成される。第６図はクロックスキュー
を抑える別の方法として従来の半導体集積回路の他のチ
ップを示す平面図である。
（27）の一部分を拡大した平面図である。図において、
（30）は信号用ボンデイングパッド、（35a）は電源用
パッド、（35b）は接地用パッド、（37）は出力バッフ
ァ用電源配線ライン、（38）は出力バッファ用接地配線
ライン、（39）は入力バッファ，プリバッファ用電源配
線ライン、（40）は入力バッファ，プリバッファ用接地
配線ライン、（41）は出力バッファ用のPMOSトランジス
タ、（42）は出力バッファ用のnMOSトランジスタ（43）
は入力バッファまたはプリバッファ用のPMOSトランジス
タ、（44）は入力バッファまたはプリバッファ用のnMOS
トランジスタである。入力及び出力バッファはPMOSトラ
ンジスタ（41），（43）及びnMOSトランジスタ（42），
（44）を使って構成される。第６図はクロックスキュー
を抑える別の方法として従来の半導体集積回路の他のチ
ップを示す平面図である。
図において（45）はクロックドライバー用信号パッド
（46）はクロックドライバー，（47）はフリップフロッ
プに供給するクロック信号ライン，（48）はチップ内部
領域である。
（46）はクロックドライバー，（47）はフリップフロッ
プに供給するクロック信号ライン，（48）はチップ内部
領域である。
次に第６図のチップの動作を説明する。クロック信号
をクロックドライバー用信号パッド（45）から与えクロ
ックドライバー（46）によってチップ内部領域（48）に
配置されてあるフリップフロップを一括して駆動する。
この場合クロックドライバーは電源／接地ピン以外の入
出力バッファ領域で形成されている。
をクロックドライバー用信号パッド（45）から与えクロ
ックドライバー（46）によってチップ内部領域（48）に
配置されてあるフリップフロップを一括して駆動する。
この場合クロックドライバーは電源／接地ピン以外の入
出力バッファ領域で形成されている。
従来のゲートアレイにおけるクロックドライバーは以
上のように構成されているので、サブドライバーに分割
した場合、各サブドライバーのスピードを一定に制御し
スキューを抑えることは自動配置配線プログラムを使っ
ている限り困難であり、また一括駆動型のクロックドラ
イバー方式は入出力バッファ領域に非常に大きなドライ
バー用トランジスタ領域を確保しなければならず、I/O
ピン数が減少したりノイズの影響も考慮しなければなら
ないなどの問題点があった。
上のように構成されているので、サブドライバーに分割
した場合、各サブドライバーのスピードを一定に制御し
スキューを抑えることは自動配置配線プログラムを使っ
ている限り困難であり、また一括駆動型のクロックドラ
イバー方式は入出力バッファ領域に非常に大きなドライ
バー用トランジスタ領域を確保しなければならず、I/O
ピン数が減少したりノイズの影響も考慮しなければなら
ないなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたものでクロックスキューを抑えるとともにI/Oピン
数を減少させずにノイズの影響を抑えられるゲートアレ
イを得ることを目的とする。
れたものでクロックスキューを抑えるとともにI/Oピン
数を減少させずにノイズの影響を抑えられるゲートアレ
イを得ることを目的とする。
この発明に係るゲートアレイは、２段目以降のクロッ
クドライバーを電源／接地ピン領域に配置したものであ
る。
クドライバーを電源／接地ピン領域に配置したものであ
る。
この発明における２段目以降のクロックドライバー用
のトランジスタは電源／接地ピン領域の電源配線／接地
配線下におかれ、第１層目の配線でクロックドライバー
が形成されクロック信号が内部に供給される。
のトランジスタは電源／接地ピン領域の電源配線／接地
配線下におかれ、第１層目の配線でクロックドライバー
が形成されクロック信号が内部に供給される。
以下この発明の一実施例を図について説明する。第１
図はゲートアレイのチップの平面図第２図は第１図に示
す電源ピンを含む入出力バッファ領域の一部を示す拡大
平面図、第３図は第２図においてクロックドライバーの
プリドライバー用トランジスタを入力バッファ，プリバ
ッファ用電源接地配線下に埋め込んだ場合を示す拡大平
面図である。図において（１）はゲートアレイチップ，
（２）は入出力バッファ領域，（３）はボンデイングパ
ッド，（４）は基本セル列，（５）は信号配線領域，
（６）はクロック入出力パッド，（７）は１段目のクロ
ックドライバーとしてのクロック用入力バッファ，（1
1）はクロック用入力バッファ（７）を１段目としたと
き２段目となるクロックドライバー，（８）はクロック
信号をクロックドライバー（11）に与える信号ライン，
（９）は電源又は接地ピン領域（入出力バッファ領域
（２）のうち電源用パッド（ピン）近傍の領域である電
源ピン領域と接地用パッド（ピン）近傍の領域である接
地ピン領域とを合せて電源又は接地ピン領域とい
う。），（10）は電源又は接地用パッド，（10a）は電
源ピン，（10b）は接地ピン，（12）はフリップフロッ
プにクロックを供給するメインクロック信号ライン，
（13）はメインクロック信号ライン（12）から枝状に出
ているクロック信号ライン，（14）は出力バッファ用電
源配線ライン，（15）は出力バッファ用接地配線ライ
ン，（16）は入力バッファ，プリバッファ用電源電線ラ
イン，（17）は入力バッファ，プリバッファ用接地配線
ライン，（18）は出力バッファ用のpMOSトランジスタ，
（19）は出力バッファ用のnMOSトランジスタ，（20）は
入力バッファ，プリバッファ用のpMOSトランジスタ，
（21）は入力バッファ，プリバッファ用のnMOSトランジ
スタ，（22）はクロックドライバーのプリドライバー用
のpMOSトランジスタ，（23）はプリドライバー用のnMOS
トランジスタ，（24）はクロックドライバーのメインド
ライバー用のpMOSトランジスタ，（25）はメインドライ
バー用のnMOSトランジスタである。
図はゲートアレイのチップの平面図第２図は第１図に示
す電源ピンを含む入出力バッファ領域の一部を示す拡大
平面図、第３図は第２図においてクロックドライバーの
プリドライバー用トランジスタを入力バッファ，プリバ
ッファ用電源接地配線下に埋め込んだ場合を示す拡大平
面図である。図において（１）はゲートアレイチップ，
（２）は入出力バッファ領域，（３）はボンデイングパ
ッド，（４）は基本セル列，（５）は信号配線領域，
（６）はクロック入出力パッド，（７）は１段目のクロ
ックドライバーとしてのクロック用入力バッファ，（1
1）はクロック用入力バッファ（７）を１段目としたと
き２段目となるクロックドライバー，（８）はクロック
信号をクロックドライバー（11）に与える信号ライン，
（９）は電源又は接地ピン領域（入出力バッファ領域
（２）のうち電源用パッド（ピン）近傍の領域である電
源ピン領域と接地用パッド（ピン）近傍の領域である接
地ピン領域とを合せて電源又は接地ピン領域とい
う。），（10）は電源又は接地用パッド，（10a）は電
源ピン，（10b）は接地ピン，（12）はフリップフロッ
プにクロックを供給するメインクロック信号ライン，
（13）はメインクロック信号ライン（12）から枝状に出
ているクロック信号ライン，（14）は出力バッファ用電
源配線ライン，（15）は出力バッファ用接地配線ライ
ン，（16）は入力バッファ，プリバッファ用電源電線ラ
イン，（17）は入力バッファ，プリバッファ用接地配線
ライン，（18）は出力バッファ用のpMOSトランジスタ，
（19）は出力バッファ用のnMOSトランジスタ，（20）は
入力バッファ，プリバッファ用のpMOSトランジスタ，
（21）は入力バッファ，プリバッファ用のnMOSトランジ
スタ，（22）はクロックドライバーのプリドライバー用
のpMOSトランジスタ，（23）はプリドライバー用のnMOS
トランジスタ，（24）はクロックドライバーのメインド
ライバー用のpMOSトランジスタ，（25）はメインドライ
バー用のnMOSトランジスタである。
次に動作について説明する。ゲートアレイチップ
（１）周辺に配置されてある入出力バッファ領域（２）
の一部のクロック用入力バッファ（７）からクロック信
号が入り、信号ライン（８）を通ってクロックドライバ
ー（11）に供給される。クロックドライバー（11）は電
源又は接地ピン領域（９）に置かれており、ゲートアレ
イチップ（１）内部へはメインクロック信号ライン（1
2）が走る。ゲートアレイチップ（１）内部の基本セル
列（４）上にレイアウトされている各フリップフロップ
にはメインクロック信号ライン（12）から枝状にのびて
いるクロック信号ライン（13）が接続され、クロック信
号が供給される。
（１）周辺に配置されてある入出力バッファ領域（２）
の一部のクロック用入力バッファ（７）からクロック信
号が入り、信号ライン（８）を通ってクロックドライバ
ー（11）に供給される。クロックドライバー（11）は電
源又は接地ピン領域（９）に置かれており、ゲートアレ
イチップ（１）内部へはメインクロック信号ライン（1
2）が走る。ゲートアレイチップ（１）内部の基本セル
列（４）上にレイアウトされている各フリップフロップ
にはメインクロック信号ライン（12）から枝状にのびて
いるクロック信号ライン（13）が接続され、クロック信
号が供給される。
電源又は接地ピン領域（９）（この実施例では特に電
源ピン領域）の出力バッファ用電源配線ライン（14）下
にはクロックドライバー用のpMOSトランジスタ（22），
（24）が出力バッファ用接地配線ライン（15）下にはク
ロックドライバー用のnMOSトランジスタ（22），（25）
が埋めこまれており第１層目の配線で結線されている。
クロック用入力バッファ（７）からの信号ライン（８）
と接続されてクロック信号を受け、ゲートアレイチップ
（１）内部のフリップフロップへの供給はメインクロッ
ク信号ライン（12）を通して行なう。この場合、クロッ
クドライバー用のPMOSトランジスタ（22），（24）,nMO
Sトランジスタ（23），（25）のサイズはゲートアレイ
チップ（１）内部のフリップフロップを一括して十分駆
動できるサイズである。
源ピン領域）の出力バッファ用電源配線ライン（14）下
にはクロックドライバー用のpMOSトランジスタ（22），
（24）が出力バッファ用接地配線ライン（15）下にはク
ロックドライバー用のnMOSトランジスタ（22），（25）
が埋めこまれており第１層目の配線で結線されている。
クロック用入力バッファ（７）からの信号ライン（８）
と接続されてクロック信号を受け、ゲートアレイチップ
（１）内部のフリップフロップへの供給はメインクロッ
ク信号ライン（12）を通して行なう。この場合、クロッ
クドライバー用のPMOSトランジスタ（22），（24）,nMO
Sトランジスタ（23），（25）のサイズはゲートアレイ
チップ（１）内部のフリップフロップを一括して十分駆
動できるサイズである。
第３図においてプリドライバー用のbMOSトランジスタ
（22）は入力バッファ，プリバッファ用電源配線（16）
下にプリドライバー用nMOSトランジスタ（23）は入力バ
ッファ，プリバッファ用接地配線（17）下に埋めこま
れ、メインドライバーであるpMOSトランジスタ（24）,n
MOSトランジスタ（25）を駆動する。第２図及び第３図
においてクロックドライバーを形成する配線層は、出力
バッファ用電源配線ライン（14），入力バッファ，プリ
バッファ用電源配線ライン（16），出力バッファ用接地
配線ライン（15），入力バッファ，プリバッファ用接地
配線ライン（17）よりも下層の配線層である。
（22）は入力バッファ，プリバッファ用電源配線（16）
下にプリドライバー用nMOSトランジスタ（23）は入力バ
ッファ，プリバッファ用接地配線（17）下に埋めこま
れ、メインドライバーであるpMOSトランジスタ（24）,n
MOSトランジスタ（25）を駆動する。第２図及び第３図
においてクロックドライバーを形成する配線層は、出力
バッファ用電源配線ライン（14），入力バッファ，プリ
バッファ用電源配線ライン（16），出力バッファ用接地
配線ライン（15），入力バッファ，プリバッファ用接地
配線ライン（17）よりも下層の配線層である。
なお、２段目以降のクロックドライバーを電源ピン領
域だけでなく接地ピン領域にも配置してもよい。
域だけでなく接地ピン領域にも配置してもよい。
以上のようにこの発明によれば、２段目以降のクロッ
クドライバーを電源ピンもしくは接地ピン領域の電源接
地配線ライン下に配置したので、I/Oピン数を減らすこ
となく、ノイズに強いクロックスキューの小さいゲート
アレイを実現することができる効果がある。
クドライバーを電源ピンもしくは接地ピン領域の電源接
地配線ライン下に配置したので、I/Oピン数を減らすこ
となく、ノイズに強いクロックスキューの小さいゲート
アレイを実現することができる効果がある。
第１図はこの発明の一実施例によるゲートアレイのチッ
プの平面図，第２図は第１図に示す電源ピンを含む入出
力バッファ領域の一部を示す拡大平面図、第３図は第２
図においてクロックドライバーのプリドライバー用トラ
ンジスタを入出力バッファ，プリバッファ用電源接地配
線下に埋め込んだ場合を示す拡大平面図、第４図は従来
の半導体集積回路のチップを示す平面図、第５図は第４
図のチップにおける入出力バッファ領域の一部分を示す
拡大平面図、第６図は従来の半導体集積回路の他のチッ
プを示す平面図である。図において、（１）はゲートア
レイチップ，（２）は入出力バッファ領域，（３）はボ
ンディングパッド，（４）は基本セル列，（５）は信号
配線領域，（６）はクロック入力用パッド，（７）はク
ロック入力用バッファ，（８）は信号ライン，（９）は
電源又は接地ピン領域，（10）は電源又は接地用パッ
ド，（10a）は電源ピン，（10b）は接地ピン，（11）は
クロックドライバー，（12）はメインクロック信号ライ
ン，（13）はクロック信号ライン，（14）は出力バッフ
ァ用電源配線ライン，（15）は出力バッファ用接地配線
ライン，（16）は入力バッファ，プリバッファ用電源配
線ライン，（17）は入力バッファ，プリバッファ用接地
配線ライン，（18），（20），（22），（24）はpMOSト
ランジスタ，（19），（21），（23），（25）はnMOSト
ランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
プの平面図，第２図は第１図に示す電源ピンを含む入出
力バッファ領域の一部を示す拡大平面図、第３図は第２
図においてクロックドライバーのプリドライバー用トラ
ンジスタを入出力バッファ，プリバッファ用電源接地配
線下に埋め込んだ場合を示す拡大平面図、第４図は従来
の半導体集積回路のチップを示す平面図、第５図は第４
図のチップにおける入出力バッファ領域の一部分を示す
拡大平面図、第６図は従来の半導体集積回路の他のチッ
プを示す平面図である。図において、（１）はゲートア
レイチップ，（２）は入出力バッファ領域，（３）はボ
ンディングパッド，（４）は基本セル列，（５）は信号
配線領域，（６）はクロック入力用パッド，（７）はク
ロック入力用バッファ，（８）は信号ライン，（９）は
電源又は接地ピン領域，（10）は電源又は接地用パッ
ド，（10a）は電源ピン，（10b）は接地ピン，（11）は
クロックドライバー，（12）はメインクロック信号ライ
ン，（13）はクロック信号ライン，（14）は出力バッフ
ァ用電源配線ライン，（15）は出力バッファ用接地配線
ライン，（16）は入力バッファ，プリバッファ用電源配
線ライン，（17）は入力バッファ，プリバッファ用接地
配線ライン，（18），（20），（22），（24）はpMOSト
ランジスタ，（19），（21），（23），（25）はnMOSト
ランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- 【請求項１】少なくとも１個もしくは複数個の第１導電
型トランジスタと少なくとも１個もしくは複数個の第２
導電型トランジスタからなる基本セルをチップ内部に複
数個規則正しく配列し、該基本セル領域周辺にLSI外部
とインターフェースをとる入出力バッファ領域を備え、
該入出力バッファに対してそれぞれパッドを備えたゲー
トアレイにおいて、該チップに電源を供給するために設
けられたパッドも含む電源又は接地ピン領域下に、２段
目以降のクロックドライバー用のトランジスタを予め埋
めこんだことを特徴とするゲートアレイ。 - 【請求項２】前記電源又は接地ピン領域下に埋めこまれ
た２段目以降のクロックドライバーのプリドライバー用
トランジスタを入力バッファもしくはプリバッファ用電
源／接地配線領域下に予め埋めこんだことを特徴とする
請求項１項記載のゲートアレイ。 - 【請求項３】複数の配線層の内、最下層の配線を使っ
て、前記電源又は接地ピン領域下に埋めこまれた２段目
以降のクロックドライバーを構成することを特徴とする
請求項第１項記載のゲートアレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029125A JP2545626B2 (ja) | 1990-02-07 | 1990-02-07 | ゲートアレイ |
| DE19914103570 DE4103570A1 (de) | 1990-02-07 | 1991-02-06 | Integrierte halbleiterschaltungseinrichtung mit einem gatterfeld |
| US07/879,103 US5291043A (en) | 1990-02-07 | 1992-05-04 | Semiconductor integrated circuit device having gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029125A JP2545626B2 (ja) | 1990-02-07 | 1990-02-07 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232273A JPH03232273A (ja) | 1991-10-16 |
| JP2545626B2 true JP2545626B2 (ja) | 1996-10-23 |
Family
ID=12267582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029125A Expired - Lifetime JP2545626B2 (ja) | 1990-02-07 | 1990-02-07 | ゲートアレイ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2545626B2 (ja) |
| DE (1) | DE4103570A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5158620B2 (ja) | 2007-02-20 | 2013-03-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0828421B2 (ja) * | 1987-08-27 | 1996-03-21 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
-
1990
- 1990-02-07 JP JP2029125A patent/JP2545626B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-06 DE DE19914103570 patent/DE4103570A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE4103570A1 (de) | 1991-08-08 |
| JPH03232273A (ja) | 1991-10-16 |
| DE4103570C2 (ja) | 1993-07-22 |
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