JPS63152163A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、その電源
配線に適用して有効な技術に関するものである。

〔従来の技術〕

近年、ゲートアレイの高性能化及び高集積化が一層進展
している（例えば、日経エレクトロニクス、　１９８５
年６月３日号、ｐ、１５１〜ｐ−１７７）。本発明者は
、このゲートアレイにおける電源配線の補強用電源配線
の配線方法について検討した。以下は、公知とされた技
術ではないが、本発明者によって検討された技術であり
、その概要は次のとおりである。

例えばＣＭＯＳゲートアレイにおいては、半導体チップ
に、直線状に配置された多数の基本セルから成る多数の
基本セル列が互いに平行に設けられている。これらの基
本セル列の周囲には、一対の幹線電源配線が設けられ、
その一方は電源電位ＶＣＣを基本セル及び後述の人出カ
バッファセルに対して供給するための配線を構成し、他
方は接地電位Ｖｓｓを基本セル及び入出カバソファセル
に供給するための配線を構成する。さらに、このＣＭＯ
Ｓゲートアレイにおいては、半導体チップの中央部の基
本セルと電源配線との間の距離を短くして電源インピー
ダンスの低減を図るため及び配線の電流密度の低減を図
るために、前記幹線電源配線の互いに対向する一対の辺
に垂直に補強用電源配線が複数対設けられている。

この補強用電源配線は、その形成位置が予め決められた
固定配線であり、等間隔に配置されている。そして、所
望の集積度や論理機能を有する回路を実現するためのＣ
Ａ　Ｄ　（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇ
ｎ　）による自動設計の際には、こ九を前提として設計
が行われている。

〔発明が解決しようとする問題点〕

しかしながら、ゲートアレイにおいては、実際に使用す
るゲートはチップの中央部に集中することが多く、特に
クロックゲートやパワーゲート等の駆動能力の大きなゲ
ートがチップ中央部に局部的に集中する傾向がある。と
ころが、上述のように補強用電源配線の位置が予め固定
され、しかも等間隔に配置されているので、ゲートが集
中するチップ中央部に対する電源供給能力は、電源配線
の電流密度が高くなることによるエレクトロマイグレー
ションの問題や電源インピーダンスの増大防止の観点か
ら制限される。このため、使用するゲートの配置に制約
が生じ、性能向上に支障を生じていた。

本発明の目的は、使用するゲートの配置の自由度の向上
を図ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。。

〔問題点を解決するための手段〕

水頭において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、使用するゲートの密度に応じて補強用電源配
線を配置している。

〔作　用〕

上記した手段によれば、使用するゲートの密度に応じて
補強用電源配線の本数１位置等を選択することにより、
ゲート群に対して十分にインピーダンスの低い電源供給
を行うことが可能となると共に、電流密度を低減するこ
とが可能となるので。

使用するゲートの配置の自由度の向上を図ることが可能
となる。

〔実施例〕

以下、本発明の構成について、一実施例とともに図面を
参照しながら説明する。

第１図に示すように１本実施例によるＣＭＯＳゲートア
レイにおいては、例えばＳｉ　（シリコン）のような半
導体チップ１の中央部に、そのそれぞれが多数の基本セ
ル２から成る多数の基本セル列３が互いに平行に設けら
九ている。こ九らの基本セル列３の間の領域は配線チャ
ネルとされる。基本セル２は、例えば２人力のＮＡＮＤ
ゲート回路を構成し得るように、２個ずつのｐチャネル
ＭＯ３ＦＥＴ及びｎチャネルＭＯ５ＦＥＴを備えている
。第１図においては、これらの基本セル２のうち、所望
の論理機能を有する回路を実現するためのゲートとして
使用されたものに斜線を施す。第１図に示すように、こ
れらの使用されたゲートは半導体チップ１の中央部に集
中しており、特にこの中央部にはクロックゲートやパワ
ーゲートのような駆動能力の高いゲートが集中している
。

これらの基本セル列３の周囲には、幅の大きい幹ａ電源
配ａ４ａ、４　ｂ、　（例えば、二層目のアルミニウム
配、Ｉｉ）が設けられている。このうち幹線電源配線４
ａは、電源電位■。。を基本セル２及び後述の人出力バ
ッファセルフに対して供給するための配線を構成し、幹
線電源配線４ｂは、接地電位Ｖｓｓを基本セル２及び入
出カバソファセルフに供給するための配線を構成する。

さらに、この幹線電源配線４ａ、４ｂの互いに平行な一
対の辺の間に、基本セル列３と垂直に交差するように例
えば信号配線（図示せず）と同一の幅を有する補強用電
源配線５ａ−５ｂ　（例えば、二層目のアルミニウム配
線）が設けられている。なお、二九らの補強用電源配ｆ
ｉ５　ａ　、　’５　ｂの幅は必要に応じて適宜選択す
ることが可能である。符号６ａ、６ｂは、各基本セル２
に電源を供給するための電源配ｌｓ！（例えば、一層目
のアルミニウム配ＩＩＡ）であり、前記補強用電源配線
５ａ、５ｂと垂直に、かつ等間隔に設けられている。ま
た、符号７は、人出力バッファセルである。

前記補強用電源配線５ａ、５ｂは複数対設けられ、ＣＡ
Ｄによる自動設計の際に、使用されたゲートの密度に応
じて配線密度が変化されている。

すなわち、使用したゲートの密度の高い半導体チップ１
の中央部ではその本数が多く、また、ゲートの密度の低
い周辺部ではその本数が少なくなっている。このように
、使用したゲートの密度が高く、電源供給能力を高くす
る必要のある半導体チップ１の中央部の補強用電源配線
５ａ、５ｂの本数を多くしているので、この部分のゲー
ト群に対し十分に低いインピーダンスの電源供給を行う
ことができると共に、電流密度の低減を図ることができ
る。従って、電源インピーダンスやエレクトロマイグレ
ーションによる制約が少なくなるので、使用するゲート
の配置の自由度を高くすることができ、このためゲート
配置の最適化を図ることができる。従って、多数のゲー
トへのクロックパルスの供給のタイミングのずれによる
いわゆるクロックスキューを減少することができる。ま
た、ＬＳＩの動作速度を決めるデータ系の論理パスを短
くすることができるので、信号の遅延時間の短縮を図る
ことができる。従って、ＬＳＩの高速動作化等の性能向
上を図ることができる。さらに、電流密度の減少により
補強用電源配線５ａ、５ｂの耐エレクトロマイグレー°
ジョン性が向上するので。

配線寿命が長くなり、このためＬＳＩの信頼性の向上を
図ることができる。

本実施例によるゲートアレイにおいては、所望の論理機
能の実現のために、信号配線をＣＡＤにより自動設計す
る際には、補強用電源配線５ａ。

５ｂが設けられた領域を禁止領域として設計を行う。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

例えば、上述の実施例においては、配線チャネルを有す
るゲートアレイについて説明したが１本発明は、例えば
半導体チップ１の全面にトランジスタを埋め込んだゲー
トアレイに適用することもできる。この場合には、配線
チャネルを自由に設けることができる。また、本発明は
、基本セルを用いないで論理を実現するゲートアレイ以
外の各種半導体集積回路装置にも適用することが可能で
ある。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、使用するゲートの配置の自由度の向上を図る
ことが可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＣＭＯＳゲートアレ
イの平面図である。 図中、１・・・半導体チップ、２・・・基本セル、３・
・・基本セル列、４ａ、４ｂ・・・幹線電源配線、５ａ
。 ５ｂ・・・補強用電源配線、７・・・人出カバッファセ
ルである。

Claims (1)

1. 【特許請求の範囲】 １、幹線電源配線の補強用電源配線を具備する半導体集
   積回路装置であって、使用するゲートの密度に応じて前
   記補強用電源配線を配置したことを特徴とする半導体集
   積回路装置。 ２、前記使用するゲートが集中する部分に前記補強用電
   源配線を高密度に配置したことを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、前記補強用電源配線が信号配線とほぼ同一の幅を有
   することを特徴とする特許請求の範囲第１項又は第２項
   記載の半導体集積回路装置。 ４、前記半導体集積回路装置がＣＭＯＳゲートアレイで
   あることを特徴とする特許請求の範囲第１項〜第３項の
   いずれか一項記載の半導体集積回路装置。