JPS6313517A - ゲ−トアレ−回路 - Google Patents
ゲ−トアレ−回路Info
- Publication number
- JPS6313517A JPS6313517A JP61157366A JP15736686A JPS6313517A JP S6313517 A JPS6313517 A JP S6313517A JP 61157366 A JP61157366 A JP 61157366A JP 15736686 A JP15736686 A JP 15736686A JP S6313517 A JPS6313517 A JP S6313517A
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- JP
- Japan
- Prior art keywords
- gate
- clock
- circuit
- driver
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 4
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
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- 101100045694 Caenorhabditis elegans art-1 gene Proteins 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明（まゲートアレーと呼ばれるトランジスタ拡散層
を共通バタンとしその上の配線パタンで種々の論理を実
現する論理集積回路、特に多数の同１！Ｊ１回路より構
成されるゲートアレーに関する。
を共通バタンとしその上の配線パタンで種々の論理を実
現する論理集積回路、特に多数の同１！Ｊ１回路より構
成されるゲートアレーに関する。
［従来の技術−１
従来、グー＋ヘアレー回路において、同期回路を駆動り
るためのり日ツク信号ｔま通常の内部ゲートを用いて供
給１分配されていた。
るためのり日ツク信号ｔま通常の内部ゲートを用いて供
給１分配されていた。
［梵明か解決しようとする問題点］
通常の内部グー１−を用いてクロック信号を分配する際
にゲートのフ７ンアウ］・数の制限のため、１つのドラ
イバからはあまり多くの回路に信号を供給できない。こ
のため、一つのクロック信号に同期して動作する回路が
多数ある場合にはクロックを供給する回路を縦列に多段
に接続した構成にしなければならない。こうした構成で
はドライバゲートの特性のばらつき、各々のドライバに
接続される負荷及びその負荷に芋る配線長に依存して、
各ゲートを伝搬する時の信号遅延時間に差を生じ易いた
め、各回路（Ｊ供給されるり１」ツタ言い換えれば同期
信号が場所にＪ：ってタイミング的に異なる、即ちクロ
ックスキューという問題点がある。
にゲートのフ７ンアウ］・数の制限のため、１つのドラ
イバからはあまり多くの回路に信号を供給できない。こ
のため、一つのクロック信号に同期して動作する回路が
多数ある場合にはクロックを供給する回路を縦列に多段
に接続した構成にしなければならない。こうした構成で
はドライバゲートの特性のばらつき、各々のドライバに
接続される負荷及びその負荷に芋る配線長に依存して、
各ゲートを伝搬する時の信号遅延時間に差を生じ易いた
め、各回路（Ｊ供給されるり１」ツタ言い換えれば同期
信号が場所にＪ：ってタイミング的に異なる、即ちクロ
ックスキューという問題点がある。
また、０Ｍ０８回路においてはクロック信号のように多
数の回路を高い周波数で駆動する場合、その信号の供給
線の配線金属の物理的劣化を牛するという問題点がある
。
数の回路を高い周波数で駆動する場合、その信号の供給
線の配線金属の物理的劣化を牛するという問題点がある
。
本発明の目的は前記問題点を解消したゲートアレー回路
を提、供１Ｊることにある１゜［問題点を解決１１ろた
めのｆ段１ 本発明はクロック信号を供給する手段と、この信号を緩
衝するための専用のゲート手段とを備え、ゲートアレー
内の多数の同期回路へ供給されるクロック信号の配分を
行なうようにしたことを特徴とするゲートアレー回路で
ある。
を提、供１Ｊることにある１゜［問題点を解決１１ろた
めのｆ段１ 本発明はクロック信号を供給する手段と、この信号を緩
衝するための専用のゲート手段とを備え、ゲートアレー
内の多数の同期回路へ供給されるクロック信号の配分を
行なうようにしたことを特徴とするゲートアレー回路で
ある。
［実施例］
以下、本発明の一実施例を図により説明する。
本回路についてＣＭＯＳゲートアレーでの実施例につい
て説明する。第１図において、１はトランジスタ拡散層
に埋めこまれたクロック専用のドライバゲートで、ゲー
トアレーの内部回路に位置するものである。２は集積回
路の外部よりピンを通じて供給されるクロック信号の専
用人力バッフ７．３はバッファ２よりドライバゲート１
へ至るクロックの供給配線、４はドライバゲート１より
各同期回路へ至るクロック配線の引き出し線である。ま
た５は通常の内部ゲート、６は入出力バッファである。
て説明する。第１図において、１はトランジスタ拡散層
に埋めこまれたクロック専用のドライバゲートで、ゲー
トアレーの内部回路に位置するものである。２は集積回
路の外部よりピンを通じて供給されるクロック信号の専
用人力バッフ７．３はバッファ２よりドライバゲート１
へ至るクロックの供給配線、４はドライバゲート１より
各同期回路へ至るクロック配線の引き出し線である。ま
た５は通常の内部ゲート、６は入出力バッファである。
第２図は第１図のクロック専用のドライバグーＩ〜１
の回路を示している。出力段のドライバゲート１の回路
１は通常の内部ゲート５に比して措）＾を太さ・くし、
ｆ″ｒ イ１：ｊのドライブ能力（以下ファンアウトど
呼ぶ）を高めるとともに、遅延の負荷依存↑（１を小さ
く１６ように設計される。
の回路を示している。出力段のドライバゲート１の回路
１は通常の内部ゲート５に比して措）＾を太さ・くし、
ｆ″ｒ イ１：ｊのドライブ能力（以下ファンアウトど
呼ぶ）を高めるとともに、遅延の負荷依存↑（１を小さ
く１６ように設計される。
またバッファ２（１−・般の人出力バッフ１と異なり入
力専用とし、ファンアラＩ−を大きくとる。クロック供
給配線３は電源線接地線の様にあらかじめ固定しておぎ
、さらに一般の配線に比して太くしておき劣化に対りる
耐久ｆ＋をトげる。引き出し線４はドライバゲート１よ
り被駆動回路へのクロックの供給線配線が細い部分に集
中するのを防ぐために設けられているしのである。
力専用とし、ファンアラＩ−を大きくとる。クロック供
給配線３は電源線接地線の様にあらかじめ固定しておぎ
、さらに一般の配線に比して太くしておき劣化に対りる
耐久ｆ＋をトげる。引き出し線４はドライバゲート１よ
り被駆動回路へのクロックの供給線配線が細い部分に集
中するのを防ぐために設けられているしのである。
以上説明したように本回路ではファンアウトの大きなゲ
ートをりＤツク１ｚライバ専用としてあらかじめトラン
ジスタ拡散層に埋め込みクロック配線を固定しておくこ
とにより、り［−１ツタスキユーを低減でき、またりＤ
ツク配線を太くしておくことにより劣化に対する耐久↑
１を（ｉｌｌ’保できる。
ートをりＤツク１ｚライバ専用としてあらかじめトラン
ジスタ拡散層に埋め込みクロック配線を固定しておくこ
とにより、り［−１ツタスキユーを低減でき、またりＤ
ツク配線を太くしておくことにより劣化に対する耐久↑
１を（ｉｌｌ’保できる。
［発明の効果］
以上説明し１こように本発明にＪ、れば、クロック信号
はクロック前月１１−；ライバグ−１〜１を有しないゲ
ートアレー回路に比してより少ない段数で、被駆動回路
に供給することが可能になり、またドライバゲートの回
路の伝搬遅延の負荷依存性が低いのと相まってクロック
スキ］−を減少できる効果を有するものである。
はクロック前月１１−；ライバグ−１〜１を有しないゲ
ートアレー回路に比してより少ない段数で、被駆動回路
に供給することが可能になり、またドライバゲートの回
路の伝搬遅延の負荷依存性が低いのと相まってクロック
スキ］−を減少できる効果を有するものである。
第１図は本発明に係るゲートアレー回路を０ＭＯ８で構
成した例を示す図、第２図は第１図のドライバゲートの
回路構成を示す図である。 １・・・クロック専用ドライバゲート ２・・・クロック専用人力バッファ ３・・・クロック専用の供給配線 ４・・・ドライバゲートよりのクロック信号の引き出し
線
成した例を示す図、第２図は第１図のドライバゲートの
回路構成を示す図である。 １・・・クロック専用ドライバゲート ２・・・クロック専用人力バッファ ３・・・クロック専用の供給配線 ４・・・ドライバゲートよりのクロック信号の引き出し
線
Claims (1)
- （１）クロック信号を供給する手段と、この信号を緩衝
するための専用のゲート手段とを備え、ゲートアレー内
の多数の同期回路へ供給されるクロツク信号の配分を行
なうようにしたことを特徴とするゲートアレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157366A JPS6313517A (ja) | 1986-07-04 | 1986-07-04 | ゲ−トアレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157366A JPS6313517A (ja) | 1986-07-04 | 1986-07-04 | ゲ−トアレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313517A true JPS6313517A (ja) | 1988-01-20 |
Family
ID=15648083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157366A Pending JPS6313517A (ja) | 1986-07-04 | 1986-07-04 | ゲ−トアレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668484A (en) * | 1993-09-24 | 1997-09-16 | Nec Corporation | High frequency clock signal distribution circuit with reduced clock skew |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157149A (ja) * | 1982-03-15 | 1983-09-19 | Ricoh Co Ltd | 半導体集積回路の製造方法及びマスタスライスチツプ |
| JPS613430A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | 半導体装置 |
| JPS6182455A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路装置 |
-
1986
- 1986-07-04 JP JP61157366A patent/JPS6313517A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157149A (ja) * | 1982-03-15 | 1983-09-19 | Ricoh Co Ltd | 半導体集積回路の製造方法及びマスタスライスチツプ |
| JPS613430A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | 半導体装置 |
| JPS6182455A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668484A (en) * | 1993-09-24 | 1997-09-16 | Nec Corporation | High frequency clock signal distribution circuit with reduced clock skew |
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