JP3851810B2 - プログラマブル論理回路およびそのクロック制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばFPGA(Field Programmable Gate Array) やCPLD(Complex Programmable Logic Device)等の、プログラムにより機能を変更可能な論理回路にて用いて好適の、プログラマブル論理回路およびそのクロック制御方法に関する。
【0002】
【従来の技術】
FPGAやCPLD等に代表されるプログラマブル論理回路はプログラムにより論理回路の動作が変更可能なデバイスであり、このプログラマブル論理回路は、製品の早期開発や仕様変更への柔軟な対応などに有利な性質を有しているため、近年において急速に技術開発が進展している。
【0003】
すなわち、これまでは、実現できる回路規模や動作速度等が実用化の際の課題となって、実験開発段階の試作LSI(Large Scale Integration)としての位置付けでの使用が主であったが、近年のデバイス技術の発達により、回路規模が増大し、動作速度が上昇したため実用化が促進され、特にプロセッサ(MPU;Microprocessor Unit)や信号処理プロセッサ(DSP;Digital Signal Processor)では実現が難しいシステム外部とのインターフェイス部分の開発に多く適用されつつある。
【0004】
しかしながら、携帯端末のようなシステムにおいては、動作速度、回路規模に加え、消費電力がデバイス選定の重要なファクタとなる。従来のプログラマブル論理回路では、回路規模や動作速度を優先するため、消費電力という点では専用LSIと比較して満足のいくレベルには到達していない。
一般的に消費電力が大きい場合は発熱量も大きくなるが、この発熱量は回路動作に影響を与えるものである。例えば、電源から常時電気の供給を受けられるような定置された屋外の組み込みシステム等の場合には、上述した携帯端末等のシステムほど消費電力の低減は重要な課題ではないが、電力消費による発熱量の上昇を抑えることが、より重要な課題となってくる。
【0005】
即ち、発熱量が高い回路デバイスを用いると、回路動作を保障するうえでは冷却装置が必要となり、システムコストを上昇させることになる。即ち、上述のごときシステムにプログラマブル論理回路を適用する場合には、適正な回路動作を保障するために発熱量を抑制した回路デバイスを用いたシステム設計を行なう必要がある。
【0006】
図8は従来のプログラマブル論理回路の一例としてのFPGAの一部を示す回路図であるが、この図8に示すFPGA100は、複数個(図8中においては16個)配列された論理ブロック101と、格子状に張られた配線102と、格子状に張られた配線102が交差する配線変更スイッチ103と、クロック信号を論理ブロック101に供給するクロックネット104とをそなえて構成されている。
【0007】
ここで、配線102は各論理ブロック101に接続され、配線変更スイッチ103はプログラムにより配線102の結線関係を切り替えるものであり、この配線変更スイッチ103による結線によって、論理ブロック101間の接続を変更して、プログラムにより回路として得られる機能を変更可能とすることができるようになっている。また、クロックネット104は、上述の論理ブロック101間を接続する通常の配線102とは接続しないで独立して張られたものである。
【0008】
ところで、論理ブロック101としては、順序回路を構成するためのフリップフロップと論理を実現するためのAND,ORゲート等の機能が集積されて構成さえているが、特にCMOS(Complementary Metal Oxide Semiconductor)プロセスにより論理ブロック101内のフリップフロップ機能を構成する場合には、当該フリップフロップの回路部分において消費される電力が大きいことが知られている。従って、このフリップフロップにおける電力消費を低減することが、FPGA全体の省電力に寄与することが大きいといえる。
【0009】
この点、上述の論理ブロック101内におけるフリップフロップの回路部分においてイネーブル端子をそなえている場合には、このイネーブル端子に入力される信号によって、クロック信号に同期したフリップフロップ動作のイネーブル/ディセーブルを制御することができるが、クロック信号の供給そのものを停止させることはできない。従って、フリップフロップで消費される電力はクロック信号をディセーブルしたとしても低減することはできない。
【0010】
そこで、上述の図8に示すFPGAのごときプログラマブル論理回路においては、電力消費を低減させるために、論理ブロック101内のディセーブル状態のフリップクロップに対してクロック供給を行なわないようにすることが望ましい。また、上述のごときディセーブル状態のフリップフロップに対してクロック供給を行なわないようにするためには、以下の2つの手法が考えられる。
【0011】
▲1▼第1の手法として、図8に示す論理ブロック101内のフリップフロップ対応部分に、イネーブル端子のないフリップフロップと当該フリップフロップへのクロック入力をイネーブル信号により制御するゲートとを配置して論理ブロックを構成する手法。
▲2▼第2の手法として、クロックネット104としての機能そのものも配線102に組み入れて、クロックネットとしての配線を品種に応じて変更して、クロック信号の供給停止を他の論理回路と同様に制御する手法。具体的には、配線102を通じたクロック信号供給そのものを通常の論理ブロック101を用いて停止可能にする。
【0012】
【発明が解決しようとする課題】
しかしながら、上述のごときディセーブル状態のフリップフロップに対してクロック供給を行なわないようにするための2種類の手法においては、以下のような課題がある。
まず、▲1▼の第1の手法においては、フリップフロップ自身の消費電力は低減できるものの、各論理ブロックに供給するクロック信号のための配線長の調整が困難となり、クロックスキューが生じる場合がある。このクロックスキューを調整するために別途バッファをクロックネットに挿入する必要があるが、このバッファの電力についてまでは低減させることはできず、回路全体としての十分な省電力化ないし発熱量の低減を図ることができないという課題がある。
【0013】
さらに、▲2▼の第2の手法においては、論理ブロック内のフリップフロップの消費電力は低減させることは可能であるが、クロックネットに変更可能な配線を用いているので、上述の場合と同様、クロックスキューを調整するために別途バッファを挿入する必要があり、この場合使用可能な論理回路や配線を低減させてしまうとともに、回路全体の処理速度を高速に保つことが困難となる。
【0014】
本発明は、このような課題に鑑み創案されたもので、クロックスキューを発生させることなく回路の処理速度を保ちつつ、回路全体としての十分な省電力化ないし発熱量の低減を図ることができるようにした、プログラマブル論理回路およびその制御方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
このため、本発明のプログラマブル論理回路は、論理演算処理を行なう複数の論理ブロックと、各論理ブロック間を接続するための配線と、該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、各論理ブロックに対して動作タイミングを与えるためのクロック信号を供給するための、該配線から独立したクロックネットと、該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえ、前記クロックネットは、1本のクロック供給ラインが複数段に2分岐されて構成され、該クロック制御手段が、該クロックネット上に設けられ、それぞれ、上記クロック信号の供給/停止の切換を行なう複数の切替部から構成され、かつ、該切替部が、前記クロック供給ラインにおける各分岐段の直後に介設されていることを特徴としている。
【0017】
さらに、本発明のプログラマブル論理回路は、論理演算処理を行なう複数の論理ブロックと、各論理ブロック間を接続するための配線と、該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、各論理ブロックに対して動作タイミングを与えるクロック信号を供給するための、該配線から独立したクロックネットと、該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえ、該クロック制御手段が、該クロックネット上に設けられ、それぞれ、上記クロック信号の供給/停止の切換を行なう複数の切替部から構成され、かつ、上記クロック信号の供給を停止した切替部よりも下流側に切替部が存在する場合、該下流側の切替部が、上記クロック信号を供給する状態に設定されることを特徴としている。
この場合においては、好ましくは、各切替部を、該クロックネットを成すクロック供給ライン上において、該クロック供給ラインの分岐点直後に介設することができる。
また、本発明のプログラマブル論理回路のクロック制御方法は、上述の場合と同様の論理ブロックと、配線と、配線変更手段とともに、各論理ブロックに対して動作タイミングを与えるためのクロック信号を供給するための、該配線から独立したクロックネットであって、1本の前記クロック供給ラインが複数段に2分岐されて構成されたクロックネットを有してなるプログラマブル論理回路のクロック制御方法であって、該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるための制御信号を出力する制御信号出力ステップと、該制御信号出力ステップにて出力された制御信号に応じて、該クロックネットを成すクロック供給ラインにおける各分岐段の直後において、該非動作論理ブロックへの上記クロック信号の供給を停止させる停止ステップとをそなえて構成されたことを特徴としている。
【0018】
【発明の実施の形態】
〔1〕本発明の一実施形態の説明
以下、図面を参照することにより、本発明の実施の形態を説明する。
図1は本発明の一実施形態にかかるプログラマブル論理回路としてのFPGAの一部を示す回路図であり、この図1に示すFPGA10は、前述の図8に示すものと同様、論理演算処理を行なう複数(図1中においては16個)の論理ブロック1と、各論理ブロック1間を接続するための配線2と、配線2による各論理ブロック1間の配線状態(結線状態)をプログラムにより設定変更しうる配線変更手段としての配線変更スイッチ3とをそなえている。
【0019】
また、各論理ブロック1はフリップフロップ等のごときクロック信号に同期して動作する素子を含んで構成されたものである。なお、論理ブロック1そのものの動作についても、プログラムにより設定変更できるようになっている。配線2は縦横に整列配置された論理ブロック間を格子状に複数本ずつ張られたものであって外部の電気配線と結線接続するための入出力端子としての図示しないプログラマブルな論理回路に接続される。さらに、4は配線2から固定的に独立して設けられたクロックネットであって、このクロックネット4は、各論理ブロック1に対して動作タイミングを与えるためのクロック信号を供給するためのものである。
【0020】
具体的には、クロックネット4は、一本のクロックラインについて論理ブロック1の数に応じて分岐した構成を有するもので、外部に設けられた図示しない単一のクロック供給源からのクロック信号を分岐されたクロックラインにより分岐して、各論理ブロック1に対して同位相で供給するようになっている。換言すれば、図示しないクロック供給源から各論理ブロック1に対して供給されるクロック信号のルートはクロックネット4により一意に決定され、かつ、各論理ブロック1に到るクロックネット4を成すクロック供給ラインの長さを、それぞれほぼ均一とすることにより、クロックスキューを発生させないようにしている。
【0021】
また、このクロックネット4上には、以下に詳述する複数の切替部としての切替回路5,5−1〜5−4が設けられている。即ち、クロックネット4は、クロック供給源に接続される一本のクロック供給ラインについて多段(図1の場合には4段)に分岐されているが、このクロック供給ライン上において、各分岐段における分岐直後(上述のクロック供給ラインの分岐点直後)に上述の切替回路5−1〜5−4が介設されている。
【0022】
複数の(図1中においては31個の)切替回路5,5−1〜5−4はそれぞれ、上述のクロック供給源からのクロック信号の供給/停止の切替を行なうものであって、これらの切替回路5,5−1〜5−4により、16個の論理ブロック1のうちの非動作(ディセーブル状態)の論理ブロック1へのクロック信号の供給を停止させるように、各論理ブロック1への上記クロック信号の供給/停止を動的に切替制御するクロック制御手段として機能する。
【0023】
例えば、図1中の中央左の切替回路5は、クロックネット4を成すクロック供給ラインの根元(クロック供給源側)に設けられたもので、FPGA1を構成する全ての論理ブロック1に対するクロック信号の供給/停止を動的に切替制御するものである。
また、図中の中央における上下2つの切替回路5−1は、クロックネット4を成すクロック供給ラインにおける第1段目の分岐点直後に介設されたもので、これら2つの切替回路5−1のうち、上側の切替回路5−1は、図中の上側に配置された8個の論理ブロック1に対するクロック信号について切替制御するもので、下側の切替回路5−1は、図中の下側に配置された8個の論理ブロック1のクロック信号についてまとめて一括に切替制御するものである。
【0024】
同様に、クロック供給ラインにおける第2段目の各分岐点直後には、2つの切替回路5−2が介設されている。例えば、図中の中央下における左右2つの切替回路5−2は、クロックネット4を成すクロック供給ラインにおける第2段目の分岐点直後に介設されたもので、これら2つの切替回路5−2のうち、左側の切替回路5−2は、図中の左下側に配置された4個の論理ブロック1のクロック信号についてまとめて切替制御するもので、右側の切替回路5−1は、図中の右下側に配置された4個の論理ブロック1に対するクロック信号についてまとめて切替制御するものである。
【0025】
さらに、クロック供給ラインにおける第3段目の各分岐点直後にも、2つの切替回路5−3が介設されている。例えば図中の右下における上下2つの切替回路5−3は、クロックネット4を成すクロック供給ラインにおける第3段目の分岐点直後に介設されたもので、これら2つの切替回路5−3のうち、上側の切替回路5−3は、図中の上から3行目の右側2個の論理ブロック1に対するクロック信号についてまとめて切替制御するもので、下側の切替回路5−3は、図中の上から4行目の右側2個の論理ブロック1に対するクロック信号についてまとめて切替制御するものである。
【0026】
また、クロック供給ラインにおける末端部分、即ち第4段目の各分岐点直後にも、2つの切替回路5−4が介設されている。例えば図中の右下における左右2つの切替回路5−4は、クロックネット4を成すクロック供給ラインにおける第4段目の分岐点直後に介設されたもので、これら2つの切替回路5−4のうち、左側の切替回路5−4は、図中の上から4行目の右から2つめの論理ブロック1に対するクロック信号について切替制御するもので、右側の切替回路5−4は、図中の上から4行目の右端の論理ブロック1に対するクロック信号について切替制御するものである。
【0027】
ところで、上述の各切替回路5,5−1〜5−4は、16個の論理ブロックのうちの所定の論理ブロック1からの制御信号を、配線2および配線変更スイッチ3を介することにより受けて、論理ブロック1へのクロック信号の供給/停止の切替を行なうように構成されている。例えば、図2に示すように、切替回路5−3,5−4は、配線変更スイッチ3における切替設定により上述の図1に示す16個の論理ブロック1のうちの所定の論理ブロック1からの制御信号を受けて、上述の切替を行なうものである。
【0028】
さらに、上述の論理ブロック1からの制御信号により、クロック信号の供給を停止した切替回路よりも下流側に切替回路が存在する場合、該下流側の切替回路が、クロック信号を供給する状態に設定できるようになっている。
なお、FPGA10を構成する論理ブロック1は、クロックネットとは別にFPGA10内に張られた電源ラインGND〔アクティブロー制御の場合,アクティブハイ制御の場合はVcc(例えばVcc>0ボルト)〕に接続されているが、上述の下流側の切替回路における制御信号としては、この電源ラインから常時アクティブ状態の信号を用いるように構成することもできる。即ち、当該切替回路近傍の電源ラインから制御信号の供給を受けることで配線リソースの効率化を図っている。
【0029】
具体的には、図2における2つの切替回路5−3において、図中右側の切替回路5−3における切替制御によって、クロック信号の供給を停止した場合には、当該切替回路5−3よりも下流側の2つ(図中、4つの切替回路5−4のうちの右側2つ)の切替回路5−4では、クロック信号を供給状態に設定することができるのである。他の切替回路5,5−1〜5−4相互の関係においても同様である。
【0030】
なお、各切替回路5,5−1〜5−4における切替制御のための制御信号を出力する機能は、例えば、それぞれが最も近接する論理ブロック1に分散して持たせたり、各分岐段の分岐点直後の切替回路毎に持たせたり、単一の論理ブロック1に持たせたりすることができるほか、FPGA10の外部に持たせたりする等、回路の動作が最適となるような設定がなされる。また、上述の各切替回路5,5−1〜5−4,配線変更スイッチ3および論理ブロック1とを接続する配線については、論理ブロック1を接続する配線2と基本的に同等の公知の手法で配線設定することができる。
【0031】
また、上述の各切替回路5,5−1〜5−4の構成としては、詳細には以下の[1]〜[4]の4種類のいずれかの態様において構成することができる。
[1]第1の態様としては、例えば図3(A)に示すように、各切替回路5,5−1〜5−4を、上述した所定の論理ブロック1からの制御信号の反転入力とクロック信号との論理積を論理ブロック1側へ出力するANDゲート51を用いて構成するものである。この図3(A)の場合においては、制御信号を反転入力させることにより、制御信号が「1」(ハイレベル)となったときに、クロック信号を停止させるアクティブハイ(Active High)制御を行なうようになっている。なお、制御信号を反転させずに入力させることにより、制御信号が「0」(ローレベル)となったときに、クロック信号を停止させるアクティブロー(Active Low)制御を行なうこともできる。
【0032】
[2]第2の態様としては、例えば図4(A)に示すように、各切替回路5,5−1〜5−4を、上述した所定の論理ブロック1からの制御信号とクロック信号の反転入力との否定論理和を論理ブロック1側へ出力するNORゲート52を用いて構成する態様〔図4(A)参照〕。
[3]各切替回路5,5−1〜5−4を、上述した所定の論理ブロック1からの制御信号およびクロック信号に応じて出力をラッチするラッチ回路53と、ラッチ回路53の出力を反転したものとクロック信号との論理積を論理ブロック1側へ出力するANDゲート54を用いて構成する態様〔図5(A)参照〕。
【0033】
[4]各切替回路5,5−1〜5−4を、上述した所定の論理ブロック1の制御信号およびクロック信号に応じて出力をラッチするラッチ回路53と、ラッチ回路53の出力とクロック信号の反転入力との否定論理和を論理ブロック1側へ出力するNORゲート55を用いて構成する態様〔図6(A)参照〕。
ここで、上述の[1]に示す態様によって各切替回路5,5−1〜5−4を構成した場合には、ANDゲート51において、図示しないクロック供給源からのクロック信号〔入力クロック信号,図3(B)の(a)参照〕と、上述の制御信号〔同図の(b)参照〕の反転入力との論理積を演算することにより、制御されたクロック信号〔同図の(c)参照〕を出力することができる。これにより、制御信号が「1」(ハイレベル)となったときに、クロック信号を停止させるアクティブハイ(Active High)制御を行なうことができる〔同図の(a)〜(c)における時点t1〜t2参照〕。即ち、制御信号がハイレベルとなっている間(時点t1〜t2)、換言すればクロック信号に対する半周期分の1の時間はクロック信号の供給を停止制御させることができるので、時間u1において立ち上がっている入力クロック信号としてのパルスは出力されない。
【0034】
また、上述の[2]に示す態様によって各切替回路5,5−1〜5−4を構成した場合には、NORゲート52において、入力クロック信号〔図4(B)の(a)参照〕の反転信号と、上述の制御信号〔同図の(b)参照〕との論理和を演算した結果の反転信号を出力することにより、制御されたクロック信号〔同図の(c)参照〕を出力することができる。これにより、上述の[1]の場合と同様に、制御信号がハイレベルとなっている間(時点t11〜t12)はクロック信号の供給を停止制御させることができるので、時間u11において立ち上がっている入力クロック信号としてのパルスは出力されない。
【0035】
さらに、上述の[3]に示す態様によって各切替回路5,5−1〜5−4を構成した場合には、ラッチ回路53において、入力クロック信号を反転入力されるとともに〔図5(B)の(a)および同図の(b)参照〕、制御信号を入力され〔同図の(c)参照〕、停止すべきクロック信号のタイミングで反転入力クロック信号の立ち下がりを停止させる信号を出力する〔同図の(d)の時点t21〜時点22参照〕。なお、この制御信号は、停止すべきクロック信号、即ち、図5(B)の(a)参照における時間u21において立ち上がっているクロックパルスの立ち上がりタイミングの部分を「1」としそれ以外を「0」とする信号である。
【0036】
ANDゲート54では、上述の入力クロック信号とラッチ回路53からの信号の反転信号〔同図の(e)参照〕との論理積を演算することにより、制御されたクロック信号〔同図の(f)参照〕を出力する。これにより、上述の[1]の場合と同様に、制御信号がハイレベルとなっている間(時点t11〜t12)はクロック信号の供給を停止制御させることができるので、時間u11において立ち上がっている入力クロック信号としてのパルスは出力されない。
【0037】
また、上述の[4]に示す態様によって各切替回路5,5−1〜5−4を構成した場合には、ラッチ回路53において、入力クロック信号を反転入力されるとともに〔図6(B)の(a)および同図の(b)参照〕、制御信号を入力され〔同図の(c)参照〕、停止すべきクロック信号のタイミングで反転入力クロック信号の立ち下がりを停止させる信号を出力する〔同図の(d)の時点t31〜時点32参照〕。なお、この制御信号は、前述の図5(B)の場合と同様、停止すべきクロック信号、即ち、図6(B)の(a)参照における時間u31において立ち上がっているクロックパルスの立ち上がりタイミングの部分を「1」としそれ以外を「0」とする信号である。
【0038】
ORゲート55では、上述の入力クロック信号の反転信号〔同図の(b)参照〕とラッチ回路53からの信号〔同図の(d)参照〕との論理和を演算することにより、制御されたクロック信号〔同図の(e)参照〕を出力する。これにより、上述の[1]の場合と同様に、制御信号がハイレベルとなっている間(時点t11〜t12)はクロック信号の供給を停止制御させることができるので、時間u11において立ち上がっている入力クロック信号としてのパルスは出力されない。
【0039】
なお、上述の図4(A)〜図6(A)の場合においては、反転されていない制御信号を用いてアクティブハイ(Active High)制御を行なうようになっているが、反転された制御信号を用いることによりアクティブロー(Active Low)制御を行なうこととしてもよく、また、いずれの制御態様を選択する場合においても、クロック停止制御を行なわない場合は常にクロックを供給するよう制御信号の値を、電源ラインGNDまたはVccからの値(常時「0」または常時「1」)とすることができるので、配線リソースを使用しないようにすることができる。
【0040】
また、上述のごとく、クロックネット4が、一本のクロック供給ラインについて多段(図1の場合には4段)に分岐されてなり、各切替回路5,5−1〜5−4が、クロックネット4を成すクロック供給ライン上の分岐点直後に介設されている場合には、これらの切替回路5,5−1〜5−4のうちクロックネット4の下流側(例えば図7に示す切替回路5−3の下流側の切替回路5−4)に介設された切替回路を、上述の図3(A)の態様のようにANDゲート51を用いて構成したり、または図4(A)の態様のようにORゲート52を用いて構成することにより、制御対象の切替回路に近接してに配置された論理ブロック1を用いることで配線遅延の発生を防止することができるほか、回路規模の増大を最小限にとどめている。
【0041】
さらに、クロックネット4の上流側(例えば図7に示す切替回路5−4の上流側の切替回路5−3)に介設された切替回路を、上述の図5(A)の態様のようにラッチ回路53およびANDゲート54、または図6(A)の態様のようにラッチ回路53およびORゲート55を用いて構成することで、制御信号のための配線遅延を上述の図3(A)および図4(A)の場合よりも許容できるので、これらの場合よりも制御信号の配線を長くすることができるので、制御信号を与える論理ブロック1として、制御対象の切替回路からは離れた位置に配置された論理ブロック1を用いることができ、回路設計の自由度を増加させることができる。
【0042】
また、上述の論理ブロック1から切替回路5,5−1〜5−4に与えられる制御信号のための配線2は、クロック制御以外の制御と共用して使われることも多く、クロック制御以外の信号との共用を許すような極性や信号になっていれば配線リソースの効率的使用が可能となる。
上述の構成による、本発明の一実施形態にかかるFPGA10では、切替回路5,5−1〜5−4において、16個の論理ブロック1(図1参照)のうちで動作状態(イネーブル状態)の論理ブロック1に対しては供給制御信号としての制御信号を出力することにより、図示しないクロック供給源からの入力クロック信号を当該動作状態の論理ブロック1へ供給する。また、非動作状態(ディセーブル状態)の論理ブロック1に対しては停止制御信号としての制御信号を出力することにより、当該非動作状態の論理ブロック1への入力クロック信号を停止させる。
【0043】
すなわち、所定の論理ブロック1において、16個の論理ブロックのうちの非動作論理ブロック1へのクロック信号の供給を停止させるための制御信号(停止制御信号)を出力し(制御信号出力ステップ)、この停止制御信号に応じて、上述の[1]〜[4]のいずれかの態様で構成された各切替回路5,5−1〜5−4において、非動作論理ブロック1へのクロック信号の供給を停止させる(停止ステップ)。これによりFPGA10内における論理ブロック1のうちで、非動作の論理ブロック1がある場合には、当該非動作の論理ブロック1に対してダイナミックにクロック供給を停止させて、回路全体としての消費電力ないし発熱量を低減させている。
【0044】
このように、本発明の一実施形態にかかるFPGAによれば、切替回路5,5−1〜5−4により、16個の論理ブロック1のうちの非動作論理ブロック1へのクロック信号の供給を停止させるように各論理ブロック1への上記クロック信号の供給/停止を動的に切替制御することができるので、回路全体としての十分な省電力化ないし発熱量の低減を図ることができる。
【0045】
また、クロックネット4を成すクロック供給ラインの分岐点直後に複数の切替回路5,5−1〜5−4を固定的に配置しているため、クロック信号スキューの問題を発生させず、クロックネット4に配置されている既存のバッファを含めてクロック供給/停止を制御できる。更には、論理ブロック1から通常の配線2を介して制御信号を与えることにより、クロック供給/停止の制御を論理ブロック1の動作状態に応じて容易かつ自由度をもって行なうことができる。
【0046】
さらに、本実施形態によれば、切替回路5,5−1〜5−4を、クロックネット4上における上流,下流の位置に応じて、上述の[1]〜[4]の態様で互いに異なる構成を有するものを混在させることにより、クロックネット4上の位置に応じて最適な動作を保障するとともに、切替回路5,5−1〜5−4による回路規模増加をできるだけ抑えつつ、大規模なチップにおいても安定したクロック信号の供給/停止制御が可能となる利点がある。
【0047】
具体的には、クロック信号の供給を停止した切替回路よりも下流側に切替回路が存在する場合、下流側の切替回路をクロック信号を供給する状態に設定しておくことができるので、クロック信号の供給を停止する上流側の切替回路に対してのみアクティブ状態の制御信号を出力すれば足り、下流側に配置される複数の論理ブロックに対するクロック制御を単一の制御信号によりまとめて制御することができ、当該下流側に配置された切替回路に対しての制御信号をアクティブ状態にする必要がなく制御が容易となり、クロック制御のために使用する回路部分を削減させることができる利点がある。
【0048】
さらに、切替回路5,5−1〜5−4として、図3(A)に示すようにANDゲート51を、または図4(A)に示すようにNORゲート52のみを使用することで、必要な回路規模増加を小さくすることが可能となり、チップサイズを小さくすることで、回路としての価格上昇を抑制させることができるほか、チップ実装面積を小さく抑えることができる利点もある。
【0049】
また、切替回路5,5−1〜5−4として、図5(A)に示すようにラッチ回路53およびANDゲート54を、または図6(A)に示すようにラッチ回路53およびNORゲート55を用いることで、クロック信号の立ち上がり部分のみ制御信号を1にするだけでクロック信号を停止制御することができ、制御信号に対する制約が少なく、設計を容易にすることができ、回路としての性能向上を図ることができる。
【0050】
これらの切替回路5,5−1〜5−4のうちクロックネット4の下流側に介設された切替回路を、上述の[1]または[2]の態様のように、制御信号とクロック信号との論理積または論理和を論理ブロック1側へ出力するANDゲート51またはNORゲート52を用いて構成することにより、制御対象の切替回路に近接してに配置された論理ブロック1を用いれば、配線遅延の発生を防止することができる。
【0051】
さらに、クロックネット4の上流側に介設された切替回路を、上述の[3]または[4]の態様のように、制御信号およびクロック信号に応じて出力をラッチするラッチ回路53と、ラッチ回路53の出力とクロック信号との論理積または論理和を論理ブロック1側へ出力するANDゲート54またはNORゲート55とを用いて構成することで動作を安定化させることができ、制御信号のための配線遅延を上述の[1]および[2]の場合よりも許容できるので、これらの場合よりも制御信号の配線を長くすることができるので、制御信号を与える論理ブロック1として、制御対象の切替回路からは離れた位置に配置された論理ブロック1を用いることができ、回路設計の自由度を増加させることができる。
【0052】
換言すれば、多数の論理ブロック1を含む大きな範囲でクロック信号の供給/停止制御をまとめて行なう上流側の切替回路としては、ラッチ回路53とANDゲート54またはNORゲート55をそなえて構成することにより、離れた位置から制御信号を受けても動作を安定化させることができる一方、小さな範囲でクロック信号の供給制御をする場合は、ANDゲート51またはNORゲート52を用いることにより、回路規模増加を最小限におさえることが可能である。
〔2〕その他
上述の本実施形態においては、16個の論理ブロックが縦横に整列配置されたFPGAについて詳述したが、本発明によれば、これ以外の個数の論理ブロックを配置したFPGAに適用することも可能である。
【0053】
また、上述の本実施形態においては、本発明をFPGAに適用した場合について詳述したが、本発明によればこれに限定されず、例えばCPLD等の、FPGA以外のプログラマブル論理回路に適用することも、もちろん可能である。
すなわち、FPGAとCPLDでは構成に違いがあるが、論理ブロックとそれを接続する配線および配線変更手段としての配線変更スイッチから構成され、クロック信号のための配線であるクロック信号ネットが独立して張られていることは共通と言える。従って、本発明はFPGAにのみ特化したものではなく、CPLD等、その他のプログラマブル論理回路に大しても大きな変更なく広く実施することが可能である。
【0054】
さらに、上述の本実施形態においては、切替回路として4つの態様で構成した場合について詳述しているが、本発明によればこれに限定されず、その他の公知の回路を用いることにより構成することも可能である。
また、上述した実施形態に関わらず、本発明の趣旨を逸脱しない範囲において種々変形して実施することも可能である。
【0055】
さらに、上述のごとく開示された実施形態によって、本願発明にかかるプログラマブル論理回路を製造することは可能である。
〔3〕付記
(付記1) 論理演算処理を行なう複数の論理ブロックと、
各論理ブロック間を接続するための配線と、
該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、
各論理ブロックに対して動作タイミングを与えるクロック信号を供給するための、該配線から独立したクロックネットと、
該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえて構成されたことを
特徴とする、プログラマブル論理回路。
【0056】
(付記2) 該クロック制御手段が、該クロックネット上に設けられ、それぞれ、上記クロック信号の供給/停止の切換を行なう複数の切替部から構成されていることを特徴とする、付記1記載のプログラマブル論理回路。
(付記3) 各切替部が、該クロックネットを成すクロック供給ライン上において、該クロック供給ラインの分岐点直後に介設されていることを特徴とする、付記2記載のプログラマブル論理回路。
【0057】
(付記4) 上記クロック信号の供給を停止した切替部よりも下流側に切替部が存在する場合、該下流側の切替部が、上記クロック信号を供給する状態に設定されることを特徴とする、付記2または付記3に記載のプログラマブル論理回路。
(付記5) 該クロック制御手段が、該複数の論理ブロックのうちの所定の論理ブロックからの制御信号に応じて、上記クロック信号の供給/停止の切替を行なうように構成されたことを特徴とする、付記1記載のプログラマブル論理回路。
【0058】
(付記6) 該クロック制御手段が、上記の配線および配線変更手段を介して、上記制御信号を受けるように構成されたことを特徴とする、付記5記載のプログラマブル論理回路。
(付記7) 各切替部が、該複数の論理ブロックのうちの所定の論理ブロックからの制御信号に応じて、上記クロック信号の供給/停止の切替を行なうように構成されたことを特徴とする、付記2〜付記4のいずれか一項に記載のプログラマブル論理回路。
【0059】
(付記8) 各切替部が、上記の配線および配線変更手段を介して、上記制御信号を受けるように構成されたことを特徴とする、付記7記載のプログラマブル論理回路。
(付記9) 各切替部が、上記の制御信号とクロック信号との論理積を該論理ブロック側へ出力するANDゲートを用いて構成されたことを特徴とする、付記7または付記8に記載のプログラマブル論理回路。
【0060】
(付記10) 各切替部が、上記の制御信号とクロック信号との論理和を該論理ブロック側へ出力するORゲートを用いて構成されたことを特徴とする、付記7または付記8に記載のプログラマブル論理回路。
(付記11) 各切替部が、上記制御信号およびクロック信号に応じて出力をラッチするラッチ回路と、該ラッチ回路の出力と上記クロック信号との論理積を該論理ブロック側へ出力するANDゲートを用いて構成されたことを特徴とする、付記7または付記8記載のプログラマブル論理回路。
【0061】
(付記12) 各切替部が、上記制御信号およびクロック信号に応じて出力をラッチするラッチ回路と、該ラッチ回路の出力と上記クロック信号との論理和を該論理ブロック側へ出力するORゲートを用いて構成されたことを特徴とする、付記7または付記8記載のプログラマブル論理回路。
(付記13) 該複数の切替部のうち該クロックネットの下流側に介設された切替部が、上記の制御信号とクロック信号との論理積または論理和を該論理ブロック側へ出力するANDゲートまたはORゲートを用いて構成されるとともに、
該複数の切替部のうち該クロックネットの上流側に介設された切替部が、上記の制御信号およびクロック信号に応じて出力をラッチするラッチ回路と、該ラッチ回路の出力と上記クロック信号との論理積または論理和を該論理ブロック側へ出力するANDゲートまたはORゲートとを用いて構成されたことを特徴とする、付記7または付記8記載のプログラマブル論理回路。
【0062】
(付記14) 各論理ブロックが、上記クロック信号に同期して動作する素子を含んで構成されたことを特徴とする、付記1〜付記13のいずれか一項に記載のプログラマブル論理回路。
(付記15) 論理演算処理を行なう複数の論理ブロックと、各論理ブロック間を接続するための配線と、該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、各論理ブロックに対して動作タイミングを与えるためのクロック信号を供給するための、該配線から独立したクロックネットとを有してなるプログラマブル論理回路のクロック制御方法であって、
該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるための制御信号を出力する制御信号出力ステップと、
該制御信号出力ステップにて出力された制御信号に応じて、該クロックネットを成すクロック供給ラインにおける分岐点直後において、該非動作論理ブロックへの上記クロック信号の供給を停止させる停止ステップとをそなえて構成されたことを
特徴とする、プログラマブル論理回路のクロック制御方法。
【0063】
(付記16) 該プログラマブル論理回路が、FPGA(Field programmable Gate Array)であることを特徴とする、付記15記載のプログラマブル論理回路のクロック制御方法。
(付記17) 該プログラマブル論理回路が、CPLD(Complex Programmable Logic Device)であることを特徴とする、付記15記載のプログラマブル論理回路のクロック制御方法。
【0064】
【発明の効果】
以上詳述したように、本発明のプログラマブル論理回路によれば、クロック制御手段により、複数の論理ブロックのうちの非動作論理ブロックへのクロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御することができるので、回路全体としての十分な省電力化ないし発熱量の低減を図ることができる。
【0065】
また、クロックネットを成すクロック供給ラインの分岐点直後に複数の切替部を介設しているため、クロック信号スキューの問題を発生させず、クロックネット上に既に配置されているバッファを含めてクロック供給/停止を制御できる。更には、論理ブロックから通常の配線を介して制御信号を与えることにより、クロック供給/停止の制御を論理ブロックの動作状態に応じて容易かつ自由度をもって行なうことができる。
【0066】
さらに、クロック信号の供給を停止した切替回路よりも下流側に切替回路が存在する場合、下流側の切替回路をクロック信号を供給する状態に設定しておくことができるので、クロック信号の供給を停止する上流側の切替回路に対する制御信号のみアクティブ状態とすれば足り、下流側に配置される複数の論理ブロックに対するクロック制御を単一の制御信号によりまとめて制御することができ、当該下流側に配置された切替部に対する制御信号をアクティブ状態にする必要がなくなり、制御を容易とするとともにクロック制御のために使用する回路部分を削減させることができる利点がある。
【図面の簡単な説明】
【図1】本発明の一実施形態にかかるプログラマブル論理回路としてのFPGAの一部を示す回路図である。
【図2】図1に示すFPGAの要部を示す回路図である。
【図3】(A)は第1の態様としての切替回路を示す回路図、(B)は第1の態様としての切替回路の動作を説明するためのタイムチャートである。
【図4】(A)は第2の態様としての切替回路を示す回路図、(B)は第2の態様としての切替回路の動作を説明するためのタイムチャートである。
【図5】(A)は第3の態様としての切替回路を示す回路図、(B)は第3の態様としての切替回路の動作を説明するためのタイムチャートである。
【図6】(A)は第4の態様としての切替回路を示す回路図、(B)は第4の態様としての切替回路の動作を説明するためのタイムチャートである。
【図7】図1に示すFPGAの要部を示す回路図である。
【図8】従来のプログラマブル論理回路の一例としてのFPGAの一部を示す回路図である。
【符号の説明】
1 論理ブロック
2 配線
3 配線変更スイッチ(配線変更手段)
4 クロックネット
5,5−1〜5−4 切替回路(切替部)
10 FPGA
51,54 ANDゲート
52,55 NORゲート
53 ラッチ回路
101 論理ブロック
102 配線
103 配線変更スイッチ
104 クロックネット
Claims (4)
- 論理演算処理を行なう複数の論理ブロックと、
各論理ブロック間を接続するための配線と、
該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、
各論理ブロックに対して動作タイミングを与えるクロック信号を供給するための、該配線から独立したクロックネットと、
該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえ、
前記クロックネットは、1本のクロック供給ラインが複数段に2分岐されて構成され、
該クロック制御手段が、該クロックネット上に設けられ、それぞれ、上記クロック信号の供給/停止の切換を行なう複数の切替部から構成され、
かつ、該切替部が、前記クロック供給ラインにおける各分岐段の直後に介設されていることを特徴とする、プログラマブル論理回路。 - 論理演算処理を行なう複数の論理ブロックと、
各論理ブロック間を接続するための配線と、
該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、
各論理ブロックに対して動作タイミングを与えるクロック信号を供給するための、該配線から独立したクロックネットと、
該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえ、
該クロック制御手段が、該クロックネット上に設けられ、それぞれ、上記クロック信号の供給/停止の切換を行なう複数の切替部から構成され、
かつ、上記クロック信号の供給を停止した切替部よりも下流側に切替部が存在する場合、該下流側の切替部が、上記クロック信号を供給する状態に設定されることを特徴とする、プログラマブル論理回路。 - 各切替部が、該クロックネットを成すクロック供給ライン上において、該クロック供給ラインの分岐点直後に介設されていることを特徴とする、請求項2記載のプログラマブル論理回路。
- 論理演算処理を行なう複数の論理ブロックと、各論理ブロック間を接続するための配線と、該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、各論理ブロックに対して動作タイミングを与えるためのクロック信号を供給するための、該配線から独立したクロックネットであって、1本の前記クロック供給ラインが複数段に2分岐されて構成されたクロックネットとを有してなるプログラマブル論理回路のクロック制御方法であって、
該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるための制御信号を出力する制御信号出力ステップと、
該制御信号出力ステップにて出力された制御信号に応じて、該クロックネットを成す前記クロック供給ラインにおける各分岐段の直後において、該非動作論理ブロックへの上記クロック信号の供給を停止させる停止ステップとをそなえて構成されたことを
特徴とする、プログラマブル論理回路のクロック制御方法。
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