JP2003174358A - プログラマブル論理回路およびそのクロック制御方法 - Google Patents

プログラマブル論理回路およびそのクロック制御方法

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Abstract

(57)【要約】 【課題】 プログラマブル論理回路において、クロック
スキューを発生させることなく回路の処理速度を保ちつ
つ、回路全体としての十分な省電力化ないし発熱量の低
減を図る。 【解決手段】 論理演算処理を行なう複数の論理ブロッ
ク１と、各論理ブロック１間を接続するための配線２
と、配線２による配線状態をプログラムにより設定変更
しうる配線変更手段３と、各論理ブロック１に対して動
作タイミングを与えるクロック信号を供給するための、
配線２から独立したクロックネット４と、複数の論理ブ
ロック１のうちの非動作論理ブロック１への上記クロッ
ク信号の供給を停止させるように各論理ブロック１への
クロック信号の供給／停止を動的に切替制御するクロッ
ク制御手段５，５−１〜５−５とをそなえて構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＦＰＧＡ(F
ield Programmable Gate Array) やＣＰＬＤ(Complex P
rogrammable Logic Device)等の、プログラムにより機
能を変更可能な論理回路にて用いて好適の、プログラマ
ブル論理回路およびそのクロック制御方法に関する。
【０００２】
【従来の技術】ＦＰＧＡやＣＰＬＤ等に代表されるプロ
グラマブル論理回路はプログラムにより論理回路の動作
が変更可能なデバイスであり、このプログラマブル論理
回路は、製品の早期開発や仕様変更への柔軟な対応など
に有利な性質を有しているため、近年において急速に技
術開発が進展している。
【０００３】すなわち、これまでは、実現できる回路規
模や動作速度等が実用化の際の課題となって、実験開発
段階の試作ＬＳＩ(Large Scale Integration)としての
位置付けでの使用が主であったが、近年のデバイス技術
の発達により、回路規模が増大し、動作速度が上昇した
ため実用化が促進され、特にプロセッサ（ＭＰＵ；Micr
oprocessor Unit）や信号処理プロセッサ（ＤＳＰ；Dig
ital Signal Processor）では実現が難しいシステム外
部とのインターフェイス部分の開発に多く適用されつつ
ある。
【０００４】しかしながら、携帯端末のようなシステム
においては、動作速度、回路規模に加え、消費電力がデ
バイス選定の重要なファクタとなる。従来のプログラマ
ブル論理回路では、回路規模や動作速度を優先するた
め、消費電力という点では専用ＬＳＩと比較して満足の
いくレベルには到達していない。一般的に消費電力が大
きい場合は発熱量も大きくなるが、この発熱量は回路動
作に影響を与えるものである。例えば、電源から常時電
気の供給を受けられるような定置された屋外の組み込み
システム等の場合には、上述した携帯端末等のシステム
ほど消費電力の低減は重要な課題ではないが、電力消費
による発熱量の上昇を抑えることが、より重要な課題と
なってくる。
【０００５】即ち、発熱量が高い回路デバイスを用いる
と、回路動作を保障するうえでは冷却装置が必要とな
り、システムコストを上昇させることになる。即ち、上
述のごときシステムにプログラマブル論理回路を適用す
る場合には、適正な回路動作を保障するために発熱量を
抑制した回路デバイスを用いたシステム設計を行なう必
要がある。
【０００６】図８は従来のプログラマブル論理回路の一
例としてのＦＰＧＡの一部を示す回路図であるが、この
図８に示すＦＰＧＡ１００は、複数個（図８中において
は１６個）配列された論理ブロック１０１と、格子状に
張られた配線１０２と、格子状に張られた配線１０２が
交差する配線変更スイッチ１０３と、クロック信号を論
理ブロック１０１に供給するクロックネット１０４とを
そなえて構成されている。
【０００７】ここで、配線１０２は各論理ブロック１０
１に接続され、配線変更スイッチ１０３はプログラムに
より配線１０２の結線関係を切り替えるものであり、こ
の配線変更スイッチ１０３による結線によって、論理ブ
ロック１０１間の接続を変更して、プログラムにより回
路として得られる機能を変更可能とすることができるよ
うになっている。また、クロックネット１０４は、上述
の論理ブロック１０１間を接続する通常の配線１０２と
は接続しないで独立して張られたものである。
【０００８】ところで、論理ブロック１０１としては、
順序回路を構成するためのフリップフロップと論理を実
現するためのＡＮＤ，ＯＲゲート等の機能が集積されて
構成さえているが、特にＣＭＯＳ(Complementary Metal
Oxide Semiconductor)プロセスにより論理ブロック１
０１内のフリップフロップ機能を構成する場合には、当
該フリップフロップの回路部分において消費される電力
が大きいことが知られている。従って、このフリップフ
ロップにおける電力消費を低減することが、ＦＰＧＡ全
体の省電力に寄与することが大きいといえる。
【０００９】この点、上述の論理ブロック１０１内にお
けるフリップフロップの回路部分においてイネーブル端
子をそなえている場合には、このイネーブル端子に入力
される信号によって、クロック信号に同期したフリップ
フロップ動作のイネーブル／ディセーブルを制御するこ
とができるが、クロック信号の供給そのものを停止させ
ることはできない。従って、フリップフロップで消費さ
れる電力はクロック信号をディセーブルしたとしても低
減することはできない。
【００１０】そこで、上述の図８に示すＦＰＧＡのごと
きプログラマブル論理回路においては、電力消費を低減
させるために、論理ブロック１０１内のディセーブル状
態のフリップクロップに対してクロック供給を行なわな
いようにすることが望ましい。また、上述のごときディ
セーブル状態のフリップフロップに対してクロック供給
を行なわないようにするためには、以下の２つの手法が
考えられる。
【００１１】第１の手法として、図８に示す論理ブロ
ック１０１内のフリップフロップ対応部分に、イネーブ
ル端子のないフリップフロップと当該フリップフロップ
へのクロック入力をイネーブル信号により制御するゲー
トとを配置して論理ブロックを構成する手法。 第２の手法として、クロックネット１０４としての機
能そのものも配線１０２に組み入れて、クロックネット
としての配線を品種に応じて変更して、クロック信号の
供給停止を他の論理回路と同様に制御する手法。具体的
には、配線１０２を通じたクロック信号供給そのものを
通常の論理ブロック１０１を用いて停止可能にする。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
ごときディセーブル状態のフリップフロップに対してク
ロック供給を行なわないようにするための２種類の手法
においては、以下のような課題がある。まず、の第１
の手法においては、フリップフロップ自身の消費電力は
低減できるものの、各論理ブロックに供給するクロック
信号のための配線長の調整が困難となり、クロックスキ
ューが生じる場合がある。このクロックスキューを調整
するために別途バッファをクロックネットに挿入する必
要があるが、このバッファの電力についてまでは低減さ
せることはできず、回路全体としての十分な省電力化な
いし発熱量の低減を図ることができないという課題があ
る。
【００１３】さらに、の第２の手法においては、論理
ブロック内のフリップフロップの消費電力は低減させる
ことは可能であるが、クロックネットに変更可能な配線
を用いているので、上述の場合と同様、クロックスキュ
ーを調整するために別途バッファを挿入する必要があ
り、この場合使用可能な論理回路や配線を低減させてし
まうとともに、回路全体の処理速度を高速に保つことが
困難となる。
【００１４】本発明は、このような課題に鑑み創案され
たもので、クロックスキューを発生させることなく回路
の処理速度を保ちつつ、回路全体としての十分な省電力
化ないし発熱量の低減を図ることができるようにした、
プログラマブル論理回路およびその制御方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】このため、本発明のプロ
グラマブル論理回路は、論理演算処理を行なう複数の論
理ブロックと、各論理ブロック間を接続するための配線
と、該配線による各論理ブロック間の配線状態をプログ
ラムにより設定変更しうる配線変更手段と、各論理ブロ
ックに対して動作タイミングを与えるためのクロック信
号を供給するための、該配線から独立したクロックネッ
トと、該複数の論理ブロックのうちの非動作論理ブロッ
クへの上記クロック信号の供給を停止させるように各論
理ブロックへの上記クロック信号の供給／停止を動的に
切替制御するクロック制御手段とをそなえて構成された
ことを特徴としている（請求項１）。
【００１６】また、好ましくは、該クロック制御手段
を、該クロックネット上に設けられ、それぞれ、上記ク
ロック信号の供給／停止の切換を行なう複数の切替部か
ら構成することとしてもよく（請求項２）、この場合に
は、各切替部を、該クロックネットを成すクロック供給
ライン上において、該クロック供給ラインの分岐点直後
に介設することができる（請求項３）。
【００１７】さらに、上記クロック信号の供給を停止し
た切替部よりも下流側に切替部が存在する場合、該下流
側の切替部を、上記クロック信号を供給する状態に設定
することもできる（請求項４）。また、本発明のプログ
ラマブル論理回路のクロック制御方法は、上述の場合と
同様の論理ブロックと、配線と、配線変更手段と、クロ
ックネットとを有してなるプログラマブル論理回路のク
ロック制御方法であって、該複数の論理ブロックのうち
の非動作論理ブロックへの上記クロック信号の供給を停
止させるための制御信号を出力する制御信号出力ステッ
プと、該制御信号出力ステップにて出力された制御信号
に応じて、該クロックネットを成すクロック供給ライン
における分岐点直後において、該非動作論理ブロックへ
の上記クロック信号の供給を停止させる停止ステップと
をそなえて構成されたことを特徴としている（請求項
５）。
【００１８】
【発明の実施の形態】〔１〕本発明の一実施形態の説明 以下、図面を参照することにより、本発明の実施の形態
を説明する。図１は本発明の一実施形態にかかるプログ
ラマブル論理回路としてのＦＰＧＡの一部を示す回路図
であり、この図１に示すＦＰＧＡ１０は、前述の図８に
示すものと同様、論理演算処理を行なう複数（図１中に
おいては１６個）の論理ブロック１と、各論理ブロック
１間を接続するための配線２と、配線２による各論理ブ
ロック１間の配線状態（結線状態）をプログラムにより
設定変更しうる配線変更手段としての配線変更スイッチ
３とをそなえている。
【００１９】また、各論理ブロック１はフリップフロッ
プ等のごときクロック信号に同期して動作する素子を含
んで構成されたものである。なお、論理ブロック１その
ものの動作についても、プログラムにより設定変更でき
るようになっている。配線２は縦横に整列配置された論
理ブロック間を格子状に複数本ずつ張られたものであっ
て外部の電気配線と結線接続するための入出力端子とし
ての図示しないプログラマブルな論理回路に接続され
る。さらに、４は配線２から固定的に独立して設けられ
たクロックネットであって、このクロックネット４は、
各論理ブロック１に対して動作タイミングを与えるため
のクロック信号を供給するためのものである。
【００２０】具体的には、クロックネット４は、一本の
クロックラインについて論理ブロック１の数に応じて分
岐した構成を有するもので、外部に設けられた図示しな
い単一のクロック供給源からのクロック信号を分岐され
たクロックラインにより分岐して、各論理ブロック１に
対して同位相で供給するようになっている。換言すれ
ば、図示しないクロック供給源から各論理ブロック１に
対して供給されるクロック信号のルートはクロックネッ
ト４により一意に決定され、かつ、各論理ブロック１に
到るクロックネット４を成すクロック供給ラインの長さ
を、それぞれほぼ均一とすることにより、クロックスキ
ューを発生させないようにしている。
【００２１】また、このクロックネット４上には、以下
に詳述する複数の切替部としての切替回路５，５−１〜
５−４が設けられている。即ち、クロックネット４は、
クロック供給源に接続される一本のクロック供給ライン
について多段（図１の場合には４段）に分岐されている
が、このクロック供給ライン上において、各分岐段にお
ける分岐直後（上述のクロック供給ラインの分岐点直
後）に上述の切替回路５−１〜５−４が介設されてい
る。
【００２２】複数の（図１中においては３１個の）切替
回路５，５−１〜５−４はそれぞれ、上述のクロック供
給源からのクロック信号の供給／停止の切替を行なうも
のであって、これらの切替回路５，５−１〜５−４によ
り、１６個の論理ブロック１のうちの非動作（ディセー
ブル状態）の論理ブロック１へのクロック信号の供給を
停止させるように、各論理ブロック１への上記クロック
信号の供給／停止を動的に切替制御するクロック制御手
段として機能する。
【００２３】例えば、図１中の中央左の切替回路５は、
クロックネット４を成すクロック供給ラインの根元（ク
ロック供給源側）に設けられたもので、ＦＰＧＡ１を構
成する全ての論理ブロック１に対するクロック信号の供
給／停止を動的に切替制御するものである。また、図中
の中央における上下２つの切替回路５−１は、クロック
ネット４を成すクロック供給ラインにおける第１段目の
分岐点直後に介設されたもので、これら２つの切替回路
５−１のうち、上側の切替回路５−１は、図中の上側に
配置された８個の論理ブロック１に対するクロック信号
について切替制御するもので、下側の切替回路５−１
は、図中の下側に配置された８個の論理ブロック１のク
ロック信号についてまとめて一括に切替制御するもので
ある。
【００２４】同様に、クロック供給ラインにおける第２
段目の各分岐点直後には、２つの切替回路５−２が介設
されている。例えば、図中の中央下における左右２つの
切替回路５−２は、クロックネット４を成すクロック供
給ラインにおける第２段目の分岐点直後に介設されたも
ので、これら２つの切替回路５−２のうち、左側の切替
回路５−２は、図中の左下側に配置された４個の論理ブ
ロック１のクロック信号についてまとめて切替制御する
もので、右側の切替回路５−１は、図中の右下側に配置
された４個の論理ブロック１に対するクロック信号につ
いてまとめて切替制御するものである。
【００２５】さらに、クロック供給ラインにおける第３
段目の各分岐点直後にも、２つの切替回路５−３が介設
されている。例えば図中の右下における上下２つの切替
回路５−３は、クロックネット４を成すクロック供給ラ
インにおける第３段目の分岐点直後に介設されたもの
で、これら２つの切替回路５−３のうち、上側の切替回
路５−３は、図中の上から３行目の右側２個の論理ブロ
ック１に対するクロック信号についてまとめて切替制御
するもので、下側の切替回路５−３は、図中の上から４
行目の右側２個の論理ブロック１に対するクロック信号
についてまとめて切替制御するものである。
【００２６】また、クロック供給ラインにおける末端部
分、即ち第４段目の各分岐点直後にも、２つの切替回路
５−４が介設されている。例えば図中の右下における左
右２つの切替回路５−４は、クロックネット４を成すク
ロック供給ラインにおける第４段目の分岐点直後に介設
されたもので、これら２つの切替回路５−４のうち、左
側の切替回路５−４は、図中の上から４行目の右から２
つめの論理ブロック１に対するクロック信号について切
替制御するもので、右側の切替回路５−４は、図中の上
から４行目の右端の論理ブロック１に対するクロック信
号について切替制御するものである。
【００２７】ところで、上述の各切替回路５，５−１〜
５−４は、１６個の論理ブロックのうちの所定の論理ブ
ロック１からの制御信号を、配線２および配線変更スイ
ッチ３を介することにより受けて、論理ブロック１への
クロック信号の供給／停止の切替を行なうように構成さ
れている。例えば、図２に示すように、切替回路５−
３，５−４は、配線変更スイッチ３における切替設定に
より上述の図１に示す１６個の論理ブロック１のうちの
所定の論理ブロック１からの制御信号を受けて、上述の
切替を行なうものである。
【００２８】さらに、上述の論理ブロック１からの制御
信号により、クロック信号の供給を停止した切替回路よ
りも下流側に切替回路が存在する場合、該下流側の切替
回路が、クロック信号を供給する状態に設定できるよう
になっている。なお、ＦＰＧＡ１０を構成する論理ブロ
ック１は、クロックネットとは別にＦＰＧＡ１０内に張
られた電源ラインＧＮＤ〔アクティブロー制御の場合，
アクティブハイ制御の場合はＶｃｃ（例えばＶｃｃ＞０
ボルト）〕に接続されているが、上述の下流側の切替回
路における制御信号としては、この電源ラインから常時
アクティブ状態の信号を用いるように構成することもで
きる。即ち、当該切替回路近傍の電源ラインから制御信
号の供給を受けることで配線リソースの効率化を図って
いる。
【００２９】具体的には、図２における２つの切替回路
５−３において、図中右側の切替回路５−３における切
替制御によって、クロック信号の供給を停止した場合に
は、当該切替回路５−３よりも下流側の２つ（図中、４
つの切替回路５−４のうちの右側２つ）の切替回路５−
４では、クロック信号を供給状態に設定することができ
るのである。他の切替回路５，５−１〜５−４相互の関
係においても同様である。
【００３０】なお、各切替回路５，５−１〜５−４にお
ける切替制御のための制御信号を出力する機能は、例え
ば、それぞれが最も近接する論理ブロック１に分散して
持たせたり、各分岐段の分岐点直後の切替回路毎に持た
せたり、単一の論理ブロック１に持たせたりすることが
できるほか、ＦＰＧＡ１０の外部に持たせたりする等、
回路の動作が最適となるような設定がなされる。また、
上述の各切替回路５，５−１〜５−４，配線変更スイッ
チ３および論理ブロック１とを接続する配線について
は、論理ブロック１を接続する配線２と基本的に同等の
公知の手法で配線設定することができる。
【００３１】また、上述の各切替回路５，５−１〜５−
４の構成としては、詳細には以下の［１］〜［４］の４
種類のいずれかの態様において構成することができる。 ［１］第１の態様としては、例えば図３（Ａ）に示すよ
うに、各切替回路５，５−１〜５−４を、上述した所定
の論理ブロック１からの制御信号の反転入力とクロック
信号との論理積を論理ブロック１側へ出力するＡＮＤゲ
ート５１を用いて構成するものである。この図３（Ａ）
の場合においては、制御信号を反転入力させることによ
り、制御信号が「１」（ハイレベル）となったときに、
クロック信号を停止させるアクティブハイ(Active Hig
h)制御を行なうようになっている。なお、制御信号を反
転させずに入力させることにより、制御信号が「０」
（ローレベル）となったときに、クロック信号を停止さ
せるアクティブロー(ActiveLow)制御を行なうこともで
きる。
【００３２】［２］第２の態様としては、例えば図４
（Ａ）に示すように、各切替回路５，５−１〜５−４
を、上述した所定の論理ブロック１からの制御信号とク
ロック信号の反転入力との否定論理和を論理ブロック１
側へ出力するＮＯＲゲート５２を用いて構成する態様
〔図４（Ａ）参照〕。 ［３］各切替回路５，５−１〜５−４を、上述した所定
の論理ブロック１からの制御信号およびクロック信号に
応じて出力をラッチするラッチ回路５３と、ラッチ回路
５３の出力を反転したものとクロック信号との論理積を
論理ブロック１側へ出力するＡＮＤゲート５４を用いて
構成する態様〔図５（Ａ）参照〕。
【００３３】［４］各切替回路５，５−１〜５−４を、
上述した所定の論理ブロック１の制御信号およびクロッ
ク信号に応じて出力をラッチするラッチ回路５３と、ラ
ッチ回路５３の出力とクロック信号の反転入力との否定
論理和を論理ブロック１側へ出力するＮＯＲゲート５５
を用いて構成する態様〔図６（Ａ）参照〕。ここで、上
述の［１］に示す態様によって各切替回路５，５−１〜
５−４を構成した場合には、ＡＮＤゲート５１におい
て、図示しないクロック供給源からのクロック信号〔入
力クロック信号，図３（Ｂ）の（ａ）参照〕と、上述の
制御信号〔同図の（ｂ）参照〕の反転入力との論理積を
演算することにより、制御されたクロック信号〔同図の
（ｃ）参照〕を出力することができる。これにより、制
御信号が「１」（ハイレベル）となったときに、クロッ
ク信号を停止させるアクティブハイ(Active High)制御
を行なうことができる〔同図の（ａ）〜（ｃ）における
時点ｔ１〜ｔ２参照〕。即ち、制御信号がハイレベルと
なっている間（時点ｔ１〜ｔ２）、換言すればクロック
信号に対する半周期分の１の時間はクロック信号の供給
を停止制御させることができるので、時間ｕ１において
立ち上がっている入力クロック信号としてのパルスは出
力されない。
【００３４】また、上述の［２］に示す態様によって各
切替回路５，５−１〜５−４を構成した場合には、ＮＯ
Ｒゲート５２において、入力クロック信号〔図４（Ｂ）
の（ａ）参照〕の反転信号と、上述の制御信号〔同図の
（ｂ）参照〕との論理和を演算した結果の反転信号を出
力することにより、制御されたクロック信号〔同図の
（ｃ）参照〕を出力することができる。これにより、上
述の［１］の場合と同様に、制御信号がハイレベルとな
っている間（時点ｔ１１〜ｔ１２）はクロック信号の供
給を停止制御させることができるので、時間ｕ１１にお
いて立ち上がっている入力クロック信号としてのパルス
は出力されない。
【００３５】さらに、上述の［３］に示す態様によって
各切替回路５，５−１〜５−４を構成した場合には、ラ
ッチ回路５３において、入力クロック信号を反転入力さ
れるとともに〔図５（Ｂ）の（ａ）および同図の（ｂ）
参照〕、制御信号を入力され〔同図の（ｃ）参照〕、停
止すべきクロック信号のタイミングで反転入力クロック
信号の立ち下がりを停止させる信号を出力する〔同図の
（ｄ）の時点ｔ２１〜時点２２参照〕。なお、この制御
信号は、停止すべきクロック信号、即ち、図５（Ｂ）の
（ａ）参照における時間ｕ２１において立ち上がってい
るクロックパルスの立ち上がりタイミングの部分を
「１」としそれ以外を「０」とする信号である。
【００３６】ＡＮＤゲート５４では、上述の入力クロッ
ク信号とラッチ回路５３からの信号の反転信号〔同図の
（ｅ）参照〕との論理積を演算することにより、制御さ
れたクロック信号〔同図の（ｆ）参照〕を出力する。こ
れにより、上述の［１］の場合と同様に、制御信号がハ
イレベルとなっている間（時点ｔ１１〜ｔ１２）はクロ
ック信号の供給を停止制御させることができるので、時
間ｕ１１において立ち上がっている入力クロック信号と
してのパルスは出力されない。
【００３７】また、上述の［４］に示す態様によって各
切替回路５，５−１〜５−４を構成した場合には、ラッ
チ回路５３において、入力クロック信号を反転入力され
るとともに〔図６（Ｂ）の（ａ）および同図の（ｂ）参
照〕、制御信号を入力され〔同図の（ｃ）参照〕、停止
すべきクロック信号のタイミングで反転入力クロック信
号の立ち下がりを停止させる信号を出力する〔同図の
（ｄ）の時点ｔ３１〜時点３２参照〕。なお、この制御
信号は、前述の図５（Ｂ）の場合と同様、停止すべきク
ロック信号、即ち、図６（Ｂ）の（ａ）参照における時
間ｕ３１において立ち上がっているクロックパルスの立
ち上がりタイミングの部分を「１」としそれ以外を
「０」とする信号である。
【００３８】ＯＲゲート５５では、上述の入力クロック
信号の反転信号〔同図の（ｂ）参照〕とラッチ回路５３
からの信号〔同図の（ｄ）参照〕との論理和を演算する
ことにより、制御されたクロック信号〔同図の（ｅ）参
照〕を出力する。これにより、上述の［１］の場合と同
様に、制御信号がハイレベルとなっている間（時点ｔ１
１〜ｔ１２）はクロック信号の供給を停止制御させるこ
とができるので、時間ｕ１１において立ち上がっている
入力クロック信号としてのパルスは出力されない。
【００３９】なお、上述の図４（Ａ）〜図６（Ａ）の場
合においては、反転されていない制御信号を用いてアク
ティブハイ(Active High)制御を行なうようになってい
るが、反転された制御信号を用いることによりアクティ
ブロー(Active Low)制御を行なうこととしてもよく、ま
た、いずれの制御態様を選択する場合においても、クロ
ック停止制御を行なわない場合は常にクロックを供給す
るよう制御信号の値を、電源ラインＧＮＤまたはＶｃｃ
からの値（常時「０」または常時「１」）とすることが
できるので、配線リソースを使用しないようにすること
ができる。
【００４０】また、上述のごとく、クロックネット４
が、一本のクロック供給ラインについて多段（図１の場
合には４段）に分岐されてなり、各切替回路５，５−１
〜５−４が、クロックネット４を成すクロック供給ライ
ン上の分岐点直後に介設されている場合には、これらの
切替回路５，５−１〜５−４のうちクロックネット４の
下流側（例えば図７に示す切替回路５−３の下流側の切
替回路５−４）に介設された切替回路を、上述の図３
（Ａ）の態様のようにＡＮＤゲート５１を用いて構成し
たり、または図４（Ａ）の態様のようにＯＲゲート５２
を用いて構成することにより、制御対象の切替回路に近
接してに配置された論理ブロック１を用いることで配線
遅延の発生を防止することができるほか、回路規模の増
大を最小限にとどめている。
【００４１】さらに、クロックネット４の上流側（例え
ば図７に示す切替回路５−４の上流側の切替回路５−
３）に介設された切替回路を、上述の図５（Ａ）の態様
のようにラッチ回路５３およびＡＮＤゲート５４、また
は図６（Ａ）の態様のようにラッチ回路５３およびＯＲ
ゲート５５を用いて構成することで、制御信号のための
配線遅延を上述の図３（Ａ）および図４（Ａ）の場合よ
りも許容できるので、これらの場合よりも制御信号の配
線を長くすることができるので、制御信号を与える論理
ブロック１として、制御対象の切替回路からは離れた位
置に配置された論理ブロック１を用いることができ、回
路設計の自由度を増加させることができる。
【００４２】また、上述の論理ブロック１から切替回路
５，５−１〜５−４に与えられる制御信号のための配線
２は、クロック制御以外の制御と共用して使われること
も多く、クロック制御以外の信号との共用を許すような
極性や信号になっていれば配線リソースの効率的使用が
可能となる。上述の構成による、本発明の一実施形態に
かかるＦＰＧＡ１０では、切替回路５，５−１〜５−４
において、１６個の論理ブロック１（図１参照）のうち
で動作状態（イネーブル状態）の論理ブロック１に対し
ては供給制御信号としての制御信号を出力することによ
り、図示しないクロック供給源からの入力クロック信号
を当該動作状態の論理ブロック１へ供給する。また、非
動作状態（ディセーブル状態）の論理ブロック１に対し
ては停止制御信号としての制御信号を出力することによ
り、当該非動作状態の論理ブロック１への入力クロック
信号を停止させる。
【００４３】すなわち、所定の論理ブロック１におい
て、１６個の論理ブロックのうちの非動作論理ブロック
１へのクロック信号の供給を停止させるための制御信号
（停止制御信号）を出力し（制御信号出力ステップ）、
この停止制御信号に応じて、上述の［１］〜［４］のい
ずれかの態様で構成された各切替回路５，５−１〜５−
４において、非動作論理ブロック１へのクロック信号の
供給を停止させる（停止ステップ）。これによりＦＰＧ
Ａ１０内における論理ブロック１のうちで、非動作の論
理ブロック１がある場合には、当該非動作の論理ブロッ
ク１に対してダイナミックにクロック供給を停止させ
て、回路全体としての消費電力ないし発熱量を低減させ
ている。
【００４４】このように、本発明の一実施形態にかかる
ＦＰＧＡによれば、切替回路５，５−１〜５−４によ
り、１６個の論理ブロック１のうちの非動作論理ブロッ
ク１へのクロック信号の供給を停止させるように各論理
ブロック１への上記クロック信号の供給／停止を動的に
切替制御することができるので、回路全体としての十分
な省電力化ないし発熱量の低減を図ることができる。
【００４５】また、クロックネット４を成すクロック供
給ラインの分岐点直後に複数の切替回路５，５−１〜５
−４を固定的に配置しているため、クロック信号スキュ
ーの問題を発生させず、クロックネット４に配置されて
いる既存のバッファを含めてクロック供給／停止を制御
できる。更には、論理ブロック１から通常の配線２を介
して制御信号を与えることにより、クロック供給／停止
の制御を論理ブロック１の動作状態に応じて容易かつ自
由度をもって行なうことができる。
【００４６】さらに、本実施形態によれば、切替回路
５，５−１〜５−４を、クロックネット４上における上
流，下流の位置に応じて、上述の［１］〜［４］の態様
で互いに異なる構成を有するものを混在させることによ
り、クロックネット４上の位置に応じて最適な動作を保
障するとともに、切替回路５，５−１〜５−４による回
路規模増加をできるだけ抑えつつ、大規模なチップにお
いても安定したクロック信号の供給／停止制御が可能と
なる利点がある。
【００４７】具体的には、クロック信号の供給を停止し
た切替回路よりも下流側に切替回路が存在する場合、下
流側の切替回路をクロック信号を供給する状態に設定し
ておくことができるので、クロック信号の供給を停止す
る上流側の切替回路に対してのみアクティブ状態の制御
信号を出力すれば足り、下流側に配置される複数の論理
ブロックに対するクロック制御を単一の制御信号により
まとめて制御することができ、当該下流側に配置された
切替回路に対しての制御信号をアクティブ状態にする必
要がなく制御が容易となり、クロック制御のために使用
する回路部分を削減させることができる利点がある。
【００４８】さらに、切替回路５，５−１〜５−４とし
て、図３（Ａ）に示すようにＡＮＤゲート５１を、また
は図４（Ａ）に示すようにＮＯＲゲート５２のみを使用
することで、必要な回路規模増加を小さくすることが可
能となり、チップサイズを小さくすることで、回路とし
ての価格上昇を抑制させることができるほか、チップ実
装面積を小さく抑えることができる利点もある。
【００４９】また、切替回路５，５−１〜５−４とし
て、図５（Ａ）に示すようにラッチ回路５３およびＡＮ
Ｄゲート５４を、または図６（Ａ）に示すようにラッチ
回路５３およびＮＯＲゲート５５を用いることで、クロ
ック信号の立ち上がり部分のみ制御信号を１にするだけ
でクロック信号を停止制御することができ、制御信号に
対する制約が少なく、設計を容易にすることができ、回
路としての性能向上を図ることができる。
【００５０】これらの切替回路５，５−１〜５−４のう
ちクロックネット４の下流側に介設された切替回路を、
上述の［１］または［２］の態様のように、制御信号と
クロック信号との論理積または論理和を論理ブロック１
側へ出力するＡＮＤゲート５１またはＮＯＲゲート５２
を用いて構成することにより、制御対象の切替回路に近
接してに配置された論理ブロック１を用いれば、配線遅
延の発生を防止することができる。
【００５１】さらに、クロックネット４の上流側に介設
された切替回路を、上述の［３］または［４］の態様の
ように、制御信号およびクロック信号に応じて出力をラ
ッチするラッチ回路５３と、ラッチ回路５３の出力とク
ロック信号との論理積または論理和を論理ブロック１側
へ出力するＡＮＤゲート５４またはＮＯＲゲート５５と
を用いて構成することで動作を安定化させることがで
き、制御信号のための配線遅延を上述の［１］および
［２］の場合よりも許容できるので、これらの場合より
も制御信号の配線を長くすることができるので、制御信
号を与える論理ブロック１として、制御対象の切替回路
からは離れた位置に配置された論理ブロック１を用いる
ことができ、回路設計の自由度を増加させることができ
る。
【００５２】換言すれば、多数の論理ブロック１を含む
大きな範囲でクロック信号の供給／停止制御をまとめて
行なう上流側の切替回路としては、ラッチ回路５３とＡ
ＮＤゲート５４またはＮＯＲゲート５５をそなえて構成
することにより、離れた位置から制御信号を受けても動
作を安定化させることができる一方、小さな範囲でクロ
ック信号の供給制御をする場合は、ＡＮＤゲート５１ま
たはＮＯＲゲート５２を用いることにより、回路規模増
加を最小限におさえることが可能である。 〔２〕その他 上述の本実施形態においては、１６個の論理ブロックが
縦横に整列配置されたＦＰＧＡについて詳述したが、本
発明によれば、これ以外の個数の論理ブロックを配置し
たＦＰＧＡに適用することも可能である。
【００５３】また、上述の本実施形態においては、本発
明をＦＰＧＡに適用した場合について詳述したが、本発
明によればこれに限定されず、例えばＣＰＬＤ等の、Ｆ
ＰＧＡ以外のプログラマブル論理回路に適用すること
も、もちろん可能である。すなわち、ＦＰＧＡとＣＰＬ
Ｄでは構成に違いがあるが、論理ブロックとそれを接続
する配線および配線変更手段としての配線変更スイッチ
から構成され、クロック信号のための配線であるクロッ
ク信号ネットが独立して張られていることは共通と言え
る。従って、本発明はＦＰＧＡにのみ特化したものでは
なく、ＣＰＬＤ等、その他のプログラマブル論理回路に
大しても大きな変更なく広く実施することが可能であ
る。
【００５４】さらに、上述の本実施形態においては、切
替回路として４つの態様で構成した場合について詳述し
ているが、本発明によればこれに限定されず、その他の
公知の回路を用いることにより構成することも可能であ
る。また、上述した実施形態に関わらず、本発明の趣旨
を逸脱しない範囲において種々変形して実施することも
可能である。
【００５５】さらに、上述のごとく開示された実施形態
によって、本願発明にかかるプログラマブル論理回路を
製造することは可能である。 〔３〕付記 （付記１） 論理演算処理を行なう複数の論理ブロック
と、各論理ブロック間を接続するための配線と、該配線
による各論理ブロック間の配線状態をプログラムにより
設定変更しうる配線変更手段と、各論理ブロックに対し
て動作タイミングを与えるクロック信号を供給するため
の、該配線から独立したクロックネットと、該複数の論
理ブロックのうちの非動作論理ブロックへの上記クロッ
ク信号の供給を停止させるように各論理ブロックへの上
記クロック信号の供給／停止を動的に切替制御するクロ
ック制御手段とをそなえて構成されたことを特徴とす
る、プログラマブル論理回路。
【００５６】（付記２） 該クロック制御手段が、該ク
ロックネット上に設けられ、それぞれ、上記クロック信
号の供給／停止の切換を行なう複数の切替部から構成さ
れていることを特徴とする、付記１記載のプログラマブ
ル論理回路。 （付記３） 各切替部が、該クロックネットを成すクロ
ック供給ライン上において、該クロック供給ラインの分
岐点直後に介設されていることを特徴とする、付記２記
載のプログラマブル論理回路。
【００５７】（付記４） 上記クロック信号の供給を停
止した切替部よりも下流側に切替部が存在する場合、該
下流側の切替部が、上記クロック信号を供給する状態に
設定されることを特徴とする、付記２または付記３に記
載のプログラマブル論理回路。 （付記５） 該クロック制御手段が、該複数の論理ブロ
ックのうちの所定の論理ブロックからの制御信号に応じ
て、上記クロック信号の供給／停止の切替を行なうよう
に構成されたことを特徴とする、付記１記載のプログラ
マブル論理回路。
【００５８】（付記６） 該クロック制御手段が、上記
の配線および配線変更手段を介して、上記制御信号を受
けるように構成されたことを特徴とする、付記５記載の
プログラマブル論理回路。 （付記７） 各切替部が、該複数の論理ブロックのうち
の所定の論理ブロックからの制御信号に応じて、上記ク
ロック信号の供給／停止の切替を行なうように構成され
たことを特徴とする、付記２〜付記４のいずれか一項に
記載のプログラマブル論理回路。
【００５９】（付記８） 各切替部が、上記の配線およ
び配線変更手段を介して、上記制御信号を受けるように
構成されたことを特徴とする、付記７記載のプログラマ
ブル論理回路。 （付記９） 各切替部が、上記の制御信号とクロック信
号との論理積を該論理ブロック側へ出力するＡＮＤゲー
トを用いて構成されたことを特徴とする、付記７または
付記８に記載のプログラマブル論理回路。
【００６０】（付記１０） 各切替部が、上記の制御信
号とクロック信号との論理和を該論理ブロック側へ出力
するＯＲゲートを用いて構成されたことを特徴とする、
付記７または付記８に記載のプログラマブル論理回路。 （付記１１） 各切替部が、上記制御信号およびクロッ
ク信号に応じて出力をラッチするラッチ回路と、該ラッ
チ回路の出力と上記クロック信号との論理積を該論理ブ
ロック側へ出力するＡＮＤゲートを用いて構成されたこ
とを特徴とする、付記７または付記８記載のプログラマ
ブル論理回路。
【００６１】（付記１２） 各切替部が、上記制御信号
およびクロック信号に応じて出力をラッチするラッチ回
路と、該ラッチ回路の出力と上記クロック信号との論理
和を該論理ブロック側へ出力するＯＲゲートを用いて構
成されたことを特徴とする、付記７または付記８記載の
プログラマブル論理回路。 （付記１３） 該複数の切替部のうち該クロックネット
の下流側に介設された切替部が、上記の制御信号とクロ
ック信号との論理積または論理和を該論理ブロック側へ
出力するＡＮＤゲートまたはＯＲゲートを用いて構成さ
れるとともに、該複数の切替部のうち該クロックネット
の上流側に介設された切替部が、上記の制御信号および
クロック信号に応じて出力をラッチするラッチ回路と、
該ラッチ回路の出力と上記クロック信号との論理積また
は論理和を該論理ブロック側へ出力するＡＮＤゲートま
たはＯＲゲートとを用いて構成されたことを特徴とす
る、付記７または付記８記載のプログラマブル論理回
路。
【００６２】（付記１４） 各論理ブロックが、上記ク
ロック信号に同期して動作する素子を含んで構成された
ことを特徴とする、付記１〜付記１３のいずれか一項に
記載のプログラマブル論理回路。 （付記１５） 論理演算処理を行なう複数の論理ブロッ
クと、各論理ブロック間を接続するための配線と、該配
線による各論理ブロック間の配線状態をプログラムによ
り設定変更しうる配線変更手段と、各論理ブロックに対
して動作タイミングを与えるためのクロック信号を供給
するための、該配線から独立したクロックネットとを有
してなるプログラマブル論理回路のクロック制御方法で
あって、該複数の論理ブロックのうちの非動作論理ブロ
ックへの上記クロック信号の供給を停止させるための制
御信号を出力する制御信号出力ステップと、該制御信号
出力ステップにて出力された制御信号に応じて、該クロ
ックネットを成すクロック供給ラインにおける分岐点直
後において、該非動作論理ブロックへの上記クロック信
号の供給を停止させる停止ステップとをそなえて構成さ
れたことを特徴とする、プログラマブル論理回路のクロ
ック制御方法。
【００６３】（付記１６） 該プログラマブル論理回路
が、ＦＰＧＡ(Field programmable Gate Array)である
ことを特徴とする、付記１５記載のプログラマブル論理
回路のクロック制御方法。 （付記１７） 該プログラマブル論理回路が、ＣＰＬＤ
(Complex Programmable Logic Device)であることを特
徴とする、付記１５記載のプログラマブル論理回路のク
ロック制御方法。
【００６４】
【発明の効果】以上詳述したように、本発明のプログラ
マブル論理回路によれば、クロック制御手段により、複
数の論理ブロックのうちの非動作論理ブロックへのクロ
ック信号の供給を停止させるように各論理ブロックへの
上記クロック信号の供給／停止を動的に切替制御するこ
とができるので、回路全体としての十分な省電力化ない
し発熱量の低減を図ることができる。
【００６５】また、クロックネットを成すクロック供給
ラインの分岐点直後に複数の切替部を介設しているた
め、クロック信号スキューの問題を発生させず、クロッ
クネット上に既に配置されているバッファを含めてクロ
ック供給／停止を制御できる。更には、論理ブロックか
ら通常の配線を介して制御信号を与えることにより、ク
ロック供給／停止の制御を論理ブロックの動作状態に応
じて容易かつ自由度をもって行なうことができる。
【００６６】さらに、クロック信号の供給を停止した切
替回路よりも下流側に切替回路が存在する場合、下流側
の切替回路をクロック信号を供給する状態に設定してお
くことができるので、クロック信号の供給を停止する上
流側の切替回路に対する制御信号のみアクティブ状態と
すれば足り、下流側に配置される複数の論理ブロックに
対するクロック制御を単一の制御信号によりまとめて制
御することができ、当該下流側に配置された切替部に対
する制御信号をアクティブ状態にする必要がなくなり、
制御を容易とするとともにクロック制御のために使用す
る回路部分を削減させることができる利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるプログラマブル論
理回路としてのＦＰＧＡの一部を示す回路図である。
【図２】図１に示すＦＰＧＡの要部を示す回路図であ
る。
【図３】（Ａ）は第１の態様としての切替回路を示す回
路図、（Ｂ）は第１の態様としての切替回路の動作を説
明するためのタイムチャートである。
【図４】（Ａ）は第２の態様としての切替回路を示す回
路図、（Ｂ）は第２の態様としての切替回路の動作を説
明するためのタイムチャートである。
【図５】（Ａ）は第３の態様としての切替回路を示す回
路図、（Ｂ）は第３の態様としての切替回路の動作を説
明するためのタイムチャートである。
【図６】（Ａ）は第４の態様としての切替回路を示す回
路図、（Ｂ）は第４の態様としての切替回路の動作を説
明するためのタイムチャートである。
【図７】図１に示すＦＰＧＡの要部を示す回路図であ
る。
【図８】従来のプログラマブル論理回路の一例としての
ＦＰＧＡの一部を示す回路図である。
【符号の説明】
１ 論理ブロック ２ 配線 ３ 配線変更スイッチ（配線変更手段） ４ クロックネット ５，５−１〜５−４ 切替回路（切替部） １０ ＦＰＧＡ ５１，５４ ＡＮＤゲート ５２，５５ ＮＯＲゲート ５３ ラッチ回路 １０１ 論理ブロック １０２ 配線 １０３ 配線変更スイッチ １０４ クロックネット
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV13 CA04 CD06 DF08 DF17 EZ20 5F064 AA08 BB19 EE08 EE47 EE54 FF04 FF36 5J042 BA10 CA02 CA15 DA02

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 論理演算処理を行なう複数の論理ブロッ
    クと、 各論理ブロック間を接続するための配線と、 該配線による各論理ブロック間の配線状態をプログラム
    により設定変更しうる配線変更手段と、 各論理ブロックに対して動作タイミングを与えるクロッ
    ク信号を供給するための、該配線から独立したクロック
    ネットと、 該複数の論理ブロックのうちの非動作論理ブロックへの
    上記クロック信号の供給を停止させるように各論理ブロ
    ックへの上記クロック信号の供給／停止を動的に切替制
    御するクロック制御手段とをそなえて構成されたことを
    特徴とする、プログラマブル論理回路。
  2. 【請求項２】 該クロック制御手段が、該クロックネッ
    ト上に設けられ、それぞれ、上記クロック信号の供給／
    停止の切換を行なう複数の切替部から構成されているこ
    とを特徴とする、請求項１記載のプログラマブル論理回
    路。
  3. 【請求項３】 各切替部が、該クロックネットを成すク
    ロック供給ライン上において、該クロック供給ラインの
    分岐点直後に介設されていることを特徴とする、請求項
    ２記載のプログラマブル論理回路。
  4. 【請求項４】 上記クロック信号の供給を停止した切替
    部よりも下流側に切替部が存在する場合、該下流側の切
    替部が、上記クロック信号を供給する状態に設定される
    ことを特徴とする、請求項２または請求項３に記載のプ
    ログラマブル論理回路。
  5. 【請求項５】 論理演算処理を行なう複数の論理ブロッ
    クと、各論理ブロック間を接続するための配線と、該配
    線による各論理ブロック間の配線状態をプログラムによ
    り設定変更しうる配線変更手段と、各論理ブロックに対
    して動作タイミングを与えるためのクロック信号を供給
    するための、該配線から独立したクロックネットとを有
    してなるプログラマブル論理回路のクロック制御方法で
    あって、 該複数の論理ブロックのうちの非動作論理ブロックへの
    上記クロック信号の供給を停止させるための制御信号を
    出力する制御信号出力ステップと、 該制御信号出力ステップにて出力された制御信号に応じ
    て、該クロックネットを成すクロック供給ラインにおけ
    る分岐点直後において、該非動作論理ブロックへの上記
    クロック信号の供給を停止させる停止ステップとをそな
    えて構成されたことを特徴とする、プログラマブル論理
    回路のクロック制御方法。
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