WO2007060868A1 - 論理ブロック制御システム及び論理ブロック制御方法 - Google Patents

Abstract

　プログラマブル論理回路部で対象の処理を実行する上で停止可能なブロック数を取得するとともに、プログラマブル論理回路部が備える複数の論理ブロック各々の停止率を算出する。複数の論理ブロックの中から、停止率の低い順番に停止可能なブロック数分の論理ブロックを選び、選んだ論理ブロックを動作を停止させる論理ブロックに決定して、その動作を停止させる。論理ブロックの動作を停止させる技術として、ゲーディドクロック技術や電源遮断技術などを利用する。

Description

明 細 書

論理ブロック制御システム及び論理ブロック制御方法

技術分野

[0001] 本発明は、 FPGA (Field Programmable Gate Array)や再構成可能ロジック等のプ ログラムにより機能を変更することが可能なプログラマブル論理回路に関する。

背景技術

[0002] 論理演算処理を行う論理ブロックを複数有し、各論理ブロック間の配線状態をプロ グラマブルにすることにより異なる回路動作を可能にするデバイスとして、 FPGAや再 構成可能ロジック等のプログラマブル論理回路が知られている。

また、携帯端末のようなシステムに用いる回路での消費電力を抑える技術として、 動作する必要がないフリップフロップ（以下、 FFという。）などへのクロック供給を止め るゲーディドクロック技術が知られている。また、回路での消費電力を抑える技術とし て、電源とモジュールとの間に配置されたスィッチを必要に応じてオフ状態にし、リー ク電流を削減する技術 (以下、電源遮断技術という。）が知られている。

[0003] そして、消費電力を抑えるゲーディドクロック技術や電源遮断技術をプログラマブル 論理回路に適用することにより、低消費電力のプログラマブル論理回路を実現するこ とができる (例えば、特許文献 1参照。 ) o低消費電力のプログラマブル論理回路の実 現の際に問題となるのがクロックスキューである。

ここで、クロックスキューについて説明する。

[0004] 現在、 LSI (Large Scale Integration)設計において多く用いられている同期設計方 式では、制御用のクロック信号力 例えば、状態を保持するレジスタに同じタイミング で印加される。実際の LSIでは、クロック供給回路の構成の相違により、レジスタ間に おいて、クロック発生源からレジスタまでの間でクロック信号に生じる遅延（以下、クロ ック遅延という。）に遅延差が発生することがある。この遅延差はクロックスキューと呼 ばれる。一定以上のクロックスキューが発生すると、レジスタ間のデータの受け渡しに 誤りが生じ、プログラマブル論理回路が動作不良を起こす。

[0005] さらに、クロックスキューによるプログラマブル論理回路の動作不良について図 12 及び図 13を参照して説明する。図 12及び図 13はクロックスキューに起因するプログ ラマブル論理回路の動作不良を説明するための図である。なお、図 13 (a)は、レジス タ 1001とレジスタ 1002との間で正常にデータの受け渡しが行われている場合を示し ており、図 13 (b)はレジスタ 1001とレジスタ 1002との間で正常にデータの受け渡し が行えて ヽな 、場合を示して 、る。

[0006] 図 12に示す回路例では、レジスタ 1001の出力データがレジスタ 1002に入力デー タとして入力される。レジスタ 1001、 1002には、夫々、クロック信号 CLK1、 CLK2が 入力される。

クロック信号 CLK1が立ち上がって力 クロック信号 CLK2が立ち上がるまでの時 間（クロック信号 CLK1とクロック信号 CLK2との遅延差）を T1001、T1011とする。 また、クロック信号 CLK1が立ち上がつてからレジスタ 1002の入力が変化するまでの 時間を T1002、 T1012とする。

[0007] 時間丁1001が時間丁1002ょり小さぃ図13 (&)の場合、区間 R1000で示すように、 レジスタ 1002の入力が遷移する前にクロック信号 CLK2が立ち上がる。このため、レ ジスタ 1002がクロック信号 CLK2の立ち上がりで取り込むデータは、レジスタ間のデ ータの受け渡しが正常になされているときにレジスタ 1002が取り込むことになる、クロ ック信号 CLK1が立ち上がる前にレジスタ 1001が出力していたデータとなる。

[0008] 時間 T1011が時間 T1012より大きい図 13 (b)の場合、区間 R1010で示すように、 レジスタ 1002の入力が遷移した後にクロック信号 CLK2が立ち上がる。このため、レ ジスタ 1002がクロック信号 CLK2の立ち上がりで取り込むデータは、クロック信号 CL K1の立ち上がりでレジスタ 1001が取り込んだデータとなる。このように、レジスタ 100 1とレジスタ 1002との間のデータの受け渡しが正常に行われないことになる。

[0009] 上述したとおり、一定以上のクロックスキューが発生する場合、レジスタ間のデータ の受け渡しに誤りが生じる。このため、一般に、レジスタ間にクロックスキューを相殺す る遅延素子を挿入し、クロックスキューに起因するレジスタ間のデータの受け渡しの 誤りを回避する。

特許文献 1 :特開 2003— 174358号公報

発明の開示 発明が解決しょうとする課題

[0010] ところで、プログラム論理回路はトランジスタを含む。特に、 Pチャネル MOSトランジ スタ（以下、 PMOSトランジスタという。 )は、 NBTI (Negative Bias Temperature Instab ility)や HCI (Hot Carrier Injection)などによって、経時劣化することが知られている。 例えば、 NBTIは、高温の条件下で PMOSトランジスタがオン状態のときにゲート絶 縁膜とシリコン基板との界面に存在する水素が乖離して固定電荷が形成され、これに よって閾値電圧が上昇し、 PMOSトランジスタの電流能力が低下する現象である。

[0011] トランジスタの経時劣化はクロックスキューの原因となり、これについて図 14及び図 15を用いて説明する。図 14及び図 15はトランジスタの経時劣化に起因するクロック スキューの発生を説明するための図である。

クロック信号 CLKはデューティ比 50%のクロック信号であり、クロック信号 CLKがゲ 一卜回路 2010、 2020に人力される。

[0012] 例えば、初期状態から所定時間、ゲート回路 2010に供給されるィネーブル信号 E N1がハイレベルであり、ゲート回路 2020に供給されるィネーブル信号 EN2がローレ ベルであるとする。

ィネーブル信号 EN1がハイレベルのとき、ゲート回路 2010からクロック信号が出力 される。これにより、 PMOSトランジスタ P2011、 P2012は、ほぼ同じ時間だけオン状 態になり、ほぼ同じだけ NBTIの影響を受け、ほぼ同じだけ電流能力が低下する。

[0013] ィネーブル信号 EN2がローレベルのとき、ゲート回路 2020から常にローレベルの 信号が出力され、 PMOSトランジスタ P2021は常にオン状態になり、常に NBTIの影 響を受け、電流能力は著しく低下する。逆に、 PMOSトランジスタ P2022は常にオフ 状態になり、 NBTIの影響を受けず、電流能力は低下しない。

なお、ここでは、 Nチャネル MOSトランジスタ（以下、 NMOSトランジスタという。）N 2011、 N2012、 N2021、 N2022では電流能力の低下は起こらないものとする。

[0014] 上記の所定期間経過後、図 15に示すように、ィネーブル信号 EN1、 EN2がともに ハイレベルになったとする。

クロック信号 CLKの立ち上がりエッジ E2010に対して、ノード Nl、 N4の信号は所 定時間遅れて立ち上がる。ノード N2、 N5の信号はノード Nl、 N4の信号が立ち上が つてから所定時間遅れて立ち下がる。ノード N3、 N6の信号はノード N2、 N4の信号 が立ち下がってから時間 T2012、T2022遅れて立ち上がる。図 15に示すように、 Ρ MOSトランジスタ P2012は PMOSトランジスタ Ρ2022より電流能力の低下が大きい ので、時間 T2012は時間 Τ2022より大きい。

[0015] クロック信号 CLKの立ち下がりエッジ Ε2020に対して、ノード Nl、 Ν4の信号は所 定時間遅れて立ち下がる。ノード Ν2、 Ν5の信号はノード Nl、 Ν4の信号が立ち下が つてから時間 T2011、 T2021遅れて立ち上がる。ノード Ν3、 Ν6の信号はノード Ν2 、 Ν4の信号が立ち上がって力も所定時間遅れて立ち下がる。図 15に示すように、 Ρ MOSトランジスタ P2011は PMOSトランジスタ P2021より電流能力の低下が小さい ので、時間 T2011は時間 T2021より/ J、さい。

[0016] このように、トランジスタの経時劣化に起因してクロックスキューが発生し、このクロッ タスキューがレジスタ間のデータの受け渡しの誤りの原因になるため、 LSIの設計に おいてはトランジスタの経時劣化に起因するクロックスキューを考慮する必要がある。 なお、図 15に一例を示すように、 PMOSトランジスタなど経時劣化する素子を含む 様々な回路間で経時劣化する素子の動作時間が異なることによって入力に対する出 力の遅延量に差が生じる。

[0017] ところが、上記の特許文献 1はトランジスタの経時劣化に起因するクロックスキューを 考慮して ヽな 、ため、プログラマブル論理回路はトランジスタの経時劣化に起因する クロックスキューによって誤動作する恐れがある。

そこで、本発明は、論理ブロック内の素子の経時劣化に起因するクロックスキューな どによって論理ブロック間のデータの受け渡しの誤動作が起こることを防ぐことが可能 な論理ブロック制御システム及び論理ブロック制御方法を提供することを目的とする。 課題を解決するための手段

[0018] 上記目的を達成するために本発明の論理ブロック制御システムは、論理演算処理 を行う論理ブロックを複数有し、各前記論理ブロック間の配線状態をプログラマブル に設定変更可能なプログラマブル論理回路部と、各前記論理ブロックの停止時間に 基づいて、複数の前記論理ブロックの中から、対象の処理を実行する上で動作を停 止させることが可能な論理ブロックのブロック数分、動作を停止させる論理ブロックを 決定する決定手段と、前記決定手段により決定される前記論理ブロックの動作を停 止させ、前記対象の処理を実行可能となるように各前記論理ブロック間の配線状態 の設定変更を行う制御手段と、を備える。

[0019] 本発明の論理ブロック制御方法は、論理演算処理を行う論理ブロックを複数有し、 各前記論理ブロック間の配線状態をプログラマブルに設定変更可能なプログラマブ ル論理回路部にぉ 、て、各前記論理ブロックの動作を制御する論理ブロック制御方 法であって、各前記論理ブロックの停止時間に基づいて、複数の前記論理ブロック の中から、対象の処理を実行する上で動作を停止させることが可能な論理ブロックの ブロック数分、動作を停止させる論理ブロックを決定する決定ステップと、前記決定ス テツプにより決定される前記論理ブロックの動作を停止させ、前記対象の処理を実行 可能となるように各前記論理ブロック間の配線状態の設定変更を行う制御ステップと 、を有する。

発明の効果

[0020] 上記論理ブロック制御システム及び論理ブロック制御方法の夫々によれば、各論理 ブロックの停止時間を基に動作を停止させる論理ブロックを決定するため、論理プロ ックの動作量を論理ブロック間で均等にすることが可能になる。このため、論理ブロッ ク間で劣化度を均等にすることができ、論理ブロック内の素子の経時劣化に起因する クロックスキューなどによる論理ブロック間のデータの受け渡しの誤りを防ぐことができ る。

[0021] 上記論理ブロック制御システムにおいて、前記決定手段は、前記プログラマブル論 理回路部の動作時間が予め定められる開始時間を越えるまでは動作を停止させる 論理ブロックの決定を行わずに前記論理ブロックの全てを動作させる論理ブロックに 決定し、前記動作時間が前記開始時間を超えると動作を停止させる論理ブロックの 決定を開始するようにしてもょ 、。

[0022] 例えば、 Pチャネル MOSトランジスタは、オン時間が短いときには急激に劣化が進 み、オン時間が長くなるにつれて劣化が進みに《なることが知られている。このため 、オン時間が短いときには各論理ブロック間の停止時間が少し異なるだけで、各論理 ブロック間の劣化の度合いが大きく異なる可能性がある。 上記の論理ブロック制御システムによれば、論理ブロック内の例えば Pチャネル MO Sトランジスタのオン時間が短いときには全ての論理ブロックを動作させるようにして、 全ての論理ブロック内の例えば Pチャネル MOSトランジスタを劣化させるようにしてい る。このため、例えば Pチャネル MOSトランジスタの劣化が急激に進むオン時間が短 いときでも、論理ブロック間の劣化度の差が大きくなることを回避でき、論理ブロック間 のデータの受け渡しを正常に行うことが可能になる。

[0023] 上記論理ブロック制御システムにお!/、て、動作を停止して!/、る前記論理ブロックか ら、動作を停止している前記論理ブロックの停止時間に基づく値が動作している全て の前記論理ブロックの停止時間に基づく値に対して予め定められた範囲に含まれて いない論理ブロックを検出する検出手段をさらに備え、前記制御手段は、前記検出 手段により検出される動作を停止している前記論理ブロックを動作させるようにしても よい。

[0024] これによれば、論理ブロック間の劣化度の差を常に一定範囲内に抑えることが可能 になって、論理ブロック間のデータの受け渡しを正常に行うことが可能になる。

上記論理ブロック制御システムにおいて、各前記論理ブロックに対応して、制御信 号が第 1論理状態のときにクロック信号を通過させ、前記制御信号が第 2論理状態の ときにはクロック信号の通過を遮断するクロックゲート手段をさらに備え、前記制御手 段は、前記決定手段により決定される前記論理ブロックに対応する前記クロックゲー ト手段に供給する前記制御信号を前記第 2論理状態にすることによって当該論理ブ ロックの動作を停止させるようにしてもよい。

[0025] これによれば、論理ブロックの停止制御に既知の技術であるゲーディドクロック技術 を使用するため、論理ブロックの停止制御のための開発負担を軽減することができる 上記論理ブロック制御システムにおいて、各前記論理ブロックに対応して、制御信 号が第 1論理状態のときに前記論理ブロックを電源と電気的に接続し、前記制御信 号が第 2論理状態のときに当該論理ブロックを前記電源と電気的に遮断する電源遮 断手段をさらに備え、前記制御手段は、前記決定手段により決定される前記論理ブ ロックに対応する前記電源遮断手段に供給する前記制御信号を前記第 2論理状態 にすることによって当該論理ブロックの動作を停止させるようにしてもよい。

[0026] これによれば、論理ブロックの停止制御に既知の技術である電源遮断技術を使用 するため、論理ブロックの停止制御のための開発負担を軽減することができる。 本発明の論理ブロック制御システムは、論理演算処理を行う論理ブロックを複数有 し、各前記論理ブロック間の配線状態をプログラマブルに設定変更可能なプログラマ ブル論理回路部と、各前記論理ブロックの動作時間に基づいて、複数の前記論理ブ ロックの中から、対象の処理を実行する上で動作を停止させることが可能な論理プロ ックのブロック数分、動作を停止させる論理ブロックを決定する決定手段と、前記決定 手段により決定される前記論理ブロックの動作を停止させ、前記対象の処理を実行 可能となるように各前記論理ブロック間の配線状態の設定変更を行う制御手段と、を 備える。

[0027] 本発明の論理ブロック制御方法は、論理演算処理を行う論理ブロックを複数有し、 各前記論理ブロック間の配線状態をプログラマブルに設定変更可能なプログラマブ ル論理回路部にぉ 、て、各前記論理ブロックの動作を制御する論理ブロック制御方 法であって、各前記論理ブロックの動作時間に基づいて、複数の前記論理ブロック の中から、対象の処理を実行する上で動作を停止させることが可能な論理ブロックの ブロック数分、動作を停止させる論理ブロックを決定する決定ステップと、前記決定ス テツプにより決定される前記論理ブロックの動作を停止させ、前記対象の処理を実行 可能となるように各前記論理ブロック間の配線状態の設定変更を行う制御ステップと 、を有する。

[0028] 上記論理ブロック制御システム及び論理ブロック制御方法の夫々によれば、各論理 ブロックの動作時間を基に動作を停止させる論理ブロックを決定するため、論理プロ ックの動作量を論理ブロック間で均等にすることが可能になる。このため、論理ブロッ ク間で劣化度を均等にすることができ、論理ブロック内の素子の経時劣化に起因する クロックスキューなどによる論理ブロック間のデータの受け渡しの誤りを防ぐことができ る。

図面の簡単な説明

[0029] [図 1]第 1の実施の形態のプログラマブル論理回路の構成図。 [図 2]図 1の記憶部 3の記憶内容を示す図。

[図 3]図 1の論理ブロック 10の構成図。

[図 4]図 1の制御回路 2及び制御回路 50の構成図。

[図 5]第 1の実施の形態の論理ブロック制御処理のフローチャート。

[図 6]第 1の実施の形態の論理ブロック制御処理の具体例を示す図。

[図 7]第 2の実施の形態の制御回路 50a及び論理ブロック 200の構成図。

[図 8]図 7の電源処断回路 220の構成図。

[図 9]Pチャネル MOSトランジスタの経時劣化の概要を示す図。

[図 10]第 3の実施の形態の制御回路 300の構成図。

[図 11]第 3の実施の形態の論理ブロック制御処理のフローチャート。

[図 12]クロックスキューに起因するプログラマブル論理回路の動作不良を説明するた めの図。

[図 13]クロックスキューに起因するプログラマブル論理回路の動作不良を説明するた めの図。

[図 14]トランジスタの経時劣化に起因するクロックスキューの発生を説明するための 図。

[図 15]トランジスタの経時劣化に起因するクロックスキューの発生を説明するための 図。

符号の説明

1 プログラマブル論理回路部

2 制御回路

2a 停止可能ブロック数取得部

2b 動作クロック数取得部

2c 停止率算出部

2d 停止ブロック決定部

§し' I思

10 論理ブロック

12 クロックゲート回路 12 14 動作量保持部

50 制御回路

51 動作クロック数転送部

52 制御信号生成部

60 動作量保持部

発明を実施するための最良の形態

[0031] 《第 1の実施の形態〉〉

以下、本発明の第 1の実施の形態について図面を参照しつつ説明する。 <全体構成 >

本実施の形態のプログラマブル論理回路の構成について図 1を参照しつつ説明す る。図 1は本実施の形態のプログラマブル論理回路の構成図である。

[0032] 図 1において、プログラマブル論理回路部 1は外部の制御回路 2に制御される。制 御回路 2は記憶部 3にデータの書き込みや記憶部 3からのデータの読み込みを行う。 プログラマブル餘理回路部 1は、複数の論理ブロック 10 (図 1では 4個のみ図示）と 、各論理ブロック 10間を接続する各論理ブロック 10間でデータを受け渡すためのデ ータ配線 30と、各論理ブロック 10間のデータ配線 30の接続をプログラムにより設定 変更するための配線切替スィッチ 20と、を備える。

[0033] プログラマブル論理回路部 1は、さらに、制御回路 50を備え、制御回路 50は、例え ば、動作を停止させる論理ブロックを除く論理ブロックで対象の処理を実現するため に配線切替スィッチ 20の切り替え制御を行う。

プログラマブル餘理回路部 1は、さらに、動作量保持部 60を備える。動作量保持部 60は、不図示の発振回路によって発振されるクロック信号 CLKをカウントすることに よって、プログラマブル論理回路部 1の動作量に対応する動作クロック数を保持する 。動作量保持部 60と制御回路 50とは動作量転送線 80aによって接続されており、動 作量保持部 60に保持されている動作クロック数が制御回路 50によって読み出され、 動作クロック数が制御回路 50によってリセットされる。

[0034] プログラマブル論理回路部 1には、制御回路 50と各論理ブロック 10との間に論理 ブロック 10の動作を制御するための制御信号線 70と、制御回路 50と各論理ブロック 10との間に論理ブロック 10に保持されている動作クロック数を読み出すための動作 量転送線 80とが配設されて ヽる。

なお、図 1では、 1つの論理ブロック 10のみデータ配線 30に接続されている様子を 示して 、るが、全ての論理ブロックがデータ配線 30に接続されて 、る。

(記憶部 3の記憶内容）

図 1の記憶部 3の記憶内容について図 2を参照しつつ説明する。図 2は図 1の記憶 部 3の記憶内容を示す図である。

[0035] 記憶部 3は、プログラマブル論理回路部 1全体の動作量に対応する動作クロック数 を記憶する。図 2では、フィールド「ブロック」の"全体"がプログラマブル論理回路部 1 全体を示す。

また、記憶部 3は、論理ブロック 10毎に、論理ブロック 10の動作量に対応する動作 クロック数を記憶する。図 2ではフィールド「ブロック」の"論理ブロック a"、 "論理ブロッ ク b"、 "論理ブロック c"、 "論理ブロック d"が論理ブロック 10を示す。

(論理ブロック 10の構成）

図 1の論理ブロック 10の構成について図 3を参照しつつ説明する。図 3は図 1の論 理ブロック 10の構成図である。

[0036] 論理ブロック 10は、論理演算処理を行うものであって、クロック信号に同期して動作 するフリップフロップなどの論理素子 11 (図 3では 1個のみ図示）を複数含む。

論理ブロック 10は、入力端がクロック配線 40及び制御信号線 70に接続されたクロ ックゲート回路 12を備える。制御信号線 70の信号レベルがハイレベルのとき、クロッ クゲート回路 12はクロック配線 40を介して供給されるクロック信号を通過させて、出 力端力もクロック信号を出力する。一方、制御信号線 70の信号レベルがローレベル のとき、クロックゲート回路 12はクロック配線 40を介して供給されるクロック信号を遮 断し、出力端力もローレベルの信号を出力する。このように、クロックゲート回路 12に よってクロック信号を遮断することにより、クロックゲート回路 12の後段にある論理素 子 11などの動作が停止させられる。

[0037] クロックゲート回路 12の出力は、 2つのインバータ回路 13a、 13bを介して、論理素 子 11の制御端子に入力される。インバータ回路 13a、 13bは、例えば、 PMOSトラン ジスタと NMOSトランジスタとを含む CMOS型のインバータである。なお、クロックゲ ート回路 12と論理素子 11との間のインバータ回路 13a、 13bの個数は 2個に限られ るものではない。

[0038] 動作量保持部 14は、クロックゲート回路 12の出力をカウントすることによって、論理 ブロック 10の動作クロック数を保持する。クロックゲート回路 12は、制御信号線 70の 信号がハイレベルのときクロック信号を出力し、制御信号線 70の信号がローレベルの ときクロック信号を出力しないので、動作量保持部 14は論理ブロック 10が動作してい る期間のクロック数をカウントすることになる。

[0039] 動作量保持部 14は動作量転送線 80に接続されており、動作量保持部 14に保持さ れている動作クロック数が制御回路 50によって読み出され、動作クロック数が制御回 路 50によってリセットされる。

(制御回路 2、制御回路 50の構成）

図 1の制御回路 2及び制御回路 50の構成について図 4を参照しつつ説明する。図 4は図 1の制御回路 2及び制御回路 50の構成図である。

「制御回路 50の構成」

制御回路 50は、動作クロック数転送部 51と、制御信号生成部 52とを備える。

[0040] 動作クロック数転送部 51は、所定の周期、及びプログラマブル論理回路部 1の論 理構成 (以下、構成という。）を切り替えるタイミングで、動作量保持部 60に保持され た動作クロック数を動作量転送線 80aを介して読み出し、読み出した動作クロック数 を制御回路 2の後述する動作クロック数取得部 2bへ出力する。また、動作クロック数 転送部 51は、動作量保持部 60に保持された動作クロック数を読み出すと、動作保持 部 60に保持された動作クロック数をリセットする。

[0041] また、動作クロック数転送部 51は、論理ブロック 10の各々について、所定の周期、 及びプログラマブル餘理回路部 1の構成を切り替えるタイミングで、動作量保持部 14 に保持された動作クロック数を動作量転送線 80を介して読み出し、読み出した動作 クロック数を動作クロック数取得部 2bへ出力する。また、動作クロック数転送部 51は、 動作量保持部 14に保持された動作クロック数を読み出すと、動作保持部 14に保持 された動作クロック数をリセッ卜する。 [0042] 制御信号生成部 52は、制御回路 2の後述する停止ブロック決定部 2dから動作を止 めると指定された論理ブロック 10に対応する制御信号線 70の信号をローレベルにす る。これによつて、クロックゲート回路 12は供給されるクロック信号を遮断し、クロックゲ ート回路 12の出力はローレベルに固定される。

また、制御信号生成部 52は、停止ブロック決定部 2dから動作を止めると指定され た論理ブロック 10以外の論理ブロック 10に対応する制御信号線 70の信号をハイレ ベルにする。これによつて、クロックゲート回路 12は供給されるクロック信号を通過さ せ、クロックゲート回路 12力らクロック信号が出力される。

「制御回路 2の構成」

制御回路 2は、停止可能ブロック数取得部 2aと、動作クロック数取得部 2bと、停止 率算出部 2c、停止ブロック決定部 2dと、を備える。

[0043] 停止可能ブロック数取得部 2aは、対象の処理を実行する上で動作を停止させるこ とが可能な論理ブロック 10のブロック数（以下、停止可能ブロック数という。）を取得す る。

動作クロック数取得部 2bは、動作クロック数転送部 51から入力される動作量に対応 する動作クロック数を、記憶部 3に記憶されている該当するブロック（全体、論理ブロッ ク aなど）の動作クロック数に加算する。なお、動作クロック数を該当するブロックの動 作クロック数に加算することを可能にするために、例えば、動作クロック数転送部 51 が 、ずれの動作量保持部 14、 60の動作クロック数であるかを示す情報を動作クロッ ク数取得部 2bへ出力する。

[0044] 停止率算出部 2cは、プログラマブル論理回路部 1全体の動作時間 Tallを、記憶部 3に記憶されているフィールド「ブロック」の"全体"に対応する動作クロック数に、クロッ ク信号の 1周期分の時間 Tを乗算することによって算出する。

停止率算出部 2cは、論理ブロック 10の動作時間 Trunを、記憶部 3に記憶されてい るフィールド「ブロック」の当該論理ブロック 10に対応する動作クロック数に上記の時 間 Tを乗算することによって算出する。

[0045] そして、停止率算出部 2cは、論理ブロック 10の停止時間 Tstopを、算出した動作 時間 Tallから当該論理ブロック 10の動作時間 Trunを減算することによって算出する さらに、停止率算出部 2cは、論理ブロック 10の停止率を、算出した当該論理ブロッ ク 10の停止時間 Tstopを算出した動作時間 Tallで除算することによって算出する。

[0046] 停止率算出部 2cは、上記の処理を各々の論理ブロック 10について行い、各々の 論理ブロックの停止率を算出する。

停止ブロック決定部 2dは、複数の論理ブロック 10の中から、停止率算出部 2cによ つて算出された停止率が低い順番に停止可能ブロック数分の論理ブロック 10を選ぶ 。そして、停止ブロック決定部 2dは、選んだ論理ブロック 10を動作を停止させる論理 ブロック（以下、停止ブロックという。 )に決定し、停止ブロックを示す情報を制御回路 5 0の制御信号生成部 52へ出力する。

<動作 >

図 1から図 4を参照して構成を示したプログラマブル論理回路の動作について図 5 を参照しつつ説明する。図 5は図 1のプログラマブル論理回路が行う論理ブロック制 御処理のフローチャートである。

[0047] 停止可能ブロック数取得部 2aは、構成が切り替わるとき、これから行われる構成に 関連して、対象の処理を実行する上で動作を停止させることが可能な論理ブロック 1 0の停止可能ブロック数 Nを取得する（ステップ S101)。

続いて、論理クロック数取得部 2bは動作クロック数転送部 51から入力される動作ク ロック数を基に記憶部 3の内容を更新し、停止率算出部 2cは各論理ブロック 10の停 止率を算出する (ステップ S 102)。

[0048] 停止ブロック決定部 2dは変数 jの値を 0に設定する (ステップ S103)。

停止ブロック決定部 2dは変数 jの値が停止可能ブロック数 N以上であるかを判定す る（ステップ S 104)。

変数 jの値が停止可能ブロック数 N以上でなければ（S 104 : NO)、停止ブロック決 定部 2dは、停止ブロックとして、既に停止ブロックとして決定された論理ブロックを除 いて、停止率が最も低い論理ブロックを停止ブロックに決定する (ステップ S105)。

[0049] 停止ブロック決定部 2dは変数 jの値を 1インクリメントし (ステップ S106)、次にステツ プ S 104の処理が行われる。 変数 jの値が停止可能ブロック数 N以上であれば (S 104 : YES)、制御信号生成部 52は停止ブロックに決定された論理ブロック 10に対応する制御信号線 70の信号を ローレベルにすることによって停止ブロックの動作を止める。また、制御信号生成部 5 2は停止ブロックに決定された論理ブロック 10を除く論理ブロック（以下、動作ブロック という。） 10に対応する制御信号線 70の信号をノ、ィレベルにする。制御部 50は、動 作ブロックで対象の処理の実行を可能にするめに動作ブロック及び停止ブロックに基 づ 、て論理ブロック間の配線状態を設定する (ステップ S107)。

<具体例 >

図 1から図 5を参照しつつ説明したプログラマブル論理回路の動作の具体例につ いて図 6を参照しつつ説明する。図 6は図 1のプログラマブル論理回路が行う論理ブ ロック制御処理の具体例を示す図ある。

[0050] 本具体例では、プログラマブル論理回路部 1は、 4個の論理ブロック 10a〜： LOdを備 え、対象となる処理を実行する上で動作させる必要がある論理ブロックのブロック数 力 個である構成 (構成 A)と、対象となる処理を実行する上で動作させる必要がある 論理ブロックのブロック数が 1個である構成 (構成 B、 C、 D、 E)とを繰り返し行うものと する。なお、構成 B、 C、 D、 Eでの動作時間は同じであるとする。

[0051] 時間 TO〜時間 T1では、制御部 2は論理ブロック 10a〜： LOdの全てを動作させる動 作ブロックに決定する (構成 A)。

時間 T1〜時間 T2では、制御部 2は、論理ブロック 10a〜： LOdの停止率が同じであ るので、論理ブロック 10b〜： LOdを停止ブロックに決定し、論理ブロック 10aを動作ブ ロックに決定する (構成 B)。

[0052] 時間 T2〜時間 T3では、制御部 2は、論理ブロック 10a〜： LOdの全てを動作ブロック に決定する (構成 A)。

時間 T3〜時間 T4では、制御部 2は、論理ブロック 10aの停止率が最も低いので、 論理ブロック 10aを停止ブロックに決定する。また、制御部 2は、論理ブロック 10b〜l 0dの停止率が同じであるので、論理ブロック 10b、 10dを停止ブロックに決定し、論 理ブロック 10cを動作ブロックに決定する（構成 C)。

[0053] 時間 T4〜時間 T5では、制御部 2は、論理ブロック 10a〜： LOdの全てを動作ブロック に決定する (構成 A)。

時間 T5〜時間 T6では、制御部 2は、論理ブロック 10a、 10cの停止率が最も低い ので、論理ブロック 10a、 10cを停止ブロックに決定する。また、制御部 2は、論理ブロ ック 10b、 10dの停止率が同じであるので、論理ブロック 10bを停止ブロックに決定し

、論理ブロック 10dを動作ブロックに決定する (構成 D)。

[0054] 時間 T6〜時間 T7では、制御部 2は、論理ブロック 10a〜： LOdの全てを動作ブロック に決定する (構成 A)。

時間 T7〜時間 T8では、制御部 2は、論理ブロック 10a、 10c、 10dの停止率が最も 低いので、論理ブロック 10a、 10c、 10dを停止ブロックに決定し、論理ブロック 10bを 動作ブロックに決定する (構成 E)。

[0055] 本具体例にお 、て、構成 Aの動作時間を TA、構成 B、 C、 D、 Eの動作時間を TBと すると、論理ブロック間の停止率の差は、最大で TBZ TA+TB)である力 この値 を超えることはない。

論理ブロック間の論理ブロックの経時劣化に起因する最大のクロックスキューは、構 成 Bの処理が終わった後の論理ブロック 10aとそれ以外の論理ブロックとの間のクロッ タスキューである。このため、構成 Bの処理が終わった後の論理ブロック 10aとそれ以 外の論理ブロックとの間のクロックスキューに対処可能なスキューマージンを論理ブロ ック間にいれればよい。

[0056] スキューマージンの設け方としては、全ての論理ブロックの停止率が同じになるまで の全期間にお 、て、最大のクロックスキューに対処可能なスキューマージンを全ブロ ック間に設けてもよい。また、各構成におけるクロック遅延変動量を算出して、算出し たクロック遅延変動量に基づいたスキューマージンを、必要なブロック間に設けてもよ い。

<効果 >

上述した本実施の形態によれば、各論理ブロックの停止時間に関連する停止率を 基に、停止率が低い順に、停止ブロックを決定するようにしているため、論理ブロック 10の動作量を論理ブロック間で均等にすることが可能になる。従って、論理ブロック 間のクロックスキューの大きさを抑えることが可能になって、論理ブロックの経時劣化 に起因するクロックスキューによる論理ブロック間のデータの受け渡しの誤りを防ぐこ とがでさる。

[0057] また、より小さ 、クロックスキューに基づ 、たプログラマブル論理回路の設計を行う なうことが可能なため、論理ブロック間などに挿入する遅延素子の数を少なくすること ができる。これにより、プログラマブル論理回路部などでの消費電力を抑えることがで き、配線混雑を緩和し、プログラマブル論理回路の面積の増大を抑えることができる

《第 2の実施の形態〉〉

以下、本発明の第 2の実施の形態について図面を参照しつつ説明する。

[0058] ただし、第 1の実施の形態は、論理ブロックの動作を停止させるために論理素子な どにクロックの供給を止めるゲーディドクロック技術を用いたものである力 本実施の 形態は論理ブロックの動作を停止させるために論理素子などを電源と遮断する電源 遮断技術を用いるものである。

本実施の形態では、プログラマブル論理回路部 1が備える論理ブロックの構成及び 論理ブロックの動作を停止させる制御信号線 70のレベルが第 1の実施の形態と異な つており、その他の構成は第 1の実施の形態と実質的に同じである。

[0059] なお、第 2の実施の形態では、第 1の実施の形態と実質的に同じ構成要素には第 1 の実施の形態と同じ符号を付し、説明を省略する。

<構成>

(制御回路 50a、論理ブロック 200の構成）

第 2の実施の形態の制御回路 50a及び論理ブロック 200の構成について図 7を参 照しつつ説明する。図 7は本実施の形態の制御回路 50a及び論理ブロック 200の構 成図である。

「制御回路 50aの構成」

制御回路 50aは、動作クロック数転送部 51と、制御信号生成部 52aとを備える。

[0060] 制御信号生成部 52aは制御回路 2の停止ブロック決定部 2dによって停止ブロック に決定された論理ブロック 10に対応する制御信号線 70の信号をハイレベルにし、停 止ブロック以外の論理ブロック 10に対応する制御信号線 70の信号をローレベルにす る。

「論理ブロック 200」

論理ブロック 200は、論理演算処理を行うものであって、クロック信号に同期して動 作するフリップフロップなどの論理素子 210 (図 7では 1個のみ図示）を複数含む。

[0061] 電源遮断回路 220は、制御信号線 70の信号がローレベルのときに論理素子 210 や動作量保持部 230を電源と電気的に接続し、制御信号線 70の信号がハイレベル のときに論理素子 210や動作量保持部 230を電源と電気的に遮断する。

動作量保持部 230は、電源と電気的に接続されている期間、つまり、論理ブロック 2 00が動作している期間、不図示の発振回路によって発振されるクロック信号をカウン トし、論理ブロック 200の動作量に対応する動作クロック数を保持する。

[0062] 動作量保持部 230は動作量転送線 80に接続されており、動作量保持部 230に保 持されている動作クロック数が動作クロック数転送部 51によって読み出され、動作ク ロック数が動作クロック数転送部 51によってリセットされるようになって 、る。

(電源遮断回路の構成）

図 7の電源遮断回路 220の構成について図 8を参照しつつ説明する。図 8は図 7の 電源遮断回路 220の構成図である。

[0063] モジュール 260は図 7の論理素子 210や動作量保持部 230などである。なお、モジ ユール 260に動作量保持部 230が含まれな 、構成であってもよ!/、。

電源遮断回路 220は、ソースが電源に接続され、ドレインがモジュール 260に接続 された PMOSトランジスタ P201と、ドレインがモジュール 260に接続され、ソースがグ ランド板に接続された NMOSトランジスタ N201を備える。 線 70に接続されている。

制御信号線 70の信号がローレベルのとき、モジュール 260は電源に電気的に接続 されて、モジュール 260に電力供給が行われ、モジュール 260は動作を行う。これに 対して、制御信号線 70の信号がハイレベルのとき、モジュール 260は電源に電気的 に遮断されて、モジュール 260に電力供給が行われず、モジュール 260は動作を停 止する。 《第 3の実施の形態〉〉

以下、本発明の第 3の実施の形態について図面を参照しつつ説明する。

[0065] ただし、第 1の実施の形態は各論理ブロック 10の停止率に基づく停止ブロックの決 定処理をプログラマブル論理回路部 1の動作時間にかかわらず常に行うのに対し、 本実施の形態は各論理ブロック 10の停止率に基づく停止ブロックの決定処理をプロ グラマブル論理回路部 1の動作時間が所定範囲にある場合にのみ行うものである。 また、第 2の実施の形態は、第 1の実施の形態の停止率と異なる後述する停止率を 利用する。

[0066] 本実施の形態では、プログラマブル論理回路部 1の外部に設けられた制御回路の 構成が第 1の実施の形態と異なっており、その他の構成は第 1の実施の形態と実質 的に同じである。

なお、第 2の実施の形態では、第 1の実施の形態と実質的に同じ構成要素には第 1 の実施の形態と同じ符号を付し、説明を省略する。

<トランジスタの経時劣化の概要 >

PMOSトランジスタの経時劣化の概要について図 9を参照しつつ説明する。図 9は PMOSトランジスタの経時劣化の概要を示す図である。

[0067] PMOSトランジスタは、オン時間が短いときにはオン時間の増加に対して急激に劣 化し、オン時間が長くなるとオン時間の増加に対して劣化はあまり進まなくなる。なお 、上述したとおり、 PMOSトランジスタの劣化は PMOSトランジスタの閾値電圧の上 昇につながり、 PMOSトランジスタの閾値電圧の増加は、 PMOSトランジスタを含む 論理素子における入力に対する出力の遅延量の増大につながる。

[0068] そこで、論理素子やクロックゲート回路から当該論理素子までの間に配置されたィ ンバータ回路などの経時劣化を考慮して、論理ブロック毎に、時間を変数とするその 遅延変動量を表す関数 Fを用意し、論理ブロックの停止率の算出に当該関数 Fを利 用する。なお、論理ブロックの停止時間が増加するにつれて当該論理ブロックに関す る遅延変動量は増大する。

[0069] クロックゲート回路力 論理素子などのインバータ回路の段数など論理ブロックの構 成によって、停止時間が同じ論理ブロック間であってもそれらの遅延変動量が異なる ことがある。このため、停止時間を全体の動作時間で減算して停止率を求め、当該停 止率を基に停止ブロックを決定した場合には、論理ブロックの実際の遅延変動量を 反映したものとはならな 、ことがある。

[0070] これに対して、遅延変動量を表す関数 Fを用意し、当該関数 Fを利用して停止プロ ックの決定を行えば、論理ブロックの実際の遅延変動量を反映したものになるという 禾 IJ点がある。

<構成>

(制御回路 300の構成）

制御回路 300は、停止可能ブロック数取得部 2aと、動作クロック数取得部 2bと、閾 値比較部 301と、停止率算出部 302、停止ブロック決定部 303とを備える。

[0071] 閾値比較部 301は、記憶部 3に記憶されているフィールド「ブロック」の"全体"に対 応する動作クロック数にクロック信号の周期を乗算した全体の動作量を第 1閾値と比 較するとともに、全体の動作量を第 2閾値と比較する。

第 1閾値及び第 2閾値について述べる。

例えば、一部の論理ブロックを停止させた場合に、論理ブロック間の劣化度の相違 に起因する論理ブロック間のデータの受け渡しにエラーが生じる可能性があると推定 される、プログラマブル論理回路の最大の動作量以上の動作量を第 1閾値にする。

[0072] また、停止時間に基づく停止ブロックの決定処理を行わずに、停止ブロックを任意 に決定しても、論理ブロック間の劣化度の相違に起因する論理ブロック間のデータの 受け渡しにエラーが生じないと推定されるプログラマブル餘理回路の最小の動作量 以上の動作量を第 2閾値にする。

なお、第 1閾値は第 2閾値より小さい。

[0073] 停止率算出部 302は、停止率算出部 2cと実質的に同じ処理を行って、プログラマ ブル論理回路部 1全体の動作時間 Tallと、論理ブロック 10の停止時間 Tstopとを算 出する。

停止率算出部 302は、 F (Tall)と論理ブロック 10の F (Tstop)とを算出し、当該論 理ブロック 10の停止率を F (Tstop)を F (Tall)で除算することによって算出する。

[0074] 停止率算出部 302は、上記の処理を各々の論理ブロック 10について行い、各々の 論理ブロックの停止率を算出する。

停止ブロック決定部 303は、閾値比較部 301の比較の結果、全体の動作量が第 1 閾値未満の場合には、停止ブロックをなしとし、全ての論理ブロック 10を動作ブロック に決定する。

[0075] 停止ブロック決定部 303は、閾値比較部 301の比較の結果、全体の動作量が第 1 閾値以上で第 2閾値未満の場合、停止ブロック 2dと同じ処理を行い、停止ブロックの 決定を行う。

停止ブロック決定部 303は、閾値比較部 301の比較の結果、全体の動作量が第 2 閾値以上の場合、プログラマブル論理回路部 1が備える複数の論理ブロックから、任 意に停止可能ブロック数分の論理ブロック 10を停止ブロックに決定する。

[0076] なお、全体の動作量が第 2閾値以上の場合に停止ブロックを複数の論理ブロックか ら任意に決定することによって、停止ブロックの決定処理の負荷が軽減され、動作量 保持部の規模を小さくすることができる。

<動作 >

図 10を参照して説明したプログラマブル論理回路の動作について図 11を参照し つつ説明する。図 11は図 10のプログラマブル論理回路が行う論理ブロック制御処理 のフローチャートである。

[0077] 閾値比較部 301は、プログラマブル論理回路部 1の全体の動作量が第 1閾値未満 であるかを判定する（ステップ S201)。

全体の動作量が第 1閾値未満であれば (S201： YES)、停止ブロック決定部 302は 、停止ブロックをなしに決定し、制御部 50は全ての論理ブロックを動作させる (ステツ プ S202)。

[0078] 全体の動作量が第 1閾値未満でなければ (S201： NO)、閾値比較部 301は、プロ グラマブル論理回路部 1の全体の動作量が第 2閾値未満であるかを判定する (ステツ プ S203)。

全体の動作量が第 2閾値未満であれば（S203 : YES)、ステップ S204〜ステップ S 210で行われる。ステップ S204〜ステップ S210では、論理ブロックの停止率の算出 の仕方を除き、図 5のステップ S101〜ステップ S107と実質的に同じ処理が行われる [0079] 全体の動作量が第 2閾値未満でなければ (S203： NO)、停止可能ブロック数取得 部 2aは、対象の処理を実行する上で動作を停止させることが可能な論理ブロック 10 の停止可能ブロック数 Nを取得する（ステップ S211)。

停止ブロック決定部 303は、動作を停止させる論理ブロックとして、プログラマブル 論理回路 1が備える複数の論理ブロックから、任意に、停止可能ブロック数 N分の論 理ブロックを選び、選んだ論理ブロックを停止ブロックに決定する（ステップ S212)。

[0080] 制御部 50は、ステップ S212で決定された停止ブロックの動作を停止させる（ステツ プ S213)。

《補足〉〉

なお、本発明は上記各実施の形態で説明した内容に限定されず、本発明の目的と それに関連又は付随する目的を達成するためのいかなる形態においても実施可能 であり、例えば、以下であってもよい。

(1)上記の実施の形態では、論理ブロックの停止時間を基に動作を停止させる論理 ブロックを決定するようにしている力 論理ブロックの動作時間を基に動作を停止させ る論理ブロックを決定するようにしてもょ 、。

[0081] 例えば、各々の論理ブロックにつ 、て、論理ブロックの動作時間 Trunをプログラマ ブル論理回路の全体の動作時間 Tallで除算し、論理ブロックの稼働率を算出する。 そして、プログラマブル論理回路部が備える複数の論理ブロックの中から、稼働率が 高 、順番に、停止可能な論理ブロックのブロック数分の論理ブロックを停止ブロック に決定するようにしてもよい。

(2)上記の第 1及び第 2の実施の形態においても、第 3の実施の形態と同じぐプログ ラマブル論理回路部 1の動作量が第 1閾値以上で第 2閾値未満の場合にだけ、停止 時間に基づく停止率を利用した停止ブロックの決定処理を実行するようにしてもよい

(3)上記実施の形態では各論理ブロックの停止率を利用して停止ブロックを決定す るようにしている力 各論理ブロックの停止時間そのものを利用してもよぐ各論理ブ ロックの停止回数を利用するようにしてもよい。 (4)上記実施の形態に、例えば、プログラム論理回路が動作している期間中、各論 理ブロックの停止率を算出し、停止ブロックの停止率が全ての動作ブロックの停止率 に対して所定の範囲にあるかを判断し、停止率が何れかの動作ブロックの停止率に 対して所定の範囲内になかった停止ブロックを検出し、検出した停止ブロックを強制 的に動作させる機能を付加してもよい。ここで、所定の範囲は、論理ブロック間の劣 化度の差により論理ブロック間でデータの受け渡しができなくなる可能性があると推 定される論理ブロック間の停止率の差を基に定められる設計事項である。例えば、所 定の範囲は、動作している論理ブロックの停止率の 90%以上である。

(5)上記の実施の形態では、プログラム論理回路部の全体の動作量や各論理ブロッ クの動作量を計測するために、不図示の発振回路が発振するクロック信号のクロック 数をカウントするようにしているが、不図示の発振回路が発振するクロック信号を分周 回路で分周し、分周したクロック信号をカウントするようにしてもょ 、。

(6)上記実施の形態では、プログラマブル論理回路部 1が備える論理ブロックを夫々 独立して論理ブロックの停止などの動作状態を制御して!/、るが、複数の論理ブロック を複数のグループに分け、グループ単位で論理ブロックの停止などの動作状態を制 御するようにしてもよい。この場合、論理ブロックの停止などの動作状態の制御に必 要な配線資源や論理資源を節約することができる。

(7)上記実施の形態では、論理ブロックの停止制御などを行う制御機構を、プロダラ マブル論理回路部 1の外部と内部の夫々に分割して設けた制御回路で実現している が、外部のみに設けた制御回路又は内部のみに設けた制御回路で実現するようにし てもよい。さらに、上記制御機構の機能の一部を有する制御回路を論理ブロック内に 設けるようにしてもよい。

(8)上記実施の形態では、制御回路を論理ブロックとは別に設けている力 論理プロ ックの何れかを制御回路に利用するようにしてもよい。この場合、制御に適した論理 粒度の論理ブロックを制御回路に用いれば、プログラマブル論理回路の小型化や低 消費電力化を実現することができる。

(9)上記実施の形態に、各論理ブロックの停止状況を示すレジスタを設けてもよい。 この場合、レジスタ値を利用することによって、動作開始後に、構成が追加変更され る場合でも各論理ブロックの動作状況にあった制御を行うことができる。

(10)上記実施の形態では、実動作中に構成が切り替わるときに停止ブロックの選択 処理を行うようにして ヽるが、処理を行う構成及び当該構成の実行時間を利用して予 め停止ブロックの選択処理を行ってもよ！、。

(11)上記実施の形態では、クロックゲート回路や電源遮断回路を論理ブロックの内 部に設けた場合であるが、全ての論理ブロックにおいてクロックゲート回路や電源遮 断回路を論理ブロックの外部に設けてもよぐ一部の論理ブロックにおいてのみクロッ クゲート回路や電源遮断回路を論理ブロックの外部に設けてもよい。

(12)第 2の実施の形態では、電源とモジュールの間を電気的に接続するカゝ切断する かによつて論理ブロックの動作状態を制御している力 電源電圧のレベルを切り替え ることによって論理ブロックの動作状態を制御するようにしてもよい。

(13)第 2の実施の形態では、電源とモジュール 260とを電気的に接続し或!ヽは遮断 するためのスィッチ手段（PMOSトランジスタ P201)と、モジュール 260とグランド板と を電気的に接続し或いは遮断するためのスィッチ手段 (NMOSトランジスタ N201)と を設けている力 電源とモジュール 260とを電気的に接続し或いは遮断するスィッチ 手段のみを設けるようにしてもよぐモジュール 260とグランド板とを電気的に接続し 或いは遮断するスィッチ手段のみを設けるようにしてもょ 、。

(14)上記実施の形態のプログラマブル論理回路を携帯電話機に適用する場合、無 線基地局が送信するビーコン信号を間欠受信するタイミングで、動作を停止させる論 理ブロックの決定処理を行うようにしてもよ 、。

(15)上記実施の形態において、動作量保持部がクロック信号をカウントすることによ つてプログラマブル論理回路部全体や論理ブロックの動作クロック数を保持するよう にしている力 動作量保持部を不揮発性のメモリなどで構成するとともに、クロック信 号をカウントする専用のカウンタ回路を設け、制御回路が動作している論理ブロック やプログラマブル論理回路部に対応する動作量保持部の値をカウンタ回路の出力 に応じて 1インクリメントするようにしてもよ!、。

上記実施の形態にお!、て、記憶部 3を不揮発性メモリや HDD (Hard Disk Drive)な どで構成してもよ 、。 産業上の利用可能性

本発明は、プログラマブル論理回路が備える論理ブロックの動作制御に利用するこ とがでさる。

Claims

請求の範囲

[1] 論理演算処理を行う論理ブロックを複数有し、各前記論理ブロック間の配線状態を プログラマブルに設定変更可能なプログラマブル餘理回路部と、

各前記論理ブロックの停止時間に基づいて、複数の前記論理ブロックの中から、対 象の処理を実行する上で動作を停止させることが可能な論理ブロックのブロック数分 、動作を停止させる論理ブロックを決定する決定手段と、

前記決定手段により決定される前記論理ブロックの動作を停止させ、前記対象の処 理を実行可能となるように各前記論理ブロック間の配線状態の設定変更を行う制御 手段と、

を備えることを特徴とする論理ブロック制御システム。

[2] 前記決定手段は、

前記プログラマブル論理回路部の動作時間が予め定められる開始時間を越えるま では動作を停止させる論理ブロックの決定を行わずに前記論理ブロックの全てを動 作させる論理ブロックに決定し、

前記動作時間が前記開始時間を超えると動作を停止させる論理ブロックの決定を 開始する

ことを特徴とする請求項 1記載の論理ブロック制御システム。

[3] 動作を停止して 、る前記論理ブロックから、動作を停止して!/、る前記論理ブロック の停止時間に基づく値が動作して 、る全ての前記論理ブロックの停止時間に基づく 値に対して予め定められた範囲に含まれて 、な 、論理ブロックを検出する検出手段 をさらに備え、

前記制御手段は、前記検出手段により検出される動作を停止している前記論理ブ ロックを動作させることを特徴とする請求項 1記載の論理ブロック制御システム。

[4] 各前記論理ブロックに対応して、制御信号が第 1論理状態のときにクロック信号を 通過させ、前記制御信号が第 2論理状態のときにはクロック信号の通過を遮断するク ロックゲート手段をさらに備え、

前記制御手段は、前記決定手段により決定される前記論理ブロックに対応する前 記クロックゲート手段に供給する前記制御信号を前記第 2論理状態にすることによつ て当該論理ブロックの動作を停止させることを特徴とする請求項 1記載の論理ブロッ ク制御システム。

[5] 各前記論理ブロックに対応して、制御信号が第 1論理状態のときに前記論理ブロッ クを電源と電気的に接続し、前記制御信号が第 2論理状態のときに当該論理ブロック を前記電源と電気的に遮断する電源遮断手段をさらに備え、

前記制御手段は、前記決定手段により決定される前記論理ブロックに対応する前 記電源遮断手段に供給する前記制御信号を前記第 2論理状態にすることによって当 該論理ブロックの動作を停止させることを特徴とする請求項 1記載の論理ブロック制 御システム。

[6] 論理演算処理を行う論理ブロックを複数有し、各前記論理ブロック間の配線状態を プログラマブルに設定変更可能なプログラマブル餘理回路部と、

各前記論理ブロックの動作時間に基づいて、複数の前記論理ブロックの中から、対 象の処理を実行する上で動作を停止させることが可能な論理ブロックのブロック数分 、動作を停止させる論理ブロックを決定する決定手段と、

前記決定手段により決定される前記論理ブロックの動作を停止させ、前記対象の処 理を実行可能となるように各前記論理ブロック間の配線状態の設定変更を行う制御 手段と、

を備えることを特徴とする論理ブロック制御システム。

[7] 論理演算処理を行う論理ブロックを複数有し、各前記論理ブロック間の配線状態を プログラマブルに設定変更可能なプログラマブル餘理回路部にぉ 、て、各前記論理 ブロックの動作を制御する論理ブロック制御方法であって、

各前記論理ブロックの停止時間に基づいて、複数の前記論理ブロックの中から、対 象の処理を実行する上で動作を停止させることが可能な論理ブロックのブロック数分 、動作を停止させる論理ブロックを決定する決定ステップと、

前記決定ステップにより決定される前記論理ブロックの動作を停止させ、前記対象 の処理を実行可能となるように各前記論理ブロック間の配線状態の設定変更を行う 制御ステップと、

を有することを特徴とする論理ブロック制御方法。 論理演算処理を行う論理ブロックを複数有し、各前記論理ブロック間の配線状態を プログラマブルに設定変更可能なプログラマブル餘理回路部にぉ 、て、各前記論理 ブロックの動作を制御する論理ブロック制御方法であって、

各前記論理ブロックの動作時間に基づいて、複数の前記論理ブロックの中から、対 象の処理を実行する上で動作を停止させることが可能な論理ブロックのブロック数分 、動作を停止させる論理ブロックを決定する決定ステップと、

前記決定ステップにより決定される前記論理ブロックの動作を停止させ、前記対象 の処理を実行可能となるように各前記論理ブロック間の配線状態の設定変更を行う 制御ステップと、

を有することを特徴とする論理ブロック制御方法。