JP3667461B2 - パルス生成回路およびそれを搭載した半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、パルス生成回路およびそれを搭載した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図８は例えばウエスト，エシュライアン共著「ＣＭＯＳ ＶＬＳＩ設計の原理（第２版）」アディソン・ウェズレイ，１９９４年，第３４６頁（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ ａｎｄ Ｋａｍｒａｎ Ｅｓｈｒａｇｈｉａｎ，Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ （Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９９４，ｐ．３４６）に記載された２相クロックおよびそれらを入力とするデータラッチ並びにその動作を示す図である。
【０００３】
図において、６２は第１データラッチ、６４は第２データラッチ、６６は第１データラッチ６２のトランスミッションゲート、６８は第１データラッチ６２のインバータ、７０は第２データラッチ６４のトランスミッションゲート、７２は第２データラッチ６４のインバータである。
【０００４】
ＳＷ１は第１データラッチ６２のトランスミッションゲート６６を模式化したスイッチ、Ｃ１はインバータ６８のゲート容量とトランスミッションゲート６６の出力容量との合成容量である。ＳＷ２は第２データラッチ６４のトランスミッションゲート７０を模式化したスイッチ、Ｃ２はインバータ７２のゲート容量とトランスミッションゲート７０の出力容量との合成容量である。
【０００５】
ｐｈｉ１，ｐｈｉ２はクロック、Ｄはデータラッチ６２の入力信号、Ｑはデータラッチ６４の出力信号である。
【０００６】
図８（ａ）に示すように、第１データラッチ６２と第２データラッチ６４とは直列接続されている。入力信号Ｄは第１データラッチ６２に取り込まれた後、第２データラッチ６４に伝達され、第２データラッチ６４から出力信号Ｑとして出力される。
【０００７】
次に動作について説明する。
図８（ａ）に示す回路は、図８（ｂ）に示す２相のクロックｐｈｉ１，ｐｈｉ２によって動作する２つのデータラッチ６２，６４から成る。２つのデータラッチ６２，６４は、図８（ｃ）および（ｄ）に示すように、容量Ｃ１またはＣ２に電荷をダイナミックに保持することによりデータの保持動作を行う。まず図８（ｃ）に示すように、クロックｐｈｉ１が“Ｈ”の期間にスイッチＳＷ１が閉じて入力信号Ｄが電荷として容量Ｃ１に保持される。すなわちクロックｐｈｉ１が“Ｈ”の期間に、入力データが第１データラッチ６２に保持される。次に図８（ｄ）に示すように、クロックｐｈｉ１が“Ｌ”になった後、クロックｐｈｉ２が“Ｈ”になるとスイッチＳＷ２が閉じ、第１データラッチ６２の出力データが容量Ｃ２に保持される。すなわちクロックｐｈｉ２が“Ｈ”の期間には、第１データラッチ６２に保持されていたデータが第２データラッチ６４に転送され、第２データラッチ６４に保持される。同時に第２データラッチ６４に保持されているデータは、インバータ７２から出力信号Ｑとして外部に出力される。
【０００８】
続いて２相クロックを用いた演算回路の動作例を説明する。図９は演算回路の構成を簡単化して示した図であり、図において、７４は第１データラッチ、７６は組み合わせ論理回路から成る演算回路、７８は第２データラッチ、８０はデータバスである。
【０００９】
図９に示す回路は、第１データラッチ７４、演算回路７６および第２データラッチ７８が直列接続されており、第２データラッチ７８の出力端子と第１データラッチ７４の入力端子とがデータバス８０で接続されている。
【００１０】
次に動作について説明する。
第１データラッチ７４はクロックｐｈｉ１が“Ｈ”の期間に演算回路７６への入力データをデータバス８０から取り込む。第２データラッチ７８はクロックｐｈｉ２が“Ｈ”の期間に演算回路７６から出力データを取り込んで保持すると同時にデータバス８０に出力する。演算回路７６はクロックｐｈｉ１の立ち上がり時から演算を開始するから、演算回路７６の出力は演算が終了するまで不必要な遷移（グリッチ）を行う。
【００１１】
演算に要する時間は、最悪の場合クロックｐｈｉ２の立ち下がり直前までである。図１０は演算に長時間を要する最悪時のタイミングチャートの例である。図１０には上からクロックｐｈｉ１、クロックｐｈｉ２、第１データラッチ７４、第２データラッチ７８およびデータバス８０のタイミングチャートが示されている。図１０から、第２データラッチ７８ではクロックｐｈｉ２が“Ｈ”の期間中データの遷移が起こっており、データバス８０には遷移しているデータがそのまま出力されていることが分かる。
【００１２】
【発明が解決しようとする課題】
従来のパルス生成回路は以上のように構成されているので、最悪の場合、クロックｐｈｉ２が“Ｈ”の期間中データバス８０が不必要な遷移を行っていた。半導体集積回路装置では、データバスに多数のデータラッチが接続され、さらに装置内の機能回路を接続するために装置全体に布線されている。この結果、半導体集積回路装置は大きな浮遊容量を有しているから、データバスが不必要な遷移をすると電力が消費される。このように、従来のパルス生成回路には、データバスが不必要な遷移をすることに起因して無駄な電力消費が行われるという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、データバスの不必要な遷移を低減して低消費電力化を実現できるパルス生成回路およびそれを搭載した半導体集積回路装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るパルス生成回路は、１つの入力パルス信号を入力してデューティの小さな２相パルス信号である第１パルス信号および第２パルス信号を生成するパルス生成回路において、第１遅延回路、第２遅延回路および論理合成回路を備え、第２パルス信号が立ち下がるのと同時に第１パルス信号が立ち上がる、第１パルス信号および第２パルス信号を生成するものである。
【００１５】
請求項２記載の発明に係るパルス生成回路は、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、第１中間信号を所定時間遅延させる第２遅延回路と、前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路と、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とを備えるものである。
【００１６】
請求項３記載の発明に係るパルス生成回路は、入力パルス信号を所定時間遅延させる第１遅延回路と、該第１遅延回路の出力信号を所定時間遅延させる第２遅延回路と、前記第１遅延回路の出力信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第１パルス信号を出力する第４論理積回路と、前記第１遅延回路の出力信号の反転論理信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２パルス信号を出力する第５論理積回路とを備えるものである。
【００１７】
請求項４記載の発明に係るパルス生成回路は、第１遅延回路または第２遅延回路が、常時、入力信号を取り込むデータラッチから成るものである。
【００１８】
請求項５記載の発明に係るパルス生成回路は、第２遅延回路の遅延時間を第１遅延回路の遅延時間よりも長くしたものである。
【００１９】
請求項６記載の発明に係る半導体集積回路装置は、第１データラッチ、組み合わせ回路、第２データラッチおよびデータバスから成る半導体集積回路装置において、前記組み合わせ回路は前記第１データラッチの出力を入力し、前記第２データラッチは前記組み合わせ回路の出力を入力して保持すると同時に前記データバスに出力し、前記第１データラッチは前記データバスからデータを入力し、前記第１データラッチおよび前記第２データラッチは、請求項１から請求項５のうちのいずれか１項記載のパルス生成回路が生成する第１パルス信号および第２パルス信号をそれぞれのクロックとするものである。
【００２０】
請求項７記載の発明に係る半導体集積回路装置は、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、前記第１中間信号を所定時間遅延させる第２遅延回路と、該第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路とから成る第１パルス生成回路を一箇所に搭載し、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とから成る第２パルス生成回路を複数個の機能回路部にそれぞれ搭載したものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるパルス生成回路を示す図であり、図において、１２は第１パルス生成回路、１４は第２パルス生成回路、１６は第１遅延回路、１８は第２遅延回路、２０は第１論理積回路、２２は第２論理積回路、２４は第３論理積回路である。
【００２２】
ＸＩＮは入力パルス信号、ＴＡ，ＴＢは第１パルス生成回路１２が出力する中間信号（第１中間信号，第２中間信号）、Ｔ１，Ｔ２は第２パルス生成回路１４が出力する２相のパルス信号（第１パルス信号，第２パルス信号）である。
【００２３】
第１パルス生成回路１２は、第１遅延回路１６、第２遅延回路１８および第１論理積回路２０の直列接続から成る。第１遅延回路１６には入力パルス信号ＸＩＮが入力され、中間信号ＴＡが出力されると共に、その出力は第２遅延回路１８に入力する。第１論理積回路２０には、第２遅延回路１８の出力が反転入力すると共に入力パルス信号ＸＩＮが入力し、中間信号ＴＢが出力される。
【００２４】
第２パルス生成回路１４は、第２論理積回路２２および第３論理積回路２４の並列接続から成る。第２論理積回路２２には、中間信号ＴＡおよびＴＢが入力され、パルス信号Ｔ１が出力される。第３論理積回路２４には、中間信号ＴＡの反転論理信号および中間信号ＴＢが入力され、パルス信号Ｔ２が出力される。
【００２５】
次に動作について説明する。
図２は図１に示すこの発明の実施の形態１によるパルス生成回路の各信号のタイミングチャートであり、上から入力パルス信号ＸＩＮ、中間信号ＴＡ、中間信号ＴＢ、パルス信号Ｔ１およびパルス信号Ｔ２の動作タイミングが示されている。
【００２６】
中間信号ＴＡは、入力パルス信号ＸＩＮが第１遅延回路１６によってｔ１だけ遅延された信号である。中間信号ＴＢは、中間信号ＴＡが第２遅延回路１８によってｔ２だけ遅延された信号の反転論理信号と入力パルス信号ＸＩＮとの論理積をとった信号である。すなわち中間信号ＴＢは、第１遅延回路１６および第２遅延回路１８の遅延時間（ｔ１＋ｔ２）と同一のパルス幅を有する信号である。
【００２７】
パルス信号Ｔ１は中間信号ＴＡと中間信号ＴＢとの論理積信号であり、パルス信号Ｔ２は中間信号ＴＡの反転論理信号と中間信号ＴＢとの論理積信号である。すなわちパルス信号Ｔ１は第２遅延回路１８の遅延時間ｔ２と同一のパルス幅を有する信号であり、パルス信号Ｔ２は第１遅延回路１６の遅延時間ｔ１と同一のパルス幅を有する信号である。
【００２８】
以上のように、この実施の形態１によれば、デューティの小さな２相パルス信号を生成することのできるパルス生成回路が得られる。
【００２９】
実施の形態２．
図３はこの発明の実施の形態２による演算回路を示す図であり、図１に示す実施の形態１によるパルス生成回路が生成するパルス信号Ｔ１，Ｔ２を２相のクロックＣＬＫ１，ＣＬＫ２として用いた演算回路を示す図である。図において、３２は第１データラッチ、３４は組み合わせ論理回路から成る演算回路（組み合わせ回路）、３６は第２データラッチ、３８はデータバスである。
【００３０】
図３に示す回路は、第１データラッチ３２、演算回路３４および第２データラッチ３６が直列接続されており、第２データラッチ３６の出力端子と第１データラッチ３２の入力端子とがデータバス３８で接続されている。
【００３１】
第１データラッチ３２はクロックＣＬＫ１でタイミング駆動され、第２データラッチ３６はクロックＣＬＫ２でタイミング駆動される。
【００３２】
次に動作について説明する。
図４は図３に示す実施の形態２による演算回路の各信号のタイミングチャートであり、上からクロックＣＬＫ１、クロックＣＬＫ２、第１データラッチ３２の信号、第２データラッチ３６の信号およびデータバス３８の信号の動作タイミングが示されている。
【００３３】
第１データラッチ３２はクロックＣＬＫ１が“Ｈ”の期間に演算回路３４への入力データをデータバス３８から取り込む。第２データラッチ３６はクロックＣＬＫ２が“Ｈ”の期間に演算回路３４から出力データを取り込んで保持すると同時にデータバス３８に出力する。演算回路３４はクロックＣＬＫ１の立ち上がり時から演算を開始する。演算回路３４の出力は演算を終了するまで不必要な遷移（グリッチ）を行うが、演算期間中、２相のクロックＣＬＫ１，ＣＬＫ２は共に“Ｌ”であるから、第２データラッチ３６が不必要な遷移を行っているデータを取り込むことはない。第２データラッチ３６には、演算処理を完了したデータまたは演算完了データヘ遷移中のデータが保持される。したがってデータバス３８には演算処理が完了したデータまたは演算完了データヘ遷移中のデータだけが出力されるので、データバス３８の不必要な遷移を低減することができる。その結果、データバス３８の無駄な電力消費を削減することができる。
【００３４】
以上説明を簡単にするために、データバス３８へデータを出力するデータラッチは第２データラッチ３６だけの場合を示したが、データバス３８にデータを出力するデータラッチが複数個接続されている場合であっても、通常、データバス３８にデータ出力を行うのは選択された１個のデータラッチだけとするような構成をとるため、データバス３８の遷移動作は上述したものと同様である。
【００３５】
以上のように、この実施の形態２によれば、２相クロックで動作する演算回路において、データをラッチするのに必要な最小限のクロック幅を有する２相のクロックＣＬＫ１，ＣＬＫ２を供給するようにしている。また、データバス３８にデータを出力する第２データラッチ３６に供給されるクロックＣＬＫ２が立ち下がると同時にデータバス３８からデータを取り込む第１データラッチ３２に供給されるクロックＣＬＫ１が立ち上がる。後者のクロックＣＬＫ１が立ち下がってから前者のクロックＣＬＫ２が立ち上がるまでの期間に演算回路３４は演算処理を行う。この期間はクロックＣＬＫ１およびクロックＣＬＫ２が共に“Ｌ”期間であり、かつデータバス３８に演算結果データを出力する第２データラッチ３６に供給されるクロックＣＬＫ２が立ち下がると同時に、データバス３８から演算結果データを取り込む第１データラッチ３２に供給されるクロックＣＬＫ１が立ち下がるから、不必要な遷移データが取り込まれることがない。このように、この実施の形態２によれば、不必要なデータバスの遷移が起こらないから、不必要なデータバスの遷移に起因する電力消費を削減することができる。
【００３６】
また、第１データラッチ３２はデータバス３８から確定した（遷移のない）データを取り込むだけであるから、供給されるクロックＣＬＫ１はパルス幅の広いものでもよい。クロックＣＬＫ１のパルス幅は、図１に示した実施の形態１によるパルス生成回路の第２遅延回路１８の遅延時間を第１遅延回路１６の遅延時間よりも長く設定することにより、広くすることができる。
【００３７】
実施の形態３．
この発明に係るパルス生成回路を半導体集積回路装置に搭載する場合、２種類のパルス信号分配方法が考えられる。一つは、パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体にパルス信号Ｔ１，Ｔ２を分配する方法である。もう一つは、中間信号ＴＡ，ＴＢを生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号ＴＡ，ＴＢを分配し、パルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載してパルス信号Ｔ１，Ｔ２は各機能回路部内だけに分配する方法である。
【００３８】
図５はこの発明の実施の形態３による中間信号を生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号を分配し、パルス信号を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載した半導体集積回路装置を示す図である。図において、１２は中間信号ＴＡ，ＴＢを生成する第１パルス生成回路であり、図１に示したものと同じである。１４ａ〜１４ｄはパルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路であり、図１に示したものと同じである。４０ａ〜４０ｄは半導体集積回路装置内に形成された機能回路部である。
【００３９】
図５に示す半導体集積回路装置において、中間信号ＴＡ，ＴＢを生成する第１パルス生成回路１２は、一箇所に搭載されており、半導体集積回路装置全体に中間信号ＴＡ，ＴＢを分配する。パルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路１４ａ〜１４ｄは各機能回路部４０ａ〜４０ｄに個別に搭載されており、パルス信号Ｔ１，Ｔ２は当該機能回路部内だけに分配される。
【００４０】
以上のように、この実施の形態３によれば、半導体集積回路全体に分配する信号をパルス信号Ｔ１，Ｔ２よりパルス幅の長い中間信号ＴＡ，ＴＢにすることができるから、データラッチに供給するパルス信号Ｔ１，Ｔ２のパルス幅をより短くすることができるので、高速動作のクロック供給に適する。
【００４１】
実施の形態４．
図６はこの発明の実施の形態４による遅延回路の例を示す図であり、図において、４２はトランスミッションゲート、４４，４６，４８はインバータである。この発明の実施の形態４による遅延回路は、図１に示した実施の形態１によるパルス生成回路の第１遅延回路１６および第２遅延回路１８として用いるのに好適である。すなわち、図６に示す遅延回路は常時入力信号を取り込むことのできるデータラッチから成るから、図１に示すパルス生成回路の第１遅延回路１６または第２遅延回路１８として用いることにより、パルス幅の狭いパルス信号Ｔ２を得ることができる。したがって、このパルス幅の狭いパルス信号Ｔ２を図３に示す演算回路の第２データラッチ３６のクロックＣＬＫ２として用いることにより、演算結果データをデータバス３８に出力する時間を必要最小限にすることができるから、不必要なデータバスの遷移が起こらない。
【００４２】
また図１に示したパルス生成回路の第２遅延回路１８の遅延によって生成されるパルス信号Ｔ１を図３に示す演算回路のクロックＣＬＫ１として用いる場合、クロックＣＬＫ１は、図４に示したタイミングチャートから分かるようにデータバス３８に生じる不必要な遷移と無関係である。したがってパルス信号Ｔ１は、パルス信号Ｔ２よりもパルス幅を大きくすることができる。このことは、図５に示したように第１パルス生成回路１２を一箇所に搭載し半導体集積回路装置全体には中間信号ＴＡ，ＴＢを分配するシステムにおいて、分配する中間信号ＴＡ，ＴＢのパルス幅を大きくすることができることを意味する。この結果、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる。
【００４３】
実施の形態５．
図７はこの発明の実施の形態５によるパルス生成回路を示す図であり、図において、１６は第１遅延回路、１８は第２遅延回路、５２は１つの反転入力端子を有する３入力論理積回路（第４論理積回路）、５４は２つの反転入力端子を有する３入力論理積回路（第５論理積回路）である。
【００４４】
第１遅延回路１６および第２遅延回路１８は、図１に示したこの発明の実施の形態１によるパルス生成回路のものと同じであるので説明を割愛する。
【００４５】
３入力論理積回路５２は、第１遅延回路１６の出力信号、第２遅延回路１８の出力信号の論理反転信号および入力パルス信号ＸＩＮを入力し、パルス信号Ｔ１を出力する。３入力論理積回路５４は、第１遅延回路１６の出力信号の論理反転信号、第２遅延回路１８の出力信号の論理反転信号および入力パルス信号ＸＩＮを入力し、パルス信号Ｔ２を出力する。
【００４６】
以上のように、この実施の形態５によれば、中間信号を経ることなく直接パルス信号Ｔ１およびＴ２を得ることができる。また、図１に示す実施の形態１に比べて論理積回路を３個から２個に減らすことが可能になる。
【００４７】
【発明の効果】
以上のように、請求項１記載の発明によれば、パルス生成回路を、１つの入力パルス信号を入力してデューティの小さな２相のパルス信号である第１パルス信号および第２パルス信号を生成するパルス生成回路において、第１遅延回路、第２遅延回路および論理合成回路を備え、第２パルス信号が立ち下がるのと同時に第１パルス信号が立ち上がる、第１パルス信号および第２パルス信号を生成するように構成したので、必要最小限のパルス幅を有する２相連続パルス信号が得られる効果がある。
【００４８】
請求項２記載の発明によれば、パルス生成回路を、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、第１中間信号を所定時間遅延させる第２遅延回路と、前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路と、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とを備えるように構成したので、デューティの小さな２相パルス信号を生成することのできるパルス生成回路が得られる効果がある。
【００４９】
請求項３記載の発明によれば、生成回路を、入力パルス信号を所定時間遅延させる第１遅延回路と、該第１遅延回路の出力信号を所定時間遅延させる第２遅延回路と、前記第１遅延回路の出力信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第１パルス信号を出力する第４論理積回路と、前記第１遅延回路の出力信号の反転論理信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２パルス信号を出力する第５論理積回路とを備えるように構成したので、中間信号を経ることなく直接、第１パルス信号および第２パルス信号を得ることができる効果がある。また、論理積回路を減らすことができる効果がある。
【００５０】
請求項４記載の発明によれば、パルス生成回路を、第１遅延回路または第２遅延回路が、常時、入力信号を取り込むデータラッチから成るように構成したので、パルス生成回路を演算回路に適用した場合、第１パルス信号はデータバスに生じる不必要な遷移と無関係であるから、パルス幅を大きくすることができる効果がある。また、第１パルス生成回路を一箇所に搭載し半導体集積回路装置全体に第１中間信号、第２中間信号を分配するシステムにおいて、分配する第１中間信号、第２中間信号のパルス幅を大きくすることができるから、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる効果がある。
【００５１】
請求項５記載の発明によれば、パルス生成回路を、第２遅延回路の遅延時間を第１遅延回路の遅延時間よりも長くするように構成したので、第１パルス信号のパルス幅を広くすることができるから、第１パルスの信号のドライバーサイズを小さくすることができ、電力消費を削減することができる効果がある。
【００５２】
請求項６記載の発明によれば、半導体集積回路装置を、第１データラッチ、組み合わせ回路、第２データラッチおよびデータバスから成る半導体集積回路装置において、前記組み合わせ回路は前記第１データラッチの出力を入力し、前記第２データラッチは前記組み合わせ回路の出力を入力して保持すると同時に前記データバスに出力し、前記第１データラッチは前記データバスからデータを入力し、前記第１データラッチおよび前記第２データラッチは、請求項１から請求項５のうちのいずれか１項記載のパルス生成回路が生成する第１パルス信号および第２パルス信号をそれぞれのクロックとするように構成したので、データバスにデータを出力する第２データラッチに供給されるクロックが立ち下がると同時にデータバスからデータを取り込む第１データラッチに供給されるクロックが立ち上がり、後者のクロックが立ち下がってから前者のクロックが立ち上がるまでの期間は２つのクロックが共に“Ｌ”期間であるから、不必要な遷移データが取り込まれることがない効果がある。この結果、不必要なデータバスの遷移に起因する電力消費を削減することができる効果がある。
【００５３】
請求項７記載の発明によれば、半導体集積回路装置を、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、前記第１中間信号を所定時間遅延させる第２遅延回路と、該第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路とから成る第１パルス生成回路を一箇所に搭載し、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とから成る第２パルス生成回路を複数個の機能回路部にそれぞれ搭載するように構成したので、半導体集積回路全体に分配する信号をパルス信号よりパルス幅の長い中間信号にすることができるから、データラッチに供給するパルス信号のパルス幅をより短くすることができる効果がある。この結果、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるパルス生成回路を示す図である。
【図２】 図１に示す実施の形態１によるパルス生成回路の各信号のタイミングチャートである。
【図３】 この発明の実施の形態２による演算回路を示す図である。
【図４】 図３に示す実施の形態２による演算回路の各信号のタイミングチャートである。
【図５】 この発明の実施の形態３による中間信号を生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号を分配し、パルス信号を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載した半導体集積回路装置を示す図である。
【図６】 この発明の実施の形態４による遅延回路の例を示す図である。
【図７】 この発明の実施の形態５によるパルス生成回路を示す図である。
【図８】 従来の２相クロックが供給されるデータラッチおよびその動作を示す図である。
【図９】 従来の２相クロックを用いた演算回路の構成を簡単化して示した図である。
【図１０】 従来の演算に長時間を要する最悪時のタイミングチャートである。
【符号の説明】
１２ 第１パルス生成回路、１４ 第２パルス生成回路、１６ 第１遅延回路、１８ 第２遅延回路、２０ 第１論理積回路、２２ 第２論理積回路、２４ 第３論理積回路、ＸＩＮ 入力パルス信号、ＴＡ 中間信号（第１中間信号）、ＴＢ 中間信号（第２中間信号）、Ｔ１ パルス信号（第１パルス信号）、Ｔ２パルス信号（第２パルス信号）、３２ 第１データラッチ、３４ 演算回路（組み合わせ回路）、３６ 第２データラッチ、３８ データバス、５２ ３入力論理積回路（第４論理積回路）、５４ ３入力論理積回路（第５論理積回路）。
【発明の属する技術分野】
この発明は、パルス生成回路およびそれを搭載した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図８は例えばウエスト，エシュライアン共著「ＣＭＯＳ ＶＬＳＩ設計の原理（第２版）」アディソン・ウェズレイ，１９９４年，第３４６頁（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ ａｎｄ Ｋａｍｒａｎ Ｅｓｈｒａｇｈｉａｎ，Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ （Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９９４，ｐ．３４６）に記載された２相クロックおよびそれらを入力とするデータラッチ並びにその動作を示す図である。
【０００３】
図において、６２は第１データラッチ、６４は第２データラッチ、６６は第１データラッチ６２のトランスミッションゲート、６８は第１データラッチ６２のインバータ、７０は第２データラッチ６４のトランスミッションゲート、７２は第２データラッチ６４のインバータである。
【０００４】
ＳＷ１は第１データラッチ６２のトランスミッションゲート６６を模式化したスイッチ、Ｃ１はインバータ６８のゲート容量とトランスミッションゲート６６の出力容量との合成容量である。ＳＷ２は第２データラッチ６４のトランスミッションゲート７０を模式化したスイッチ、Ｃ２はインバータ７２のゲート容量とトランスミッションゲート７０の出力容量との合成容量である。
【０００５】
ｐｈｉ１，ｐｈｉ２はクロック、Ｄはデータラッチ６２の入力信号、Ｑはデータラッチ６４の出力信号である。
【０００６】
図８（ａ）に示すように、第１データラッチ６２と第２データラッチ６４とは直列接続されている。入力信号Ｄは第１データラッチ６２に取り込まれた後、第２データラッチ６４に伝達され、第２データラッチ６４から出力信号Ｑとして出力される。
【０００７】
次に動作について説明する。
図８（ａ）に示す回路は、図８（ｂ）に示す２相のクロックｐｈｉ１，ｐｈｉ２によって動作する２つのデータラッチ６２，６４から成る。２つのデータラッチ６２，６４は、図８（ｃ）および（ｄ）に示すように、容量Ｃ１またはＣ２に電荷をダイナミックに保持することによりデータの保持動作を行う。まず図８（ｃ）に示すように、クロックｐｈｉ１が“Ｈ”の期間にスイッチＳＷ１が閉じて入力信号Ｄが電荷として容量Ｃ１に保持される。すなわちクロックｐｈｉ１が“Ｈ”の期間に、入力データが第１データラッチ６２に保持される。次に図８（ｄ）に示すように、クロックｐｈｉ１が“Ｌ”になった後、クロックｐｈｉ２が“Ｈ”になるとスイッチＳＷ２が閉じ、第１データラッチ６２の出力データが容量Ｃ２に保持される。すなわちクロックｐｈｉ２が“Ｈ”の期間には、第１データラッチ６２に保持されていたデータが第２データラッチ６４に転送され、第２データラッチ６４に保持される。同時に第２データラッチ６４に保持されているデータは、インバータ７２から出力信号Ｑとして外部に出力される。
【０００８】
続いて２相クロックを用いた演算回路の動作例を説明する。図９は演算回路の構成を簡単化して示した図であり、図において、７４は第１データラッチ、７６は組み合わせ論理回路から成る演算回路、７８は第２データラッチ、８０はデータバスである。
【０００９】
図９に示す回路は、第１データラッチ７４、演算回路７６および第２データラッチ７８が直列接続されており、第２データラッチ７８の出力端子と第１データラッチ７４の入力端子とがデータバス８０で接続されている。
【００１０】
次に動作について説明する。
第１データラッチ７４はクロックｐｈｉ１が“Ｈ”の期間に演算回路７６への入力データをデータバス８０から取り込む。第２データラッチ７８はクロックｐｈｉ２が“Ｈ”の期間に演算回路７６から出力データを取り込んで保持すると同時にデータバス８０に出力する。演算回路７６はクロックｐｈｉ１の立ち上がり時から演算を開始するから、演算回路７６の出力は演算が終了するまで不必要な遷移（グリッチ）を行う。
【００１１】
演算に要する時間は、最悪の場合クロックｐｈｉ２の立ち下がり直前までである。図１０は演算に長時間を要する最悪時のタイミングチャートの例である。図１０には上からクロックｐｈｉ１、クロックｐｈｉ２、第１データラッチ７４、第２データラッチ７８およびデータバス８０のタイミングチャートが示されている。図１０から、第２データラッチ７８ではクロックｐｈｉ２が“Ｈ”の期間中データの遷移が起こっており、データバス８０には遷移しているデータがそのまま出力されていることが分かる。
【００１２】
【発明が解決しようとする課題】
従来のパルス生成回路は以上のように構成されているので、最悪の場合、クロックｐｈｉ２が“Ｈ”の期間中データバス８０が不必要な遷移を行っていた。半導体集積回路装置では、データバスに多数のデータラッチが接続され、さらに装置内の機能回路を接続するために装置全体に布線されている。この結果、半導体集積回路装置は大きな浮遊容量を有しているから、データバスが不必要な遷移をすると電力が消費される。このように、従来のパルス生成回路には、データバスが不必要な遷移をすることに起因して無駄な電力消費が行われるという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、データバスの不必要な遷移を低減して低消費電力化を実現できるパルス生成回路およびそれを搭載した半導体集積回路装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るパルス生成回路は、１つの入力パルス信号を入力してデューティの小さな２相パルス信号である第１パルス信号および第２パルス信号を生成するパルス生成回路において、第１遅延回路、第２遅延回路および論理合成回路を備え、第２パルス信号が立ち下がるのと同時に第１パルス信号が立ち上がる、第１パルス信号および第２パルス信号を生成するものである。
【００１５】
請求項２記載の発明に係るパルス生成回路は、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、第１中間信号を所定時間遅延させる第２遅延回路と、前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路と、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とを備えるものである。
【００１６】
請求項３記載の発明に係るパルス生成回路は、入力パルス信号を所定時間遅延させる第１遅延回路と、該第１遅延回路の出力信号を所定時間遅延させる第２遅延回路と、前記第１遅延回路の出力信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第１パルス信号を出力する第４論理積回路と、前記第１遅延回路の出力信号の反転論理信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２パルス信号を出力する第５論理積回路とを備えるものである。
【００１７】
請求項４記載の発明に係るパルス生成回路は、第１遅延回路または第２遅延回路が、常時、入力信号を取り込むデータラッチから成るものである。
【００１８】
請求項５記載の発明に係るパルス生成回路は、第２遅延回路の遅延時間を第１遅延回路の遅延時間よりも長くしたものである。
【００１９】
請求項６記載の発明に係る半導体集積回路装置は、第１データラッチ、組み合わせ回路、第２データラッチおよびデータバスから成る半導体集積回路装置において、前記組み合わせ回路は前記第１データラッチの出力を入力し、前記第２データラッチは前記組み合わせ回路の出力を入力して保持すると同時に前記データバスに出力し、前記第１データラッチは前記データバスからデータを入力し、前記第１データラッチおよび前記第２データラッチは、請求項１から請求項５のうちのいずれか１項記載のパルス生成回路が生成する第１パルス信号および第２パルス信号をそれぞれのクロックとするものである。
【００２０】
請求項７記載の発明に係る半導体集積回路装置は、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、前記第１中間信号を所定時間遅延させる第２遅延回路と、該第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路とから成る第１パルス生成回路を一箇所に搭載し、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とから成る第２パルス生成回路を複数個の機能回路部にそれぞれ搭載したものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるパルス生成回路を示す図であり、図において、１２は第１パルス生成回路、１４は第２パルス生成回路、１６は第１遅延回路、１８は第２遅延回路、２０は第１論理積回路、２２は第２論理積回路、２４は第３論理積回路である。
【００２２】
ＸＩＮは入力パルス信号、ＴＡ，ＴＢは第１パルス生成回路１２が出力する中間信号（第１中間信号，第２中間信号）、Ｔ１，Ｔ２は第２パルス生成回路１４が出力する２相のパルス信号（第１パルス信号，第２パルス信号）である。
【００２３】
第１パルス生成回路１２は、第１遅延回路１６、第２遅延回路１８および第１論理積回路２０の直列接続から成る。第１遅延回路１６には入力パルス信号ＸＩＮが入力され、中間信号ＴＡが出力されると共に、その出力は第２遅延回路１８に入力する。第１論理積回路２０には、第２遅延回路１８の出力が反転入力すると共に入力パルス信号ＸＩＮが入力し、中間信号ＴＢが出力される。
【００２４】
第２パルス生成回路１４は、第２論理積回路２２および第３論理積回路２４の並列接続から成る。第２論理積回路２２には、中間信号ＴＡおよびＴＢが入力され、パルス信号Ｔ１が出力される。第３論理積回路２４には、中間信号ＴＡの反転論理信号および中間信号ＴＢが入力され、パルス信号Ｔ２が出力される。
【００２５】
次に動作について説明する。
図２は図１に示すこの発明の実施の形態１によるパルス生成回路の各信号のタイミングチャートであり、上から入力パルス信号ＸＩＮ、中間信号ＴＡ、中間信号ＴＢ、パルス信号Ｔ１およびパルス信号Ｔ２の動作タイミングが示されている。
【００２６】
中間信号ＴＡは、入力パルス信号ＸＩＮが第１遅延回路１６によってｔ１だけ遅延された信号である。中間信号ＴＢは、中間信号ＴＡが第２遅延回路１８によってｔ２だけ遅延された信号の反転論理信号と入力パルス信号ＸＩＮとの論理積をとった信号である。すなわち中間信号ＴＢは、第１遅延回路１６および第２遅延回路１８の遅延時間（ｔ１＋ｔ２）と同一のパルス幅を有する信号である。
【００２７】
パルス信号Ｔ１は中間信号ＴＡと中間信号ＴＢとの論理積信号であり、パルス信号Ｔ２は中間信号ＴＡの反転論理信号と中間信号ＴＢとの論理積信号である。すなわちパルス信号Ｔ１は第２遅延回路１８の遅延時間ｔ２と同一のパルス幅を有する信号であり、パルス信号Ｔ２は第１遅延回路１６の遅延時間ｔ１と同一のパルス幅を有する信号である。
【００２８】
以上のように、この実施の形態１によれば、デューティの小さな２相パルス信号を生成することのできるパルス生成回路が得られる。
【００２９】
実施の形態２．
図３はこの発明の実施の形態２による演算回路を示す図であり、図１に示す実施の形態１によるパルス生成回路が生成するパルス信号Ｔ１，Ｔ２を２相のクロックＣＬＫ１，ＣＬＫ２として用いた演算回路を示す図である。図において、３２は第１データラッチ、３４は組み合わせ論理回路から成る演算回路（組み合わせ回路）、３６は第２データラッチ、３８はデータバスである。
【００３０】
図３に示す回路は、第１データラッチ３２、演算回路３４および第２データラッチ３６が直列接続されており、第２データラッチ３６の出力端子と第１データラッチ３２の入力端子とがデータバス３８で接続されている。
【００３１】
第１データラッチ３２はクロックＣＬＫ１でタイミング駆動され、第２データラッチ３６はクロックＣＬＫ２でタイミング駆動される。
【００３２】
次に動作について説明する。
図４は図３に示す実施の形態２による演算回路の各信号のタイミングチャートであり、上からクロックＣＬＫ１、クロックＣＬＫ２、第１データラッチ３２の信号、第２データラッチ３６の信号およびデータバス３８の信号の動作タイミングが示されている。
【００３３】
第１データラッチ３２はクロックＣＬＫ１が“Ｈ”の期間に演算回路３４への入力データをデータバス３８から取り込む。第２データラッチ３６はクロックＣＬＫ２が“Ｈ”の期間に演算回路３４から出力データを取り込んで保持すると同時にデータバス３８に出力する。演算回路３４はクロックＣＬＫ１の立ち上がり時から演算を開始する。演算回路３４の出力は演算を終了するまで不必要な遷移（グリッチ）を行うが、演算期間中、２相のクロックＣＬＫ１，ＣＬＫ２は共に“Ｌ”であるから、第２データラッチ３６が不必要な遷移を行っているデータを取り込むことはない。第２データラッチ３６には、演算処理を完了したデータまたは演算完了データヘ遷移中のデータが保持される。したがってデータバス３８には演算処理が完了したデータまたは演算完了データヘ遷移中のデータだけが出力されるので、データバス３８の不必要な遷移を低減することができる。その結果、データバス３８の無駄な電力消費を削減することができる。
【００３４】
以上説明を簡単にするために、データバス３８へデータを出力するデータラッチは第２データラッチ３６だけの場合を示したが、データバス３８にデータを出力するデータラッチが複数個接続されている場合であっても、通常、データバス３８にデータ出力を行うのは選択された１個のデータラッチだけとするような構成をとるため、データバス３８の遷移動作は上述したものと同様である。
【００３５】
以上のように、この実施の形態２によれば、２相クロックで動作する演算回路において、データをラッチするのに必要な最小限のクロック幅を有する２相のクロックＣＬＫ１，ＣＬＫ２を供給するようにしている。また、データバス３８にデータを出力する第２データラッチ３６に供給されるクロックＣＬＫ２が立ち下がると同時にデータバス３８からデータを取り込む第１データラッチ３２に供給されるクロックＣＬＫ１が立ち上がる。後者のクロックＣＬＫ１が立ち下がってから前者のクロックＣＬＫ２が立ち上がるまでの期間に演算回路３４は演算処理を行う。この期間はクロックＣＬＫ１およびクロックＣＬＫ２が共に“Ｌ”期間であり、かつデータバス３８に演算結果データを出力する第２データラッチ３６に供給されるクロックＣＬＫ２が立ち下がると同時に、データバス３８から演算結果データを取り込む第１データラッチ３２に供給されるクロックＣＬＫ１が立ち下がるから、不必要な遷移データが取り込まれることがない。このように、この実施の形態２によれば、不必要なデータバスの遷移が起こらないから、不必要なデータバスの遷移に起因する電力消費を削減することができる。
【００３６】
また、第１データラッチ３２はデータバス３８から確定した（遷移のない）データを取り込むだけであるから、供給されるクロックＣＬＫ１はパルス幅の広いものでもよい。クロックＣＬＫ１のパルス幅は、図１に示した実施の形態１によるパルス生成回路の第２遅延回路１８の遅延時間を第１遅延回路１６の遅延時間よりも長く設定することにより、広くすることができる。
【００３７】
実施の形態３．
この発明に係るパルス生成回路を半導体集積回路装置に搭載する場合、２種類のパルス信号分配方法が考えられる。一つは、パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体にパルス信号Ｔ１，Ｔ２を分配する方法である。もう一つは、中間信号ＴＡ，ＴＢを生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号ＴＡ，ＴＢを分配し、パルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載してパルス信号Ｔ１，Ｔ２は各機能回路部内だけに分配する方法である。
【００３８】
図５はこの発明の実施の形態３による中間信号を生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号を分配し、パルス信号を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載した半導体集積回路装置を示す図である。図において、１２は中間信号ＴＡ，ＴＢを生成する第１パルス生成回路であり、図１に示したものと同じである。１４ａ〜１４ｄはパルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路であり、図１に示したものと同じである。４０ａ〜４０ｄは半導体集積回路装置内に形成された機能回路部である。
【００３９】
図５に示す半導体集積回路装置において、中間信号ＴＡ，ＴＢを生成する第１パルス生成回路１２は、一箇所に搭載されており、半導体集積回路装置全体に中間信号ＴＡ，ＴＢを分配する。パルス信号Ｔ１，Ｔ２を生成する第２パルス生成回路１４ａ〜１４ｄは各機能回路部４０ａ〜４０ｄに個別に搭載されており、パルス信号Ｔ１，Ｔ２は当該機能回路部内だけに分配される。
【００４０】
以上のように、この実施の形態３によれば、半導体集積回路全体に分配する信号をパルス信号Ｔ１，Ｔ２よりパルス幅の長い中間信号ＴＡ，ＴＢにすることができるから、データラッチに供給するパルス信号Ｔ１，Ｔ２のパルス幅をより短くすることができるので、高速動作のクロック供給に適する。
【００４１】
実施の形態４．
図６はこの発明の実施の形態４による遅延回路の例を示す図であり、図において、４２はトランスミッションゲート、４４，４６，４８はインバータである。この発明の実施の形態４による遅延回路は、図１に示した実施の形態１によるパルス生成回路の第１遅延回路１６および第２遅延回路１８として用いるのに好適である。すなわち、図６に示す遅延回路は常時入力信号を取り込むことのできるデータラッチから成るから、図１に示すパルス生成回路の第１遅延回路１６または第２遅延回路１８として用いることにより、パルス幅の狭いパルス信号Ｔ２を得ることができる。したがって、このパルス幅の狭いパルス信号Ｔ２を図３に示す演算回路の第２データラッチ３６のクロックＣＬＫ２として用いることにより、演算結果データをデータバス３８に出力する時間を必要最小限にすることができるから、不必要なデータバスの遷移が起こらない。
【００４２】
また図１に示したパルス生成回路の第２遅延回路１８の遅延によって生成されるパルス信号Ｔ１を図３に示す演算回路のクロックＣＬＫ１として用いる場合、クロックＣＬＫ１は、図４に示したタイミングチャートから分かるようにデータバス３８に生じる不必要な遷移と無関係である。したがってパルス信号Ｔ１は、パルス信号Ｔ２よりもパルス幅を大きくすることができる。このことは、図５に示したように第１パルス生成回路１２を一箇所に搭載し半導体集積回路装置全体には中間信号ＴＡ，ＴＢを分配するシステムにおいて、分配する中間信号ＴＡ，ＴＢのパルス幅を大きくすることができることを意味する。この結果、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる。
【００４３】
実施の形態５．
図７はこの発明の実施の形態５によるパルス生成回路を示す図であり、図において、１６は第１遅延回路、１８は第２遅延回路、５２は１つの反転入力端子を有する３入力論理積回路（第４論理積回路）、５４は２つの反転入力端子を有する３入力論理積回路（第５論理積回路）である。
【００４４】
第１遅延回路１６および第２遅延回路１８は、図１に示したこの発明の実施の形態１によるパルス生成回路のものと同じであるので説明を割愛する。
【００４５】
３入力論理積回路５２は、第１遅延回路１６の出力信号、第２遅延回路１８の出力信号の論理反転信号および入力パルス信号ＸＩＮを入力し、パルス信号Ｔ１を出力する。３入力論理積回路５４は、第１遅延回路１６の出力信号の論理反転信号、第２遅延回路１８の出力信号の論理反転信号および入力パルス信号ＸＩＮを入力し、パルス信号Ｔ２を出力する。
【００４６】
以上のように、この実施の形態５によれば、中間信号を経ることなく直接パルス信号Ｔ１およびＴ２を得ることができる。また、図１に示す実施の形態１に比べて論理積回路を３個から２個に減らすことが可能になる。
【００４７】
【発明の効果】
以上のように、請求項１記載の発明によれば、パルス生成回路を、１つの入力パルス信号を入力してデューティの小さな２相のパルス信号である第１パルス信号および第２パルス信号を生成するパルス生成回路において、第１遅延回路、第２遅延回路および論理合成回路を備え、第２パルス信号が立ち下がるのと同時に第１パルス信号が立ち上がる、第１パルス信号および第２パルス信号を生成するように構成したので、必要最小限のパルス幅を有する２相連続パルス信号が得られる効果がある。
【００４８】
請求項２記載の発明によれば、パルス生成回路を、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、第１中間信号を所定時間遅延させる第２遅延回路と、前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路と、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とを備えるように構成したので、デューティの小さな２相パルス信号を生成することのできるパルス生成回路が得られる効果がある。
【００４９】
請求項３記載の発明によれば、生成回路を、入力パルス信号を所定時間遅延させる第１遅延回路と、該第１遅延回路の出力信号を所定時間遅延させる第２遅延回路と、前記第１遅延回路の出力信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第１パルス信号を出力する第４論理積回路と、前記第１遅延回路の出力信号の反転論理信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２パルス信号を出力する第５論理積回路とを備えるように構成したので、中間信号を経ることなく直接、第１パルス信号および第２パルス信号を得ることができる効果がある。また、論理積回路を減らすことができる効果がある。
【００５０】
請求項４記載の発明によれば、パルス生成回路を、第１遅延回路または第２遅延回路が、常時、入力信号を取り込むデータラッチから成るように構成したので、パルス生成回路を演算回路に適用した場合、第１パルス信号はデータバスに生じる不必要な遷移と無関係であるから、パルス幅を大きくすることができる効果がある。また、第１パルス生成回路を一箇所に搭載し半導体集積回路装置全体に第１中間信号、第２中間信号を分配するシステムにおいて、分配する第１中間信号、第２中間信号のパルス幅を大きくすることができるから、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる効果がある。
【００５１】
請求項５記載の発明によれば、パルス生成回路を、第２遅延回路の遅延時間を第１遅延回路の遅延時間よりも長くするように構成したので、第１パルス信号のパルス幅を広くすることができるから、第１パルスの信号のドライバーサイズを小さくすることができ、電力消費を削減することができる効果がある。
【００５２】
請求項６記載の発明によれば、半導体集積回路装置を、第１データラッチ、組み合わせ回路、第２データラッチおよびデータバスから成る半導体集積回路装置において、前記組み合わせ回路は前記第１データラッチの出力を入力し、前記第２データラッチは前記組み合わせ回路の出力を入力して保持すると同時に前記データバスに出力し、前記第１データラッチは前記データバスからデータを入力し、前記第１データラッチおよび前記第２データラッチは、請求項１から請求項５のうちのいずれか１項記載のパルス生成回路が生成する第１パルス信号および第２パルス信号をそれぞれのクロックとするように構成したので、データバスにデータを出力する第２データラッチに供給されるクロックが立ち下がると同時にデータバスからデータを取り込む第１データラッチに供給されるクロックが立ち上がり、後者のクロックが立ち下がってから前者のクロックが立ち上がるまでの期間は２つのクロックが共に“Ｌ”期間であるから、不必要な遷移データが取り込まれることがない効果がある。この結果、不必要なデータバスの遷移に起因する電力消費を削減することができる効果がある。
【００５３】
請求項７記載の発明によれば、半導体集積回路装置を、入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、前記第１中間信号を所定時間遅延させる第２遅延回路と、該第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路とから成る第１パルス生成回路を一箇所に搭載し、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とから成る第２パルス生成回路を複数個の機能回路部にそれぞれ搭載するように構成したので、半導体集積回路全体に分配する信号をパルス信号よりパルス幅の長い中間信号にすることができるから、データラッチに供給するパルス信号のパルス幅をより短くすることができる効果がある。この結果、分配するパルスのドライバーサイズを小さくすることができ、電力消費を抑えることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるパルス生成回路を示す図である。
【図２】 図１に示す実施の形態１によるパルス生成回路の各信号のタイミングチャートである。
【図３】 この発明の実施の形態２による演算回路を示す図である。
【図４】 図３に示す実施の形態２による演算回路の各信号のタイミングチャートである。
【図５】 この発明の実施の形態３による中間信号を生成する第１パルス生成回路をパルス回路部に一箇所搭載し半導体集積回路装置全体には中間信号を分配し、パルス信号を生成する第２パルス生成回路を複数個の機能回路部にそれぞれ個別に搭載した半導体集積回路装置を示す図である。
【図６】 この発明の実施の形態４による遅延回路の例を示す図である。
【図７】 この発明の実施の形態５によるパルス生成回路を示す図である。
【図８】 従来の２相クロックが供給されるデータラッチおよびその動作を示す図である。
【図９】 従来の２相クロックを用いた演算回路の構成を簡単化して示した図である。
【図１０】 従来の演算に長時間を要する最悪時のタイミングチャートである。
【符号の説明】
１２ 第１パルス生成回路、１４ 第２パルス生成回路、１６ 第１遅延回路、１８ 第２遅延回路、２０ 第１論理積回路、２２ 第２論理積回路、２４ 第３論理積回路、ＸＩＮ 入力パルス信号、ＴＡ 中間信号（第１中間信号）、ＴＢ 中間信号（第２中間信号）、Ｔ１ パルス信号（第１パルス信号）、Ｔ２パルス信号（第２パルス信号）、３２ 第１データラッチ、３４ 演算回路（組み合わせ回路）、３６ 第２データラッチ、３８ データバス、５２ ３入力論理積回路（第４論理積回路）、５４ ３入力論理積回路（第５論理積回路）。
Claims (7)
- １つの入力パルス信号を入力してデューティの小さな２相パルス信号である第１パルス信号および第２パルス信号を生成するパルス生成回路において、第１遅延回路、第２遅延回路および論理合成回路を備え、第２パルス信号が立ち下がるのと同時に第１パルス信号が立ち上がる、第１パルス信号および第２パルス信号を生成するパルス生成回路。
- 入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、第１中間信号を所定時間遅延させる第２遅延回路と、前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路と、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とを備えたことを特徴とする請求項１記載のパルス生成回路。
- 入力パルス信号を所定時間遅延させる第１遅延回路と、該第１遅延回路の出力信号を所定時間遅延させる第２遅延回路と、前記第１遅延回路の出力信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第１パルス信号を出力する第４論理積回路と、前記第１遅延回路の出力信号の反転論理信号と前記第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２パルス信号を出力する第５論理積回路とを備えたことを特徴とする請求項１記載のパルス生成回路。
- 第１遅延回路または第２遅延回路が、常時、入力信号を取り込むデータラッチから成ることを特徴とする請求項２または請求項３記載のパルス生成回路。
- 第２遅延回路の遅延時間を第１遅延回路の遅延時間よりも長くしたことを特徴とする請求項２または請求項３記載のパルス生成回路。
- 第１データラッチ、組み合わせ回路、第２データラッチおよびデータバスから成る半導体集積回路装置において、前記組み合わせ回路は前記第１データラッチの出力を入力し、前記第２データラッチは前記組み合わせ回路の出力を入力して保持すると同時に前記データバスに出力し、前記第１データラッチは前記データバスからデータを入力し、前記第１データラッチおよび前記第２データラッチは、請求項１から請求項５のうちのいずれか１項記載のパルス生成回路が生成する第１パルス信号および第２パルス信号をそれぞれのクロックとすることを特徴とする半導体集積回路装置。
- 入力パルス信号を所定時間遅延させて第１中間信号を出力する第１遅延回路と、前記第１中間信号を所定時間遅延させる第２遅延回路と、該第２遅延回路の出力信号の反転論理信号と前記入力パルス信号との論理積をとって第２中間信号を出力する第１論理積回路とから成る第１パルス生成回路を一箇所に搭載し、前記第１中間信号と前記第２中間信号との論理積をとって第１パルス信号を出力する第２論理積回路と、前記第１中間信号の反転論理信号と前記第２中間信号との論理積をとって第２パルス信号を出力する第３論理積回路とから成る第２パルス生成回路を複数個の機能回路部にそれぞれ搭載したことを特徴とする半導体集積回路装置。
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