JPH10242396A

JPH10242396A - クロックドライバ回路及び半導体集積回路装置

Info

Publication number: JPH10242396A
Application number: JP9047913A
Authority: JP
Inventors: Shinya Shirata; 真也白田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-11
Also published as: KR19980079451A; US5977810A; DE19749599A1; KR100268295B1; DE19749599C2

Abstract

(57)【要約】【課題】通常動作時、テスト動作時ともに、ドライブ
能力が高く、クロックスキューの小さいクロックドライ
バ回路を得る。【解決手段】第１、第２のクロックドライバ１５ａ、
１５ｂを有する。各クロックドライバ１５ａ、１５ｂに
おいて、複数のメインドライバ１９(1)〜１９(n)は入力
ノードが第１の共通線１８に、出力ノードが第２の共通
線２１に接続される。第２の共通線２１は複数のクロッ
ク信号供給線２０(1)〜２０(m)に接続される。複数のク
ロック信号供給線２１(1)〜２１(m)はクロック信号を必
要とする第２のマクロセル１６のクロック入力ノードに
接続される。第１のクロックドライバ１５ａのクロック
信号供給線２０ａ(1)〜２０ａ(m)と第２のクロックドラ
イバ１５ｂのクロック信号供給線２０ｂ(1)〜２０ｂ(m)
とはテストモードの時接続手段２２によってそれぞれ電
気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Embedded Cell Array）等の半導体集積
回路装置に係り、特に、この半導体集積回路装置に設け
られるクロックドライバ回路に関するものである。

【０００２】

【従来の技術】例えば、ゲートアレイ、ＥＣＡ等の半導
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする回路
（以下、総称してフリップフロップ回路と称す。）とな
るマクロセルとが、内部領域（コア領域）に複数配置さ
れており、上記複数のフリップフロップ回路に対してク
ロック信号を供給ためのクロックドライバ回路が設けら
れている。

【０００３】このクロックドライバ回路の構成及び半導
体集積回路装置への配置の一例が、例えば、特開平６−
２３６９２３号公報（ＵＳＰ５，４４４，２７６）にて
提案されている。すなわち、クロックドライバ回路の構
成は、図２２に示すように、プリドライバＰＤと複数の
メインドライバＭＤ１〜ＭＤｎとを有し、複数のメイン
ドライバＭＤ１〜ＭＤｎの入力ノード及び出力ノードは
それぞれ共通線Ｌ１及びＬ２によって接続されている。

【０００４】そして、このクロックドライバ回路は、図
２３に示すように配置されている。つまり、複数のメイ
ンドライバＭＤ１〜ＭＤｎは、電源電位が印加される電
源線ＶDD１と、この電源線ＶDD１に隣接しかつ平行に配
置され、接地電位とされる接地線ＧＮＤ１とからなる電
源線対の間における、マクロセル配置領域ＭＣＲに形成
される。共通線Ｌ１及びＬ２それぞれは電源線ＶDD１と
接地線ＧＮＤ１とからなる電源線対の間に電源線ＶDD１
と接地線ＧＮＤ１と平行に配置され、複数のメインドラ
イバＭＤ１〜ＭＤｎの入力ノード及び出力ノードとスル
ーホールＴＨ１及びＴＨ２を介して電気的に接続されて
いる。共通線Ｌ１はプリドライバＰＤの出力ノードにス
ルーホールＴＨ３を介して電気的に接続されている。

【０００５】マクロセル配置領域ＭＣＲに形成されたフ
リップフロップ回路ＦＦにクロック信号を供給するた
め、フリップフロップ回路ＦＦのクロック入力ノードは
共通線Ｌ２に電気的に接続されたクロック信号供給線Ｃ
Ｌ１〜ＣＬｍに配線ＬＬを介して電気的に接続される。
各クロック信号供給線ＣＬ１〜ＣＬｍは、配線領域ＷＲ
上に電源線ＶDD１と接地線ＧＮＤ１と直交し、マクロセ
ル配置領域ＭＣＲに沿って配置される。各クロック信号
供給線ＣＬ１〜ＣＬｍは共通線Ｌ２との交差部でスルー
ホールＴＨ４を介して共通線Ｌ２に電気的に接続され
る。

【０００６】なお、各マクロセル配置領域ＷＣＲの両側
には、電源線ＶDD１と接地線ＧＮＤ１と直交し、その交
差部でスルーホールＴＨ５、ＴＨ６を介して電気的に接
続される電源線ＶDD２と接地線ＧＮＤ２が配置されてい
る。このように構成されたクロックドライバ回路を持つ
半導体集積回路装置にあっては、半導体基板の面積を増
加させることなく、レイアウトの容易な高ドライブ能力
のクロックドライバ回路が得られている。

【０００７】また、通常動作時は複数種類の周波数のク
ロック信号が与えられる半導体集積回路において、故障
テストのテスト手段としてフリップフロップをスキャン
パスで結ぶスキャンテストを行なうクロック配線方法の
一例が、例えば、特開平７−１６８７３５号公報にて提
案されている。

【０００８】すなわち、図２４に示されるように、通常
動作時には、クロックＡ端子１０１に入力されたクロッ
ク信号Ａは、クロックドライバ１０３、クロックＡ配線
１２０、スイッチ回路１１４のスイッチ１１１を介して
ブロック１０７のフリップフロップ１０８に入力され
る。また、クロックＢ端子１０２に入力されたクロック
信号Ｂは、ドライブ能力可変回路１０６のクロックドラ
イバＢ、クロックＢ配線１２１、スイッチ回路１１４の
スイッチ１１２を介してブロック１０７のフリップフロ
ップ１０９に入力される。

【０００９】一方、スキャンテスト時には、クロックＡ
端子１０１に対してはクロック信号を与えず、クロック
Ｂ端子１０２に対してのみクロック信号Ｂを与え、半導
体集積回路１１９には単一の周波数だけを与える。この
時、スイッチ回路１１４は、スイッチ１１１をオフ、ス
イッチ１１２及び１１３をオンにされる。その結果、通
常動作時は複数種類の周波数のクロック信号が入力され
るフリップフロップ１０８と１０９は、同一のクロック
Ｂ配線１２１に切り替えて接続される。この時、新たに
発生するクロック配線の負荷の増加に対してドライブ能
力を増加するように、ドライブ能力可変回路１０６にド
ライブ能力可変信号１０５が与えられる。

【００１０】その結果、フリップフロップ１０８と１０
９には、クロックＢ端子１０２に入力されたクロック信
号Ｂがドライブ能力可変回路１０６、クロックＢ配線１
２１、スイッチ回路１１４のスイッチ１１２及び１１３
を介して与えられる。このように構成された半導体集積
回路においては、スキャンテスト時のクロックスキュー
が小さくなる。

【００１１】

【発明が解決しようとする課題】しかるに、図２２及び
図２３に示した前者の例では、単一のクロック信号を受
ける、例えばゲートアレイ、ＥＣＡ等の半導体集積回路
装置しか示されていない。また、図２５に示した後者の
例では、半導体集積回路として一般的に示されているだ
けであり、例えばゲートアレイ、ＥＣＡ等については示
されておらず、しかも、クロックドライバＡ１０３と、
クロックドライバＢ１０４を含むドライブ能力可変回路
１０６の具体的構成についても示されていない。

【００１２】この発明は上記した点に鑑みてなされたも
のであり、複数のクロック入力端子を有し、各クロック
入力端子に対応して複数のクロックドライバが設けられ
たものにおいて、制御信号が第１の状態を示すときに
は、複数のクロックドライバそれぞれが個別にドライブ
能力が高く、クロックスキューの小さいクロックドライ
バ回路として機能し、制御信号が第２の状態を示すとき
には、複数のクロックドライバ回路があたかも一つのク
ロックドライバ回路として機能し、かつ、ドライブ能力
が高く、クロックスキューの小さいクロックドライバ回
路として機能するクロックドライバ回路を得ることを目
的とするものである。

【００１３】また、第２の目的は、上記第１の目的にさ
らに、制御信号が第１の状態を示すときに、各クロック
ドライバ回路間の接続手段を、各クロックドライバの出
力間のクロックスキューを小さく、しかも専有面積が少
なくして達成できるクロックドライバ回路を得ることで
ある。

【００１４】第３の目的は、クロック信号を必要とする
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられる、例えばゲートア
レイ、ＥＣＡ等の半導体集積回路装置を得ることであ
る。

【００１５】第４の目的は、クロック信号を必要とする
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられ、このクロック信号
を与えるためのクロックドライバ回路を、他のマクロセ
ルに対する占有面積を減少させずにセル配置領域に設け
られる、例えばゲートアレイ、ＥＣＡ等の半導体集積回
路装置を得ることである。

【００１６】

【課題を解決するための手段】この発明の第１の発明に
係るクロックドライバ回路は、それぞれクロック信号が
入力される複数のクロック入力端子と、これら複数のク
ロック入力端子に対応して設けられる複数のクロックド
ライバとを備え、各クロックドライバが、対応するクロ
ック入力端子に入力されるクロック信号を入力ノードに
受けるプリドライバと、複数のメインドライバと、これ
ら複数のメインドライバの入力ノード及びプリドライバ
の出力ノードに電気的に接続される第１の共通線と、複
数のメインドライバの出力ノードに電気的に接続される
第２の共通線と、それぞれにクロック信号を必要とする
回路のクロック入力ノードが接続されるとともに、第２
の共通線に電気的に接続される複数のクロック信号供給
線とを有し、さらに、複数のクロックドライバの複数の
クロック信号供給線に対応して設けられ、制御信号の第
１の状態を受けて複数のクロックドライバの対応のクロ
ック信号供給線を電気的に非接続状態にし、制御信号の
第２の状態を受けて複数のクロックドライバの対応のク
ロック信号供給線を電気的に接続状態にする接続部を複
数有する接続手段を設けたものである。

【００１７】この発明の第２の発明に係る半導体集積回
路装置は、一主面に第１の方向に沿って配置される複数
のマクロセル配置領域を有する半導体基板と、この半導
体基板の各マクロセル配置領域上に第１の方向と直交す
る第２の方向に沿って配置される複数の電極対とを備
え、半導体基板の各マクロセル配置領域に、第２の方向
に沿って配置される複数のＮ型拡散領域と、第２の方向
に沿って配置される複数のＰ型拡散領域とが第１の方向
に沿って形成され、各電極対は、対応したマクロセル配
置領域に形成される複数のＮ型拡散領域の隣り合う２つ
のＮ型拡散領域間に絶縁膜を介して形成される第１の電
極と、この第１の電極と第１の方向に沿って配置される
とともに対応したマクロセル配置領域に形成される複数
のＰ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁
膜を介して形成される第２の電極とからなり、各電極対
とその両側に位置するＮ型拡散領域及びＰ型拡散領域と
によって基本セルを構成し、半導体基板の各マクロセル
配置領域に、隣接する所定数の基本セルによって構成さ
れる論理回路となる第１のマクロセルが配置されるとと
もに、半導体基板の複数のマクロセル配置領域の２以上
の所定数のマクロセル配置領域それぞれに、隣接する所
定数の基本セルによって構成され、クロック信号を必要
とする回路となる第２のマクロセルが配置されるものに
おいて、半導体基板の複数のマクロセル配置領域は複数
分割され、各分割された領域に対応してクロックドライ
バとクロック信号が入力されるクロック入力端子とが配
置され、各クロックドライバは、対応した分割領域にお
いて、半導体基板の所定のマクロセル配置領域に、隣接
する所定数の基本セルによって構成されるプリドライバ
と、対応した分割領域において、半導体基板の複数のマ
クロセル配置領域の、プリドライバが配置されるマクロ
セル配置領域以外の２以上の所定数のマクロセル配置領
域のそれぞれに、隣接する所定数の基本セルによって構
成され、それぞれがプリドライバが配置される同一直線
上に配置される複数のメインドライバと、対応した分割
領域において、対応した分割領域に配置されるプリドラ
イバ及び複数のメインドライバ上に位置する第１の方向
に沿った直線上に配置されるとともに、対応した分割領
域に配置されるプリドライバの出力ノード及び複数のメ
インドライバの入力ノードに電気的に接続される第１の
共通線と、対応した分割領域において、対応した分割領
域に配置されるプリドライバ及び複数のメインドライバ
上に位置する第１の方向に沿った直線上に配置されると
ともに、対応した分割領域に配置される複数のメインド
ライバの出力ノードに電気的に接続される第２の共通線
と、対応した分割領域において、対応した分割領域に配
置される第２のマクロセルがそれぞれ配置される複数の
マクロセル配置領域それぞれに対応して第２の方向に沿
った直線上に配置され、第２の共通線に電気的に接続さ
れるとともに対応したマクロセル配置領域に配置された
第２のマクロセルのクロック入力ノードが電気的に接続
される複数のクロック信号供給線とを有し、さらに、２
つのクロックドライバ間に配置され、第１及び第２の状
態を示す制御信号の第１の状態を受けて２つのクロック
ドライバの対応のクロック信号供給線のそれぞれを電気
的に非接続状態にし、制御信号の第２の状態を受けて２
つのクロックドライバの対応のクロック信号供給線を電
気的に接続状態にする接続手段を設けたものである。

【００１８】

【発明の実施の形態】

実施の形態１．以下にこの発明の実施の形態１を図１な
いし図１８を用いて説明する。まず始めに、この発明の
実施の形態１が適用される、例えば、ゲートアレイ又は
ＥＣＡ等の半導体集積回路装置の半導体基板及びマスタ
ーチップについて図１及び図２に基づいて説明する。

【００１９】図１に示すように、半導体基板１は一主面
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。

【００２０】また、半導体基板１のセル領域２の一主面
には、図２に示すように、各電極対群の第１の電極４に
対応して第２の方向に沿って配置される複数のＮ型拡散
領域６が形成される。さらに、各電極対群の第２の電極
５に対応して第２の方向に沿って配置される複数のＰ型
拡散領域７が対応した上記複数のＮ型拡散領域６と第１
の方向に沿って配置、形成される。

【００２１】第１の電極４とその両側に位置するＮ型拡
散領域６とによってＮ型ＭＯＳトランジスタが構成され
る。第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。

【００２２】一方、アンド（ＡＮＤ）回路やオア（Ｏ
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされ、いわゆるマク
ロセルと称される。以下、論理回路を第１のマクロセ
ル、クロック信号を必要とする内部回路を第２のマクロ
セルと称す。したがって、半導体基板１のセル領域２に
は、図１に示すように、これらマクロセルが配置される
マクロセル配置領域９が第１の方向に沿って複数設けら
れる。マクロセル配置領域９の間にはマクロセル配置領
域９に形成されるマクロセル間を電気的に接続するため
の配線領域１０が設けられる。

【００２３】なお、各マクロセル配置領域９は、第２の
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。

【００２４】そして、このような半導体集積回路装置に
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。しかも、半導体集積回
路装置が大規模化されるに伴い、機能の異なる複数の機
能ブロックを有し、各機能ブロックに対してそれぞれ別
個にクロック信号を受けるクロックドライバを備えるク
ロックドライバ回路が設けられる。さらに、クロック信
号を必要とする第２のマクロセルに対するスキャンテス
トにおいて、各機能ブロック毎にスキャンテストを行な
うのではなく、全ての機能ブロックに対して一括してス
キャンテストを行うのが効率的である。

【００２５】この発明の実施の形態１は、このような半
導体集積回路装置を対象としているものであり、以下
に、半導体集積回路装置に組み込まれるクロックドライ
バ回路について説明する。なお、説明の便宜上、半導体
集積回路装置に組み込まれ、クロック信号が必要とされ
る第２のマクロセルが存在する機能ブロックは２つとす
る。

【００２６】まず、図３を用いて説明する。図３におい
て、１１ａ及び１１ｂは通常モード時にそれぞれ別個の
クロック信号ＣＬＫ１、ＣＬＫ２が入力され、テイスト
モード時に同じテストクロック信号ｔｅｓｔ−ＣＬＫが
入力される第１及び第２のクロック入力端子で、各機能
ブロックに対応して設けられる。１２は通常モードであ
る第１の状態（この実施の形態１では“Ｌ”レベルとな
る）及びテストモードである第２の状態（この実施の形
態１では“Ｈ”レベルとなる）を示す制御信号ｔｅｓｔ
−ｍｏｄｅが入力される制御信号入力端子、１３はテス
トモード時にスキャンテスト用のテストデータＳＣＡＮ
−ＩＮが入力されるスキャンデータ入力端子、１４はテ
ストモード時にスキャンデータＳＣＡＮ−ＯＵＴが出力
されるスキャンデータ出力端子である。

【００２７】１５ａ及び１５ｂはそれぞれ複数の第２の
マクロセル１６を有する機能ブロックに対応して設けら
れ、対応する第１及び第２のクロック入力端子１１ａ、
１１ｂに入力されるクロック信号を受けて、対応の機能
ブロックにおける複数の第２のマクロセル１６にクロッ
ク信号を与えるための第１及び第２のクロックドライバ
である。

【００２８】なお、第２のマクロセル１６は、例えば、
図４に示す構成をしている。図４において、１６（１）
は制御入力ノードに受けた制御信号入力端子１２からの
制御信号に基づいて、通常モード時にデータ入力ノード
ＤＩに受ける通常データもしくはテストモード時にスキ
ャンデータ入力ノードＳＩに受けるスキャンデータのい
ずれかをデータ出力ノードＤＯに出力する入力側セレク
タである。１６（２）はクロック入力ノードＴに受けた
クロックドライバ１５からのクロック信号に同期して、
上記入力側セレクタ１６（１）のデータ出力ノードＤＯ
からのデータをデータ入力ノードＤを介して取り込み、
データ出力ノードＯから出力するフリップフロップ回路
等で構成される回路（以下、フリップフロップ回路と総
称する。）である。１６（３）は上記フリップフロップ
回路１６（２）のデータ出力ノードＯからのデータをデ
ータ入力ノードＩＩにて受け、制御入力ノードに受けた
制御信号入力端子１２からの制御信号に基づいて、通常
モード時にデータ出力ノードＤＯから、テストモード時
にスキャンデータ出力ノードＳＯから出力する出力側セ
レクタである。

【００２９】また、第１及び第２のクロックドライバ１
５ａ、１５ｂはそれぞれ実質的に同じ回路構成をしてい
るので、以下、第１のクロックドライバ回路１５ａを代
表して図３に基づいて説明する。なお、符号において、
添字ａ、ｂは第１及び第２のクロックドライバ１５ａ、
１５ｂにそれぞれ対応して付したので、以下の説明にお
いては添字ａ、ｂを省略して説明する。

【００３０】１７は上記クロック入力端子１１に入力ノ
ードＩＮがクロック信号入力線２４を介して電気的に接
続されるとともに、出力ノードＯＵＴが第１の共通線１
８に電気的に接続されるプリドライバである。これらプ
リドライバ１７は、テストモード時に１つを除いたプリ
ドライバが非活性状態にされる。この実施の形態１で
は、プリドライバ１７が２つであるため、第２のプリド
ライバ１７ｂがテストモード時に非活性状態にされ、そ
の出力ノードＯＵＴがハイインピーダンス（電気的に浮
いた状態）にされて、第１の共通線１８ｂに影響を与え
ないようにしている。

【００３１】第１のプリドライバ１７ａは、例えば、図
５に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなるインバータ回路
を２段縦続接続した回路によって構成されている。

【００３２】第２のプリドライバ１７ｂは、例えば、図
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが
直列接続された出力側インバータ回路とによって構成さ
れている。

【００３３】また、第２のプリドライバ１７ｂは、例え
ば、図７に示すような構成のものであっても良い。すな
わち、入力ノードＩＮを介して入力されるクロック入力
端子１１からのクロック信号と制御信号入力端子１２か
らの制御信号をインバータによって反転した制御信号と
を受けるナンド回路と、入力ノードＩＮを介して入力さ
れるクロック入力端子１１からのクロック信号と制御信
号入力端子１２からの制御信号とを受けるノア回路と、
ゲート電極に上記ナンド回路からの出力を受けるＰ型Ｍ
ＯＳトランジスタ及びゲート電極に上記ノア回路からの
出力を受けるＮ型ＭＯＳトランジスタが直列接続された
出力バッファ回路とによって構成されている。

【００３４】さらに、第２のプリドライバ１７ｂは、例
えば、図８に示すような構成のものであっても良い。す
なわち、直列接続されたＰ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタからなるインバータ回路を２段縦
続接続し、出力側のインバータ回路の出力ノードと出力
ノードＯＵＴとの間に接続され、制御信号入力端子１２
からの制御信号をゲート電極に受けるＮ型ＭＯＳトラン
ジスタを設けた構成にされている。

【００３５】再び図３に戻って、１９(1)〜１９(n)は入
力ノードＩＮが上記第１の共通線１８に電気的に接続さ
れるとともに、それぞれにクロック信号を必要とする内
部回路（第２のマクロセル）１６のクロック入力ノード
が電気的に接続される複数のクロック信号供給線２０
(1)〜２０(m)が接続される第２の共通線２１に出力ノー
ドＯＵＴが電気的に接続される複数のメインドライバで
ある。これらメインドライバ１９(1)〜１９(n)は、テス
トモード時に１つのクロックドライバを除いたクロック
ドライバにおけるメインドライバが非活性状態にされ
る。この実施の形態１では、クロックドライバ１５が２
つであるため、第２のクロックドライバ１５ｂにおける
メインドライバ１９ｂ(1)〜１９ｂ(n)がテストモード時
に非活性状態にされ、その出力ノードＯＵＴがハイイン
ピーダンス（電気的に浮いた状態）にされて、第２の共
通線２１ｂに影響を与えないようにしている。

【００３６】第１のメインドライバ１９ａ(1)〜１９ａ
(n)のそれぞれは、例えば図９に示すように、直列接続
されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタからなるインバータ回路を２段縦続接続した回路に
よって構成されている。

【００３７】第２のメインドライバ１９ｂ(1)〜１９ｂ
(n)は、例えば、図１０に示すように、直列接続された
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタか
らなる入力側インバータ回路と、入力側インバータ回路
の出力をゲート電極に受けるＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタ並びに制御信号入力端子１２
からの制御信号をインバータ回路にて反転した制御信号
をゲート電極に受けるＰ型ＭＯＳトランジスタ及びＮ型
ＭＯＳトランジスタが直列接続された出力側インバータ
回路とによって構成されている。

【００３８】また、第２のメインドライバ１９ｂ(1)〜
１９ｂ(n)は、例えば、図１１に示すような構成のもの
であっても良い。すなわち、入力ノードＩＮを介して入
力されるクロック入力端子１１からのクロック信号と制
御信号入力端子１２からの制御信号をインバータによっ
て反転した制御信号とを受けるナンド回路と、入力ノー
ドＩＮを介して入力されるクロック入力端子１１からの
クロック信号と制御信号入力端子１２からの制御信号と
を受けるノア回路と、ゲート電極に上記ナンド回路から
の出力を受けるＰ型ＭＯＳトランジスタ及びゲート電極
に上記ノア回路からの出力を受けるＮ型ＭＯＳトランジ
スタが直列接続された出力バッファ回路とによって構成
されている。

【００３９】さらに、第２のメインドライバ１９ｂ(1)
〜１９ｂ(n)は、例えば、図１２に示すような構成のも
のであっても良い。すなわち、直列接続されたＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタからなるイ
ンバータ回路を２段縦続接続し、出力側のインバータ回
路の出力ノードと出力ノードＯＵＴとの間に接続され、
制御信号入力端子１２からの制御信号をゲート電極に受
けるＮ型ＭＯＳトランジスタを設けた構成にされてい
る。

【００４０】なお、上記プリドライバ１７及びメインド
ライバ１９(1)〜１９(n)はそれぞれインバータ回路を２
段縦続接続した回路にて構成したが、２段に限られるも
のではなく何段でも良いものである。ただし、プリドラ
イバを構成するインバータの数とメインドライバを構成
するインバータ回路の数の和は偶数になるようにした方
が良い。

【００４１】２２は上記第１のクロックドライバ１５ａ
の複数のクロック信号供給線２０ａ(1)〜２０ａ(m)と第
２のクロックドライバ１５ｂの複数のクロック信号供給
線２０ｂ(1)〜２０ｂ(m)との間に設けられ、制御信号の
第１の状態（“Ｌ”レベル）を受けて第１のクロックド
ライバ１５ａの複数のクロック信号供給線２０ａ(1)〜
２０ａ(m)と第２のクロックドライバ１５ｂの複数のク
ロック信号供給線２０ｂ(1)〜２０ｂ(m)とをそれぞれを
電気的に非接続状態にし、制御信号の第２の状態
（“Ｈ”レベル）を受けて第１のクロックドライバ１５
ａと第２のクロックドライバ１５ｂの対応のクロック信
号供給線２０ａ(1)〜２０ａ(m)、２０ｂ(1)〜２０ｂ(m)
の全てを電気的に接続状態にする接続手段である。

【００４２】この接続手段２２は、第１及び第２のクロ
ックドライバ１５ａ及び１５ｂのクロック信号供給線２
０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)毎に対応
して設けられる複数のトランスミッションゲートを有し
ている。各トランスミッションゲートはＰチャネルＭＯ
Ｓトランジスタ２２ＰとＮチャネルＭＯＳトランジスタ
２２Ｐとが並列接続されたものであり、一端（Ｐチャネ
ルＭＯＳトランジスタ２２ＰとＮチャネルＭＯＳトラン
ジスタ２２Ｎの共通接続された一方のソース／ドレイン
領域）が第１のクロックドライバ１５ａの対応するクロ
ック信号供給線２０ａの端部に接続されるとともに、他
端（ＰチャネルＭＯＳトランジスタ２２ＰとＮチャネル
ＭＯＳトランジスタ２２Ｎの共通接続された他方のソー
ス／ドレイン領域）が第２のクロックドライバ１５ｂの
対応するクロック信号供給線２０ｂの端部に接続され、
制御電極に制御信号を受ける。ＰチャネルＭＯＳトラン
ジスタ２２Ｐの制御電極（ゲート電極）は制御信号入力
端子１２からの制御信号をインバータ回路２３にて反転
した制御信号を受ける。ＮチャネルＭＯＳトランジスタ
２２Ｎの制御電極は制御信号入力端子１２からの制御信
号を受ける。なお、各トランスミッションゲートは接続
手段２２の各接続部を構成している。

【００４３】次に、図３に示す回路構成にされたクロッ
クドライバ回路を、図１及び図２に示したマスタチップ
に配置、形成した例について説明する。この実施の形態
１においては、半導体基板１のセル領域２を第２の方向
（図示横方向）に２分割され、図示左側の機能ブロック
配置領域に第１のクロックドライバ１５ａが配置され、
図示右側の機能ブロック配置領域に第２のクロックドラ
イバ１５ｂが配置される場合を示している。

【００４４】第１及び第２のクロックドライバ回路１５
ａ、１５ｂは上記で説明したように実質的に同じ回路構
成をしているので、第１のクロックドライバ回路１５ａ
を代表して説明する。第２のクロックドライバ１５ｂ
は、基本的には、第１のクロックドライバ回路１５ａと
同様にして、図示右側半分の位置に配置されている。

【００４５】プリドライバ１７は対応の機能ブロック配
置領域における略中央に位置するマクロセル配置領域９
の略中央部に配置される。第１のプリドライバ１７ａ
（詳細には、図１４（図１３図示Ａ１部拡大図）に示
す）及び第２のプリドライバ１７ｂ（詳細には、図１５
（図１３図示Ａ２部拡大図）に示す）は、対応の機能ブ
ロック配置領域における、第２の方向に沿った略中央部
に位置する電源線２５と接地線２６とからなる電源線対
とマクロセル配置領域９との交差部に形成、つまり、電
源線対を構成する電源線２５と接地線２６との間のマク
ロセル配置領域９に形成される。

【００４６】なお、電源線対は、半導体基板１のセル領
域２の一主面上に第１の方向に沿ってセル領域２を横切
って直線上に配置される電源線対が所定間隔（２１０Ｂ
Ｃ、ＢＣはBasic Cell、１Basic Cellは基本セル８の幅
（第２の方向に沿った長さ）であり、この実施の形態１
では２．６５μｍ）毎に配置されている。なお、この実
施の形態１においては、半導体基板１のセル領域２の第
２の方向に沿った長さを９ｍｍにしているため、各分割
された領域には複数の電源線対が配置される。

【００４７】プリドライバ１７内の配線は、第１のマク
ロセルとなる論理回路内及び第２のマクロセル１６とな
る内部回路内の配線並びに論理回路間の配線及び論理回
路と内部回路間の配線と同様に、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。なお、第１の配線は基本セル８を構成す
る電極対上に層間絶縁膜を介して形成される第１の導電
体層にて形成され、第２の配線は第１の導電体層上に層
間絶縁膜を介して形成される第２の導電体層にて形成さ
れる。第１の導電体層と第２の導電体層との上下関係は
逆であってもよい。第１及び第２の導電体層は、アルミ
ニウム金属層（アルミニウム合金層を含む）によって形
成される。

【００４８】上記電源線２５は電源電位が印加され、接
地線２６は接地電位とされる。電源線対を構成する電源
線２５と接地線２６とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線２５と接地線
２６とからなる電源線対は、半導体基板１のセル領域２
の一主面上に第１の方向に沿ってセル領域２を横切って
直線上に配置される。

【００４９】電源線対を構成する電源線２５の外側辺と
接地線２６の外側辺との距離は、この実施の形態１では
４６ＢＣであるので、プリドライバ１７は電源線２５と
接地線２６との間に十分に形成できる。なお、図１４及
び図１５において、プリドライバ１７の第２の方向に沿
った長さを電源線２５の外側辺から接地線２６の外側辺
までとしているが、これに限られるものではなく、プリ
ドライバ１７の構成によっては、電源線２５の外側辺と
接地線２６の外側辺との距離より短いものであってもよ
い。要はプリドライバ１７が電源線対を構成する電源線
２５と接地線２６との間に配置されていればよい。

【００５０】第１及び第２のプリドライバ１７ａ及び１
７ｂは、それぞれ図１４及び図１５に示すように電源線
２５から電源線２７を介して電源電位Ｖccが与えられ、
接地線２６に接地線２８を介して接続されて接地電位Ｇ
ＮＤが与えられる。電源線２７はマクロセル配置領域９
の一側部（図示上側側部）上に第２の方向に沿ってマク
ロセル配置領域９全長に亙って配置される。電源線２７
は第１の導電体層にて形成され、コンタクトホール３０
を介してプリドライバ１５に電気的に接続されるととも
にコンタクトホール２９を介して電源線２５に電気的に
接続される。接地線２８はマクロセル配置領域９の他側
部（図示下側側部）上に第２の方向に沿ってマクロセル
配置領域９全長に亙って配置される。接地線２８は第１
の導電体層にて形成され、コンタクトホール３１を介し
てプリドライバ１７に電気的に接続されるとともにコン
タクトホール３２を介して接地線２６に電気的に接続さ
れる。

【００５１】なお、この実施の形態１では、各クロック
ドライバ１５ａ、１５ｂに対して１つのプリドライバ１
７を設けたものを示したが、複数のプリドライバにて構
成しても良い。この場合、複数のマクロセル配置領域９
の２以上の所定数のマクロセル配置領域のそれぞれに、
電源線対間に第１の方向に沿った同一直線上に互いに所
定間隔を有して配置、形成される。

【００５２】第１及び第２のメインドライバ１９(1)〜
１９(n)は、対応する機能ブロック配置領域における複
数のマクロセル配置領域９の、プリドライバ１７が配置
されるマクロセル配置領域９以外の２以上の所定数（こ
の例においてはｎ個）のマクロセル配置領域のそれぞれ
に、第１の方向に沿った同一直線上に互いに所定間隔を
有して配置、形成される。この実施の形態１において、
プリドライバ１７が配置されるマクロセル配置領域９以
外のすべてのマクロセル配置領域に配置してある。しか
し、これに限られるものではなく、メインドライバ１９
の数に合わせて任意に配置してよい。

【００５３】各第１及び第２のメインドライバ１９ａ及
び１９ｂは、詳細には、図１６（図１３図示Ｂ１部拡大
図）及び図１７（図１３図示Ｂ２部拡大図）に示すよう
に、対応の機能ブロック配置領域における第２の方向に
沿った略中央部に位置する電源線２５と接地線２６とか
らなる電源線対とマクロセル配置領域９との交差部に形
成、つまり、電源線対を構成する電源線２５と接地線２
６との間のマクロセル配置領域９に形成される。従っ
て、対応の機能ブロック配置領域において、メインドラ
イバ１９とプリドライバ１７とは第１の方向に沿った同
一直線上に配置される。

【００５４】各メインドライバ１９内の配線は、プリド
ライバ１７と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図１６及び図１７
において、メインドライバ１９の第２の方向に沿った長
さを電源線２５の外側辺から接地線２６の外側辺までと
しているが、これに限られるものではなく、メインドラ
イバ１９の構成によっては、電源線２５の外側辺と接地
線２６の外側辺との距離より短いものであってもよい。
要はメインドライバ１９が電源線対を構成する電源線２
５と接地線２６との間に配置されていればよい。

【００５５】各第１及び第２のメインドライバ１９ａ及
び１９ｂは、図１６及び図１７に示すように、電源線２
５から電源線２７を介して電源電位Ｖccが与えられ、接
地線２６に接地線２８を介して接続されて接地電位ＧＮ
Ｄが与えられる。電源線２７はコンタクトホール３０を
介してメインドライバ１９に電気的に接続されるととも
にコンタクトホール２９を介して電源線２５に電気的に
接続される。接地線２８はコンタクトホール３２を介し
てメインドライバ１９に電気的に接続されるとともにコ
ンタクトホール３１を介して接地線２６に電気的に接続
される。

【００５６】第１の共通線１８は、図１３に示すよう
に、対応の機能ブロック配置領域におけるプリドライバ
１７及び複数のメインドライバ１９(1)〜１９(n)上に位
置する第１の方向に沿った直線上に配置される。第１の
共通線１８は第２の導電体層にて形成され、電源線対を
構成する電源線２５と接地線２６との間に電源線２５と
接地線２６と平行に配置される。第１の共通線１８は図
１４及び図１５に示すようにコンタクトホール３４を介
して対応の機能ブロックにおけるプリドライバ１７の出
力ノードに電気的に接続されるとともに、図１６及び図
１７に示すようにコンタクトホール３７を介して対応の
機能ブロックにおける複数のメインドライバ１９(1)〜
１９(n)の入力ノードに接続され、対応の機能ブロック
におけるプリドライバ１7の出力ノード及び複数のメイ
ンドライバ１９(1)〜１９(n)の入力ノードを短絡する。

【００５７】第２の共通線２１は、図１３に示すよう
に、対応の機能ブロックにおけるプリドライバ１７及び
複数のメインドライバ１９(1)〜１９(n)上に位置する第
１の方向に沿った直線上に配置される。第２の共通線２
１は第２の導電体層にて形成され、電源線対を構成する
電源線２５と接地線２６との間に対応の機能ブロックに
おける第１の共通線１８と平行に配置される。第２の共
通線２１は図１６及び図１７に示すようにコンタクトホ
ール３８を介して複数のメインドライバ１９(1)〜１９
(n)の出力ノードに接続され、複数のメインドライバ１
９(1)〜１９(n)の出力ノードを短絡する。

【００５８】第２の共通線２１の線幅は、第１の共通線
１８の線幅より大きくしてある。つまり、次の理由によ
って第２の共通線２１の線幅を大きくしてある。第１の
共通線１８に接続されるのは複数のメインドライバ１９
(1)〜１９(n)の入力ノードであり、図９ないし図１２に
示すように、入力ノードＩＮが接続されるのはＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタのゲート電
極であるため、第１の共通線１８に接続される負荷容量
値は小さい。これに対して、第２の共通線２１に接続さ
れるのは、複数のクロック信号供給線２０(1)〜２０(m)
及び複数の内部回路１６のクロック入力ノードであるた
め、負荷容量値は大きい。

【００５９】なお、図１４及び図１５に示すように、プ
リドライバ１７の入力ノードは、コンタクトホール３３
を介してクロック信号入力線２４に接続される。このク
ロック入力信号線２４はクロック入力端子１１に接続さ
れる。また、クロック入力信号線２４は第１の導電体層
及び第２の導電体層によって構成される。また、第２の
プリドライバ１７ｂは、図１５に示すように、その制御
ノードがコンタクトホール３６を介して制御信号入力線
３５に接続される。この制御入力信号線３５は制御信号
入力端子１２に接続される。また、制御入力信号線３５
は第１の導電体層及び第２の導電体層によって構成され
る。

【００６０】複数のクロック信号供給線２０(1)〜２０
(m)は、図１３に示すように、対応の機能ブロックにお
ける第２のマクロセル１６がそれぞれ配置される複数の
マクロセル配置領域９それぞれに対応して第２の方向に
沿った直線上に配置される。この実施の形態１において
は、対応の機能ブロックにおいて、複数のマクロセル配
置領域９すべてに対して１対１に対応してクロック信号
供給線２０を配置しているが、隣り合う２つのマクロセ
ル配置領域９に対して１つ、つまり２対１に対応してク
ロック信号供給線２０を配置してもよい。また、第２の
マクロセル１６が配置されるマクロセル配置領域９に対
してだけクロック信号供給線２０を配置してもよく、こ
の場合、隣り合う２つのマクロセル配置領域９両者に第
２のマクロセル１６が配置されれば、この隣り合う２つ
のマクロセル配置領域９に対して１つのクロック信号供
給線２０を配置するようにしてもよい。

【００６１】各クロック信号供給線２０(1)〜２０(m)
は、第１の導電体層にて形成され、対応の機能ブロック
における配線領域１０上に、互いに平行に配置される。
各クロック信号供給線２０(1)〜２０(m)は、その中央部
にてコンタクトホール４０を介して第２の共通線２１に
電気的に接続される。各クロック信号供給線２０(1)〜
２０(m)は、対応したマクロセル配置領域９に配置され
た第２のマクロセル１６である内部回路のクロック入力
ノードに配線４１を介して接続される（図３参照）。配
線４１は第２の導電体層にて形成される。

【００６２】接続手段２２は、第１のクロックドライバ
回路１５ａが配置される機能ブロック配置領域と第１の
クロックドライバ回路１５ｂが配置される機能ブロック
配置領域との間に位置するマクロセル配置領域９に形成
される。接続手段２２は、詳細には、図１８に示すよう
に、第２の方向に沿った略中央部に位置する電源線２５
と接地線２６とからなる電源線対とマクロセル配置領域
９との交差部に形成、つまり、電源線対を構成する電源
線２５と接地線２６との間のマクロセル配置領域９に形
成される。

【００６３】接続手段２２の各接続部を構成するトラン
スミッションゲートは、図１８（図１３図示Ｃ部拡大
図）に示すように、電源線２５と接地線２６との間に位
置し、対応のクロック信号供給線２０ａ、２０ｂに近接
したマクロセル配置領域９に配置される１つの基本セ
ル、つまり、Ｐ型ＭＯＳトランジスタ２２ＰとこのＰ型
ＭＯＳトランジスタ２２Ｐと第１の方向に沿って配置さ
れたＮ型ＭＯＳトランジスタ２２Ｎとによって構成され
る。

【００６４】接続手段２２を構成するＰ型ＭＯＳトラン
ジスタ５５ＰとＮ型ＭＯＳトランジスタ５５Ｎの一方の
主電極（ソース／ドレイン領域）は共通接続されて第１
のクロックドライバ１５ａの対応するクロック信号供給
線２０ａの端部に接続される。Ｐ型ＭＯＳトランジスタ
２２ＰとＮ型ＭＯＳトランジスタ２２Ｎの他方の主電極
（ソース／ドレイン領域）は共通接続されて第２のクロ
ックドライバ１５ｂの対応するクロック信号供給線２０
ｂの端部に接続される。Ｐ型ＭＯＳトランジスタ５５Ｐ
の制御電極（ゲート電極）は、電源線対に平行に配置さ
れた第２の導電体層にて形成された配線３５Ｂを介して
インバータ回路２３の出力ノードに接続される。Ｎ型Ｍ
ＯＳトランジスタ２２Ｎの制御電極（ゲート電極）は電
源線対に平行に配置された第２の導電体層にて形成され
た制御入力信号線３５の一部を構成する配線３５Ａを介
して制御信号入力端子１２に接続される。

【００６５】インバータ回路２３は第１のクロックドラ
イバ回路１５ａが配置される機能ブロック配置領域と第
１のクロックドライバ回路１５ｂが配置される機能ブロ
ック配置領域との間に位置するマクロセル配置領域９に
形成される。配線３５Ａと配線３５Ｂに近接して配置す
れば良い。インバータ回路２３は電源線２５と接地線２
６との間に配置される１つの基本セル、つまり、Ｐ型Ｍ
ＯＳトランジスタとこのＰ型ＭＯＳトランジスタと第１
の方向に沿って配置されたＮ型ＭＯＳトランジスタとに
よって構成される。また、接続手段２２のトランスミッ
ションゲート２２Ｐ、２２Ｎが配置される第２の方向に
沿った略中央部に位置する電源線２５と接地線２６とか
らなる電源線対とマクロセル配置領域９との交差部に形
成しても良い。この場合、配線３５Ｂが不要となる。な
お、インバータ回路と接続手段２２は電源線２５と接地
線２６との間に十分に形成できる。

【００６６】なお、図１３において、論理回路となる第
１のマクロセル及びクロック信号を必要とする内部回路
となる第２のマクロセル１６は繁雑さを避けるため、図
示省略しているが、実際は、電源線対を構成する電源線
２５と接地線２６との間の領域を除いたマクロセル配置
領域９全域において、効率よく、隙間なく（マクロセル
間の絶縁領域（一般に１つの基本セルによってマクロセ
ル間の電気的絶縁がなされる）は存在する）第１及び第
２のマクロセルが配置される。

【００６７】なお、この実施の形態１においては、第１
及び第２のクロックドライバ回路１５ａ及び１５ｂを用
いたものを示しているが、２つにかかわらず、３つでも
４つでも良い。この場合、第２の方向に沿って、機能ブ
ロック配置領域が複数配置され、隣接する機能ブロック
配置領域間に接続手段２２を配置すれば良い。また、各
クロックドライバ回路に対する機能ブロックは同じ大き
さがよい。

【００６８】また、プリドライバ１７の入力ノードはク
ロック信号入力線３８を介して直接クロック入力端子１
１に接続するものを示したが、プリドライバ１７の入力
ノードとクロック入力端子１１との間に、例えばブリド
ライバ１７と同様の構成、つまり、インバータ回路を２
段接続したクロック入力ドライバを介在させたものでも
よい。

【００６９】次に、このように構成された半導体集積回
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作を説明する。つまり、
第１及び第２のクロック入力端子１１ａ及び１１ｂに別
々のクロック信号が入力されてから、それぞれ対応する
機能ブロックにおける第２のマクロセル１６である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。

【００７０】この時、制御信号入力端子１２には、通常
動作を示す制御信号、この実施の形態１では第１の状態
（Ｌレベルを示す）を示す制御信号が入力されるため、
接続手段２２は非接続状態とされる。その結果、第１の
クロックドライバ１５ａの複数のクロック信号供給線２
０ａ(1)〜２０ａ(m)と第２のクロックドライバ１５ｂの
複数のクロック信号供給線２０ｂ(1)〜２０ｂ(m)とは電
気的に非接続状態にされる。また、第１の状態を示す制
御信号を受ける第２のプリドライバ１７ｂ及び第２のメ
インドライバ１９ｂ(1)〜１９ｂ(n)は活性状態にされ
る。従って、第１及び第２のクロックドライバ１５ａ及
び１５ｂは、入力されるクロック信号が異なるだけで実
質的に同じ動作を行なう。よって、以下、第１のクロッ
クドライバ１５ａの動作について主として説明する。

【００７１】第１のクロック入力端子１１ａに外部から
クロック信号が入力されると、クロック入力信号線２４
ａを介してプリドライバ１７ａに入力される。プリドラ
イバ１７ａは入力されたクロック信号に基づいたクロッ
ク信号を出力する。このクロック信号が第１の共通線１
８ａに与えられ、複数のメインドライバ１９ａ(1)〜１
９ａ(ｎ)に入力される。複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)の入力ノードはそれぞれ第１の共通線
１８ａによって短絡され、第１の共通線１８ａに対する
負荷容量値も小さいことから、複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の入力ノードそれぞれに現れるク
ロック信号の変化（立ち下がり及び立ち上がり）は同じ
になる。

【００７２】複数のメインドライバ１９ａ(1)〜１９ａ
(ｎ)の出力ノードに現れるクロック信号の変化は同じで
ある。しかも、第２の共通線２１ａにはその全長に亙っ
て所定間隔を有し、分散させて複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の出力ノードが接続されるため、
第２の共通線２１ａに現れるクロック信号の変化は第２
の共通線２１ａの全長に亙って同じになる。要するに、
クロック入力端子１１に入力されるクロック信号の変化
は、第２の共通線２１ａの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるクロ
ック信号の第２の共通線２１ａに到達時間のずれ、すな
わちクロックスキューは第２の共通線２１ａの全長に亙
ってほとんどない。

【００７３】第２の共通線２１ａに伝達されたクロック
信号はクロック信号供給線２０ａ(1)〜２０ａ(m)を介し
てクロック信号を必要とする内部回路（第２のマクロセ
ル１６）のクロック入力ノードに与えられる。この時、
クロック信号供給線２０ａ(1)〜２０ａ(m)それぞれの第
２の共通線２１ａとの接続点、つまり中央部におけるク
ロック信号の変化は同じであるものの、両端部における
クロック信号の変化は中央部におけるクロック信号の変
化より若干遅れるものの、問題のない範囲である。

【００７４】一方、第２のクロックドライバ１５ｂにつ
いても第１のクロックドライバ１５ａと同様に動作す
る。従って、第２の共通線２１ｂの全長に亙って、クロ
ック入力端子１２に入力されるクロック信号のクロック
スキューがほとんどなく与えられる。このクロックスキ
ューのほとんどない第２の共通線２１ｂに伝達されたク
ロック信号がクロック信号供給線２０ｂ(1)〜２０ｂ(m)
を介してクロック信号を必要とする内部回路（第２のマ
クロセル１６）のクロック入力ノードに与えられる。

【００７５】次に、テスト動作、つまりスキャンテスト
時のクロックドライバ回路の動作について説明する。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態１では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、接続手段２２
は接続状態とされる。その結果、第１のクロックドライ
バ１５ａの複数のクロック信号供給線２０ａ(1)〜２０
ａ(m)と第２のクロックドライバ１５ｂの複数のクロッ
ク信号供給線２０ｂ(1)〜２０ｂ(m)とは電気的に接続状
態にされる。また、第２の状態を示す制御信号を受ける
第２のプリドライバ１７ｂ及び第２のメインドライバ１
９ｂ(1)〜１９ｂ(n)は非活性状態にされるため、第２の
クロック入力端子１１ｂにテスト用クロック信号が入力
されても、第２のプリドライバ１７ｂ及び第２のメイン
ドライバ１９ｂ(1)〜１９ｂ(n)の出力ノードは電気的に
浮いた状態、つまり、ハイインピーダンス状態であるの
で、第１の共通線１８ｂ及び第２の共通線２１ｂには何
等影響を及ぼさない。

【００７６】第１のクロック入力端子１１ａに外部から
テスト用クロック信号が入力されると、クロック信号入
力線２４ａを介してプリドライバ１７ａに入力される。
プリドライバ１７ａは入力されたクロック信号に基づい
たクロック信号を出力する。このクロック信号が第１の
共通線１８ａに与えられ、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)に入力される。

【００７７】第１の共通線１８ａは、この実施の形態１
では、通常の配線より太いアルミニウム層で形成されて
いるため、その抵抗値が低くでき、また、第１の共通線
１８ａに対する負荷容量値も小さい。その結果、第１の
共通線１８ａによって入力ノードが短絡される複数のメ
インドライバ１９ａ(1)〜１９ａ(ｎ)の入力ノードそれ
ぞれに現れるテスト用クロック信号の変化（立ち下がり
及び立ち上がり）は同じになる。

【００７８】複数のメインドライバ１９ａ(1)〜１９ａ
(ｎ)の出力ノードに現れるクロック信号の変化は同じで
ある。しかも、第２の共通線２１ａにはその全長に亙っ
て所定間隔を有し、分散させて複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の出力ノードが接続されるため、
第２の共通線２１ａに現れるテスト用クロック信号の変
化は第２の共通線２１ａの全長に亙って同じになる。要
するに、クロック入力端子１１に入力されるテスト用ク
ロック信号の変化は、第２の共通線２１ａの全長に亙っ
て同じに現れる。言い換えれば、クロック入力端子１１
に入力されるテスト用クロック信号の第２の共通線２１
ａに到達時間のずれ、すなわちクロックスキューは第２
の共通線２１ａの全長に亙ってほとんどない。

【００７９】第２の共通線２１ａに伝達されたクロック
信号はクロック信号供給線２０ａ(1)〜２０ａ(m)、及び
このクロック信号供給線２０ａ(1)〜２０ａ(m)に接続手
段２２を介して電気的に接続されたクロック信号供給線
２０ｂ(1)〜２０ｂ(m)を介してクロック信号を必要とす
る内部回路（第２のマクロセル１６）のクロック入力ノ
ードに与えられる。この時、クロック信号供給線２０ａ
(1)〜２０ａ(m)と第２の共通線２１ａとの接続点、つま
り中央部におけるクロック信号の変化は同じであるもの
の、両端部におけるクロック信号の変化は中央部におけ
るクロック信号の変化より若干遅れる。また、接続手段
２２を介してクロック信号供給線２０ａ(1)〜２０ａ(m)
の端部に電気的に接続されるクロック信号供給線２０ｂ
(1)〜２０ｂ(m)におけるクロック信号の変化はクロック
信号供給線２０ａ(1)〜２０ａ(m)の中央部におけるクロ
ック信号の変化より若干遅れるものの、問題のない範囲
である。

【００８０】従って、スキャンデータ入力端子１３から
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。

【００８１】この実施の形態１は、以上に述べたことか
ら明らかな如く、次のような効果を奏するものである。（イ）通常動作時、第１及び第２のクロックドライバ１
５ａ及び１５ｂそれぞれにおいて、クロック入力端子１
１ａ、１１ｂに入力されたクロック信号の変化は、第２
の共通線２１ａ、２１ｂの全長に亙って同じに変化し、
クロック信号を必要とする内部回路となる第２のマクロ
セル１６すべてに対してクロックスキューが小さいクロ
ック信号が与えられる。（ロ）テスト動作時、第１のクロックドライバ１５ａに
おける第２の共通線２１ａの全長に亙って、クロック入
力端子１１ａに入力されたテスト用クロック信号の変化
が同じに変化し、クロック信号供給線２０ａ(1)〜２０
ａ(m)及びこのクロック信号供給線２０ａ(1)〜２０ａ
(m)に接続手段２２を介して接続されるクロック信号供
給線２０ｂ(1)〜２０ｂ(m)の全長に亙ってクロックスキ
ューが小さくでき、全ての第２のマクロセル１６に対し
てクロックスキューが小さいテスト用クロック信号が与
えられる。

【００８２】（ハ）第１及び第２のクロックドライバ１
５ａ及び１５ｂを構成するプリドライバ１７ａ及び１７
ｂとメインドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ
(1)〜１９ｂ(ｎ)は、第１のマクロセル及び第２のマク
ロセル１６が配置されない電源線対を構成する電源線２
５と接地線２６との間に配置されるため、セル領域２に
対する第１及び第２のマクロセルの数を減らすことな
く、クロックドライバ回路をセル領域内に配置できる。

【００８３】実施の形態２．図１９ないし図２１はこの
発明の実施の形態２を示すものであり、上記した実施の
形態１に対して接続手段２２の構成が相違するだけであ
り、その他は同様である。従って、接続手段２２につい
て主として説明する。なお、この実施の形態２では、第
１のクロックドライバ１５ａが配置される機能ブロック
配置領域と第２のクロックドライバ１５ｂが配置される
機能ブロック配置領域との間に、全てのマクロセルがク
ロック信号を必要としない機能ブロック、つまり、クロ
ックドライバを必要としない機能ブロックが配置される
機能ブロック配置領域１５ｃが設けられている場合であ
る。また、図１９ないし図２１において、実施の形態１
に示した図に付した符号と同一符号は同一又は相当部分
を示している。

【００８４】接続手段２２は、図１９に示すように、第
１及び第２のクロックドライバ１５ａ及び１５ｂのクロ
ック信号供給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜
２０ｂ(m)毎に対応して設けられる接続部を有してい
る。各接続部は、第１のトランスミッションゲート（２
２Ｐ１、２２Ｎ１）、第２のトランスミッションゲート
（２２Ｐ２、２２Ｎ２）、接続用配線２２Ｈ、及び固定
電位供給手段２２Ｋを有している。

【００８５】第１のトランスミッションゲートは、第１
のクロックドライバ１５ａの対応のクロック信号供給線
２０ａの端部に近接して配置される電源線対の電源線２
５と接地線２６との間に位置するマクロセル配置領域９
に形成される（図２０図示Ｃ部参照）。また、第１のト
ランスミッションゲートは並列接続されたＰチャネルＭ
ＯＳトランジスタ２２Ｐ１とＮチャネルＭＯＳトランジ
スタ２２Ｎ１とを有する。ＰチャネルＭＯＳトランジス
タ２２Ｐ１とＮチャネルＭＯＳトランジスタ２２Ｎ１の
一方の主電極（ソース／ドレイン領域）は、図２０図示
Ｃ部の拡大図である図２１に示すように、共通接続され
て第１のクロックドライバ１５ａのクロック信号供給線
２０ａの一端部に接続される。ＰチャネルＭＯＳトラン
ジスタ２２Ｐ１の制御電極は、図１９及び図２１に示さ
れるように、インバータ回路２３及び制御入力信号線３
５を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。同様に、Ｎチャネル
ＭＯＳトランジスタ２２Ｎ１の制御電極は制御入力信号
線３５を介して制御信号入力端子１２に接続され、制御
信号であるテストモード信号を受ける。なお、制御入力
信号線３５は、第１のトランスミッションゲートが配置
される電源線２５と接地線２６との間に電源線２５と平
行に配置され、第２の導電体層にて形成される部分を有
している。

【００８６】第２のトランスミッションゲートは、第２
のクロックドライバ１５ｂの対応のクロック信号供給線
２０ｂの端部に近接して配置される電源線対の電源線２
５と接地線２６との間に位置するマクロセル配置領域９
に形成される（図２０図示Ｃ部参照）。また、第２のト
ランスミッションゲートは並列接続されたＰチャネルＭ
ＯＳトランジスタ２２Ｐ２とＮチャネルＭＯＳトランジ
スタ２２Ｎ２とを有する。ＰチャネルＭＯＳトランジス
タ２２Ｐ２とＮチャネルＭＯＳトランジスタ２２Ｎ２の
一方の主電極（ソース／ドレイン領域）は、図２１に示
すように、共通接続されて第２のクロックドライバ１５
ｂのクロック信号供給線２０ｂの一端部に接続される。
ＰチャネルＭＯＳトランジスタ２２Ｐ２の制御電極は、
図１９及び図２１に示されるように、インバータ回路２
３及び制御入力信号線３５を介して制御信号入力端子１
２に接続され、制御信号であるテストモード信号を受け
る。同様に、ＮチャネルＭＯＳトランジスタ２２Ｎ２の
制御電極は制御入力信号線３５を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。なお、制御入力信号線３５は、第２のトランス
ミッションゲートが配置される電源線２５と接地線２６
との間に電源線２５と平行に配置され、第２の導電体層
にて形成される部分を有している。

【００８７】接続用配線２２Ｈは、図１９ないし図２１
に示すように、第１及び第２のクロックドライバ１５ａ
及び１５ｂの対応のクロック信号供給線２０ａ及び２０
ｂに対応して設けられ、機能ブロック配置領域上に、第
２の方向に沿って直線上に配置され、第１の導電体層に
よって形成される。接続用配線２２Ｈは一端が第１のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２２Ｐ１とＮチャネルＭＯＳトランジ
スタ２２Ｎ１の共通接続された他方の主電極（ソース／
ドレイン領域）に接続され、他端が第２のトランスミッ
ションゲートの他端、つまり、ＰチャネルＭＯＳトラン
ジスタ２２Ｐ２とＮチャネルＭＯＳトランジスタ２２Ｎ
２の共通接続された他方の主電極（ソース／ドレイン領
域）に接続される。

【００８８】固定電位供給手段２２Ｋは、電源電位ノー
ト゛（具体的には電源線２７）と接続用配線２２Ｈとの間
に接続され、制御電極が制御入力信号線３５を介して制
御信号入力端子１２に接続され、制御信号であるテスト
モード信号を受けるＰチャネルＭＯＳトランジスタによ
って構成される。固定電位供給手段２２Ｋは制御信号が
通常動作を示すとき、導通状態となって、電源電位（固
定電位）を接続用配線２２Ｈに供給し、接続用配線２２
Ｈを電源電位に固定し、マクロセル等に影響を与えない
ようにするためのものである。なお、制御信号がテスト
モードを示すときは、非導通状態になっている。

【００８９】固定電位供給手段２２Ｋを構成するＰチャ
ネルＭＯＳトランジスタは第１のトランスミッションゲ
ートが配置される電源線２５と接地線２６との間に第１
のトランスミッションゲートとともに配置される。な
お、第２のトランスミッションゲートが配置される電源
線２５と接地線２６との間に、第２のトランスミッショ
ンゲートとともに、さらに、固定電位供給手段２２Ｋを
構成するＰチャネルＭＯＳトランジスタを配置しても良
い。

【００９０】このように構成されたクロックドライバ回
路においても、上記実施の形態１と同様に、通常動作時
は、接続手段２２が第１のクロックドライバ１５ａのク
ロック信号供給線２０ａ(1)〜２０ａ(m)と第２のクロッ
クドライバ１５ｂのクロック信号供給線２０ｂ(1)〜２
０ｂ(m)とを非接続状態にし、テスト動作時に接続状態
とするので、上記した実施の形態１と同様の効果（イ）
〜（ハ）を奏する。さらに、（ニ）接続手段２２は、ク
ロック信号供給線２０ａ(1)〜２０ａ(m)及びクロック信
号供給線２０ｂ(1)〜２０ｂ(m)のそれぞれの端部に、ト
ランスミッションゲートを配置する構成にしたので、通
常動作時に接続手段２２を設けたことによる、クロック
信号供給線２０ａ(1)〜２０ａ(m)及びクロック信号供給
線２０ｂ(1)〜２０ｂ(m)それぞれの寄生容量の増大を極
力抑えることができるという効果を奏するものである。
なお、この実施の形態３では、固定電位供給手段２２Ｋ
は電源電位を供給する構成としたが、接地電位を与える
構成でも良い。

【図面の簡単な説明】

【図１】この発明の実施の形態における半導体集積
回路装置に用いられるマスタチップの概略平面図。

【図２】図１に示した概略平面図における概略部分
拡大図。

【図３】この発明の実施の形態１を示す回路図。

【図４】図３に示した第２のマクロセル１６を示す
ブロック図。

【図５】図３に示したプリドライバ１７ａを示す回
路図。

【図６】図３に示したプリドライバ１７ｂの一例を
示す回路図。

【図７】図３に示したプリドライバ１７ｂの他の例
を示す回路図。

【図８】図３に示したプリドライバ１７ｂのさらに
他の例を示す回路図。

【図９】図３に示したメインドライバ１９ａ(1)〜
１９ａ(n)を示す回路図。

【図１０】図３に示したメインドライバ１９ｂ(1)〜
１９ｂ(n)の一例を示す回路図。

【図１１】図３に示したメインドライバ１９ｂ(1)〜
１９ｂ(n)の他の例を示す回路図。

【図１２】図３に示したメインドライバ１９ｂ(1)〜
１９ｂ(n)のさらに他の例を示す回路図。

【図１３】この発明の実施の形態１を示す概略平面パ
ターン図。

【図１４】図１３に示したプリドライバ１７ａ部分の
部分拡大平面パターン図。

【図１５】図１３に示したプリドライバ１７ｂ部分の
部分拡大平面パターン図。

【図１６】図１３に示したメインドライバ１９ａ(1)
〜１９ａ(n)部分の部分拡大平面パターン図。

【図１７】図１３に示したメインドライバ１９ｂ(1)
〜１９ｂ(n)部分の部分拡大平面パターン図。

【図１８】図１３に示した接続手段２２部分の部分拡
大平面パターン図。

【図１９】この発明の実施の形態２を示す回路図。

【図２０】この発明の実施の形態２を示す概略平面パ
ターン図。

【図２１】図１９に示した接続手段２２部分の部分拡
大平面パターン図。

【図２２】従来のクロックドライバ回路を示す回路
図。

【図２３】従来のクロックドライバ回路を示す部分平
面パターン図。

【図２４】従来のクロック配線方法を示すブロック
図。

【符号の説明】

１半導体基板、２セル領域、４第１の電極、５
第２の電極、６Ｎ型拡散領域、７Ｐ型拡散領域、８
基本セル、９マクロセル配置領域、１０配線領域、
１１ａ、１１ｂ第１、第２のクロック入力端子、１２
制御信号入力端子、１５ａ、１５ｂ第１、第２のク
ロックドライバ、１６第２のマクロセル、１７ａ、１
７ｂプリドライバ、１８ａ、１８ｂ第１の共通線、
１９ａ(1)〜１９ａ(n)、１９ｂ(1)〜１９ｂ(n) メイン
ドライバ、２０ａ(1)〜２０ａ(m)、２０ｂ(1)〜２０ｂ
(m) クロック信号供給線、２１ａ、２２ｂ第２の共
通線、２２接続手段、２５電源線、２６接地線。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年５月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】第２のプリドライバ１７ｂは、例えば、図
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及び制御信号入力端子１２から
の制御信号をゲート電極に受けるＮ型ＭＯＳトランジス
タが直列接続された出力側インバータ回路とによって構
成されている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】第２のメインドライバ１９ｂ(1)〜１９ｂ
(n)は、例えば、図１０に示すように、直列接続された
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタか
らなる入力側インバータ回路と、入力側インバータ回路
の出力をゲート電極に受けるＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタ並びに制御信号入力端子１２
からの制御信号をインバータ回路にて反転した制御信号
をゲート電極に受けるＰ型ＭＯＳトランジスタ及び制御
信号入力端子１２からの制御信号をゲート電極に受ける
Ｎ型ＭＯＳトランジスタが直列接続された出力側インバ
ータ回路とによって構成されている。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１９

【補正方法】変更

【補正内容】

【図１９】

Claims

【特許請求の範囲】

【請求項１】それぞれクロック信号が入力される複数
のクロック入力端子、これら複数のクロック入力端子に対応して設けられる複
数のクロックドライバを備え、上記各クロックドライバは、対応する上記クロック入力端子に入力されるクロック信
号を入力ノードに受けるプリドライバと、複数のメインドライバと、これら複数のメインドライバの入力ノード及び上記プリ
ドライバの出力ノードに電気的に接続される第１の共通
線と、上記複数のメインドライバの出力ノードに電気的に接続
される第２の共通線と、それぞれにクロック信号を必要とする回路のクロック入
力ノードが接続されるとともに、上記第２の共通線に電
気的に接続される複数のクロック信号供給線とを有し、さらに、上記複数のクロックドライバの複数のクロック
信号供給線に対応して設けられ、制御信号の第１の状態
を受けて上記複数のクロックドライバの対応のクロック
信号供給線を電気的に非接続状態にし、上記制御信号の
第２の状態を受けて上記複数のクロックドライバの対応
のクロック信号供給線を電気的に接続状態にする接続部
を複数有する接続手段を備えたクロックドライバ回路。
【請求項２】上記複数のクロックドライバのうちの１
つを除いたクロックドライバのメインドライバは、上記
制御信号の第１の状態を受けて活性状態とされ、上記制
御信号の第２の状態を受けて非活性状態とされることを
特徴とする請求項１記載のクロックドライバ回路。
【請求項３】上記複数のクロックドライバは半導体基
板の一主面に形成され、上記各クロックドライバの第１及び第２の共通線は、上
記半導体基板の一主面上に第１の方向に沿って直線上に
配置され、上記各クロックドライバの各クロック信号供給線は、上
記半導体基板の一主面上に上記第１の方向と直交する第
２の方向に沿って直線上に配置されるとともに、互いに
平行に配置され、上記各クロックドライバの複数のメインドライバは上記
半導体基板の一主面に第１の方向に沿って互いに所定間
隔を有して配置されていることを特徴とする請求項１又
は請求項２記載のクロックドライバ回路。
【請求項４】上記各クロックドライバのプリドライバ
及び複数のメインドライバは、同一直線上に配置されて
いることを特徴とする請求項３記載のクロックドライバ
回路。
【請求項５】上記各クロックドライバの各クロック信
号供給線は、その中央部にて上記第２の共通線に電気的
に接続されていることを特徴とする請求項３又は請求項
４記載のクロックドライバ回路。
【請求項６】上記複数のクロックドライバは、上記半
導体基板の一主面に上記第２の方向に沿って配置されて
いることを特徴とする請求項３ないし請求項５のいずれ
かに記載のクロックドライバ回路。
【請求項７】上記接続手段の各接続部は、隣接して配
置された２つのクロックドライバ間に配置され、一端が
一方のクロックドライバの対応するクロック信号供給線
の端部に接続されるとともに、他端が他方のクロックド
ライバの対応するクロック信号供給線の端部に接続さ
れ、制御電極に上記制御信号を受ける、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとが並
列接続されたトランスミッションゲートを有しているこ
とを特徴とする請求項６記載のクロックドライバ回路。
【請求項８】上記接続手段の各接続部は、２つのクロックドライバ間に配置され、一端が一方のク
ロックドライバの対応するクロック信号供給線に接続さ
れ、制御電極に上記制御信号を受ける、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとが並
列接続された第１のトランスミッションゲートと、上記２つのクロックドライバ間に配置され、一端が他方
のクロックドライバの対応するクロック信号供給線に接
続され、制御電極に上記制御信号を受ける、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
が並列接続された第２のトランスミッションゲートと、上記２つのクロックドライバ間に配置され、一端が対応
する第１のトランスミッションゲートの他端に接続さ
れ、他端が対応する第２のトランスミッションゲートの
他端に接続される接続用配線とを有していることを特徴
とする請求項６記載のクロックドライバ回路。
【請求項９】一主面に第１の方向に沿って配置される
複数のマクロセル配置領域を有する半導体基板と、この
半導体基板の各マクロセル配置領域上に上記第１の方向
と直交する第２の方向に沿って配置される複数の電極対
とを備え、上記半導体基板の各マクロセル配置領域に、上記第２の
方向に沿って配置される複数のＮ型拡散領域と、上記第
２の方向に沿って配置される複数のＰ型拡散領域とが上
記第１の方向に沿って形成され、上記各電極対は、対応したマクロセル配置領域に形成さ
れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
領域間に絶縁膜を介して形成される第１の電極と、この
第１の電極と上記第１の方向に沿って配置されるととも
に対応したマクロセル配置領域に形成される上記複数の
Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
を介して形成される第２の電極とからなり、上記各電極対とその両側に位置する上記Ｎ型拡散領域及
び上記Ｐ型拡散領域とによって基本セルを構成し、上記半導体基板の各マクロセル配置領域に、隣接する所
定数の上記基本セルによって構成される論理回路となる
第１のマクロセルが配置されるとともに、上記半導体基板の複数のマクロセル配置領域の２以上の
所定数のマクロセル配置領域それぞれに、隣接する所定
数の上記基本セルによって構成され、クロック信号を必
要とする回路となる第２のマクロセルが配置されるもの
において、上記半導体基板の複数のマクロセル配置領域は複数分割
され、上記各分割された領域に対応してクロックドライバとク
ロック信号が入力されるクロック入力端子とが配置さ
れ、上記各クロックドライバは、対応した分割領域において、上記半導体基板の所定のマ
クロセル配置領域に、隣接する所定数の上記基本セルに
よって構成されるプリドライバと、対応した分割領域において、上記半導体基板の複数のマ
クロセル配置領域の、上記プリドライバが配置されるマ
クロセル配置領域以外の２以上の所定数のマクロセル配
置領域のそれぞれに、隣接する所定数の上記基本セルに
よって構成され、それぞれが上記プリドライバが配置さ
れる同一直線上に配置される複数のメインドライバと、対応した分割領域において、対応した分割領域に配置さ
れる上記プリドライバ及び上記複数のメインドライバ上
に位置する上記第１の方向に沿った直線上に配置される
とともに、対応した分割領域に配置される上記プリドラ
イバの出力ノード及び上記複数のメインドライバの入力
ノードに電気的に接続される第１の共通線と、対応した分割領域において、対応した分割領域に配置さ
れる上記プリドライバ及び上記複数のメインドライバ上
に位置する上記第１の方向に沿った直線上に配置される
とともに、対応した分割領域に配置される上記複数のメ
インドライバの出力ノードに電気的に接続される第２の
共通線と、対応した分割領域において、対応した分割領域に配置さ
れる上記第２のマクロセルがそれぞれ配置される上記複
数のマクロセル配置領域それぞれに対応して上記第２の
方向に沿った直線上に配置され、上記第２の共通線に電
気的に接続されるとともに対応したマクロセル配置領域
に配置された第２のマクロセルのクロック入力ノードが
電気的に接続される複数のクロック信号供給線とを有
し、さらに、２つのクロックドライバ間に配置され、第１及
び第２の状態を示す制御信号の第１の状態を受けて上記
２つのクロックドライバの対応のクロック信号供給線の
それぞれを電気的に非接続状態にし、上記制御信号の第
２の状態を受けて上記２つのクロックドライバの対応の
クロック信号供給線を電気的に接続状態にする接続手段
を備えたことを特徴とする半導体集積回路装置。
【請求項１０】上記複数のクロックドライバのうちの
１つを除いたクロックドライバのメインドライバは、上
記制御信号の第１の状態を受けて活性状態とされ、上記
制御信号の第２の状態を受けて非活性状態とされること
を特徴とする請求項９記載の半導体集積回路装置。
【請求項１１】上記各第１及び第２の共通線は、対応
した分割領域における第２の方向の中央部に配置され、上記各分割領域に配置される複数のクロック信号供給線
は、その中央部にて対応した分割領域に配置される上記
第２の共通線に電気的に接続されていることを特徴とす
る請求項９又は請求項１０記載の半導体集積回路装置。
【請求項１２】上記各分割領域それぞれに対応して、
電源電位が印加される電源線と、この電源線に隣接しか
つ平行に配置され、接地電位とされる接地線とからなる
少なくとも一つの電源線対が上記半導体基板の一主面上
に上記第１の方向に沿って直線上に配置され、上記各分割領域に配置される上記プリドライバ及び上記
複数のメインドライバは、対応した分割領域に配置され
る一つの電源線対の電源線と接地線との間に配置される
ことを特徴とする請求項９ないし請求項１１のいずれか
に記載の半導体集積回路装置。
【請求項１３】上記第１のマクロセル内及び上記第２
のマクロセル内の配線並びに上記第１のマクロセル間の
配線及び上記第１のマクロセルと上記第２のマクロセル
間の配線は、上記電極対上に形成される第１の導電体層
にて形成され、上記第２の方向に沿って配置される第１
の配線、又は上記電極対上に形成される上記第１の導電
体層とは異なる層である第２の導電体層にて形成され、
上記第１の方向に沿って配置される第２の配線の少なく
とも一方の配線にて構成され、上記各第１及び第２の共通線は上記第２の導電体層にて
形成され、上記各複数のクロック信号供給線は上記第１の導電体層
にて形成されていることを特徴とする請求項９ないし請
求項１２のいずれかに記載の半導体集積回路装置。
【請求項１４】上記半導体基板の複数のマクロセル配
置領域における複数の分割は第２の方向に沿って分割さ
れ、上記接続手段の各接続部は、隣接する分割領域の間に位
置し、隣接する所定数の上記基本セルによって構成さ
れ、一端が一方の分割領域に配置されるクロックドライ
バの対応するクロック信号供給線の端部に接続されると
ともに、他端が他方の分割領域に配置されるクロックド
ライバの対応するクロック信号供給線の端部に接続さ
れ、制御電極に上記制御信号を受けるトランスミッショ
ンゲートを有していることを特徴とする請求項９ないし
請求項１３のいずれかに記載の半導体集積回路装置。
【請求項１５】上記半導体基板の複数のマクロセル配
置領域における複数の分割は第２の方向に沿って分割さ
れ、上記接続手段の各接続部は、２つの分割領域の一方の分
割領域に近接して位置し、隣接する所定数の上記基本セ
ルによって構成され、一端が上記一方の分割領域に配置
されるクロックドライバの対応のクロック信号供給線の
一端部に接続され、制御電極に上記制御信号を受ける第
１のトランスミッションゲートと、上記２つの分割領域の他方の分割領域に近接して位置
し、隣接する所定数の上記基本セルによって構成され、
一端が上記他方の分割領域に配置されるクロックドライ
バの対応のクロック信号供給線の一端部に接続され、制
御電極に上記制御信号を受ける第２のトランスミッショ
ンゲートと、一端が上記第１のトランスミッションゲートの他端に接
続され、他端が第２のトランスミッションゲートの他端
に接続される接続用配線とを有していることを特徴とす
る請求項９ないし請求項１３のいずれかに記載の半導体
集積回路装置。