JP2003518773A - 高信頼性、金属プログラマブル論理回路を有する集積回路 - Google Patents

高信頼性、金属プログラマブル論理回路を有する集積回路

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Abstract

(57)【要約】 金属プログラム可能論理セルを有する集積回路を製造する方法。金属プログラム可能論理セルは、集積回路の金属層形成の工程で導線のルートを変更することにより、セルの入力端子と出力端子との間の論理パスに接続されたり、論理パスから切り離されたりするトランジスタを有する。論理パスに接続されないことによって選択外となったトランジスタは、電力供給路からも切り離される。一般に、選択外のトランジスタは、スキャンテスト回路が通常接続されるセルの入力端子と出力端子との間の論理パスの一部とはならないため、付加回路なしではスキャンテストすることができない。論理パスに含まれないトランジスタを切り離すことにより、通電状態のトランジスタが動作しない、“スタックオン”不良がおこっても、不良トランジスタを通して電力供給路の間に電流が流れることがなく、よって帯電部分や信用性の問題が起こるのを回避できる。“スタックオン”不良の時のダメージを回避できるため、特別なテスト回路の必要性がなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は、集積回路の分野において、金属プログラム可能（プログラマブル）
論理回路を有する集積回路の信頼性に関する問題点を解決するものである。
【０００２】
【従来技術】
集積回路（ＩＣ）は一般的に、基板と、トランジスタ、抵抗、コンデンサなど
の回路素子を大量に有し、基板の上に形成される活性領域と、複数の導電層およ
びその間に挿入される絶縁層を有し、活性領域に隣接する領域とを有している。
導電層はそれぞれ、回路素子間の信号路となるとともに、回路素子に電力を供給
するための多くの導電路を有する。 集積回路の設計及び検査の工程において、さらにはＩＣが製造されたあとでさ
え、不良を取り除いたり、回路動作を向上させるために、回路動作に修正を加え
ることが必要だったり、望ましいことがしばしばある。修正の極端な例では、基
板上の回路素子の内容や配置を定めるマスクの修正が必要となる場合ががある。
しかし、多くの場合、設計者達は起こりうる問題点を予想し、その問題点を解決
するのに十分な回路素子を集積回路に含むようにしている。例えば、信号路のタ
イミング問題を解決するために、設計者達はバッファ回路素子を集積回路に含ん
でおくであろう。そうすることにより、問題点を解決するためには、導電路に修
正を加え、特定の回路素子を切り離したり、結合させればよい。
【０００３】 また、チップ設計では多くの場合、ソフトウェアで読み取り可能な識別（ＩＤ
）モジュールを組み込んでいる。モジュールＩＤの目的は、ソフトウェアにハー
ドウェアを識別させたり、ＩＤをもとにチップや対応するソフトウェアを修正す
ることである。実績のある回路モジュールがＩＣに“プラグイン”されるような
チップ設計のシステムに業界が移行するに連れて、個々の回路モジュールが対応
するモジュールＩＤを有することが望ましくなる。
【０００４】 特定のモジュールに対し、回路修正・拡張を行う場合、一般的に、ソフトウェ
アが変更に対応する異なるＩＤコードを読みとるように、モジュールＩＤ回路の
出力を変更することが望ましい。モジュールＩＤを実現する一つの方法として、
金属プログラム可能論理回路を用いる方法があげられる。金属プログラム可能論
理回路は、ＩＣ上に、複数の論理ゲートを有する領域を備える。これらのゲート
が実現する論理機能は、ゲートが導電層内の導線によってどのように相互接続さ
れるかを制御することによって選択される。しかし、モジュールＩＤの修正は、
金属プログラム可能論理回路の多くの用途の一つでしかない。
【０００５】 集積回路は通常、徹底した検査を行うための内蔵回路を有している。バウンダ
リスキャンテストは良く知られた技術の１つであるが、ＩＣ上に一連の抵抗とフ
リップフロップが配されたものである。バウンダリスキャン回路は、公知の入力
に対する回路の出力をモニタする一方、個々の回路にデジタル入力が加えられる
ようにする。出力が予想通りでなかった場合、回路に不良があるとされる。
【０００６】
【発明の要約】
本発明者達が認識した金属選択可能論理回路の問題点は、“選択外”のトラン
ジスタ、つまりＩＣ基板上の論理セルのトランジスタであるものの、論理パス内
でこれらのトランジスタを他のトランジスタに接続している導線をはずすことに
よってセルの論理パスから切り離されたトランジスタ、は通常のスキャンテスト
回路ではスキャンテストできないことである。これは、スキャンテスト回路が一
般的にセルの入力端子と出力端子とに接続されていることによる。このように、
例えば出力端子をセル内の異なるノードに接続し、それによりトランジスタをセ
ルの入力端子と出力端子との間の論理パスから切り離すことによって論理構成が
変更されると、セルの入力端子から入力され、出力端子から読み出されるスキャ
ンテストデータは選択外のトランジスタの影響を受けることがなくなる。たとえ
これら選択外のトランジスタの一つに不良があっても、スキャンテストではこれ
を確認することができない。しかし、選択外のトランジスタは通常、論理セルの
電力供給路の間に接続されるゲートを形成する。選択外のトランジスタの不良モ
ードとは、電力供給路間に望ましくない電流路を形成する事により帯電部分を生
じ、隣り合うゲートの不良や、集積回路の誤動作などの予備軍となることである
。これは通常、トランジスタが導通状態で動かなくなる“スタックオン”不良と
なって現れる。
【０００７】 故に、金属プログラム可能論理回路を有しながら、非選択のゲートをあやまっ
て選択してしまうことによるダメージの可能性を少なくできるＩＣを提供するの
が望ましい。
【０００８】 一般的に、金属プログラム可能論理セルは２つ以上の論理構成の間でスイッチ
可能である。よって、選択外のゲートをテストするための予備の回路をスキャン
テスト回路内に設けることが可能である。しかし、これにより複雑さが増したり
、付加的なダイ領域を使用したり、集積回路のコストを増やすため、望ましくな
い。
【０００９】 望ましいのは、選択外のトランジスタを有する金属プログラム可能論理回路を
備える集積回路において、選択外のゲートを実際にスキャンテストするための付
加的な回路を設けることなく、信頼性を増すことである。
【００１０】 本発明は、論理セルの論理パスへトランジスタを含めるまたは含めないことを
導線路の選択によって決定することにより、製造工程中、論理セルが第１の論理
構成を持つか、第２の論理構成を持つかを選択できる、金属プログラム可能論理
セルを有する集積回路の信頼性を向上する方法に関する。少なくとも１つのトラ
ンジスタが機能的に論理セルの論理パスから切り離されるように導線路を配置す
ることにより、少なくとも１つのトランジスタが論理セルの論理パスから非選択
となる。非選択のトランジスタはセルの電力供給路からの切り離さるため、セル
の電力供給路間の非選択トランジスタには導通路は通らない。
【００１１】 １つの論理構成から他の論理構成へと変更するとき、従来の方法のように単に
導線路を変更して１つ以上のトランジスタを非選択にするのではなく、本発明の
方法では、さらに導線路の変更を行い、非選択トランジスタの主電流チャンネル
パスに開回路を設ける。これにより、非選択トランジスタの制御端子が論理パス
内の他の選択トランジスタから切り離されているにもかかわらず、通電状態であ
り続ける、“スタックオン”不良を非選択トランジスタが起こしたとしても、電
力供給路間の非選択トランジスタを通る導通路は存在しない。よって、上記のこ
とに伴う集積回路の帯電部問題および信頼性の問題は回避される。
【００１２】 本発明の方法は、典型的なスキャンテスト回路を持つ集積回路の完成品では、
非選択トランジスタはスキャンテストできない、という事実を変えるものではな
い。本発明の方法は、“スタックオン”不良状態により起こされる信頼性問題の
主な原因を取り除くものである。このように、本発明の方法は、信頼性を強化し
た、非選択トランジスタを有する集積回路を提供するものである。これにより、
“スタックオン”不良をテストするためのスキャンテスト回路内に付加的な、領
域を消費するような素子をおく必要度が軽減される。というのは、たとえ非選択
トランジスタが不具合を持っていたとしても、従来の回路のようにこの不具合が
引き起こしていた信頼性問題は、本発明の方法では除かれているからである。
【００１３】 本発明はまた、上述の方法、つまり金属プログラム可能論理セル内の非選択ト
ランジスタが開回路との間に導線路を持つことにより、電力供給路の間の非選択
トランジスタには電流路が通らないような方法、によって製造された集積回路に
関する。
【００１４】 本発明の他のアスペクトによれば、集積回路は、電力供給路から電気的に切り
離された非選択トランジスタを有する金属プログラム可能論理セルを備えるＩＤ
モジュールを備えている。
【００１５】 上に述べたような、または他の、本発明の目的、特徴、効果などは、以下の詳
細な説明と図面を参照することにより、明らかになる。なお、詳細な説明と図面
は例証のためのものであり、これらに限定されるものではない。
【００１６】
【好適な実施例の記載】
図１は複数の回路モジュール１０１、１０３、１０５を有するＩＣ１００を表
す図である。回路モジュールはそれぞれ、対応するモジュールＩＤ回路１０１Ａ
、１０３Ａ、１０５Ａを有している。回路１０７はそれぞれのモジュールＩＤ回
路に論理信号を送っている。モジュールＩＤ回路は、それぞれの出力が外部のデ
バイスで読みとれるように、ＩＣの出力ピンに接続されている。
【００１７】 図２は複数のセル（２００１−２００ｎ）を有する、例示的なＩＤ回路１０１
Ａの回路図である。それぞれのセルは、入力端子（２０５１−２０５ｎ）、第１
の回路素子（２０１１−２０１ｎ）、第２の回路素子（２０３１−２０３ｎ）、
および出力端子（２０７１−２０７ｎ）を有している。それぞれの回路素子は、
インバータの形の論理ゲートである。セルは並列配置され、すべてのセルの入力
端子２０５に加えられる共通論理信号に応答して出力端子２０７から識別コード
を出力する。例えば、ｎ＝５および論理“０”がそれぞれの入力端子２０５に加
えられると、各セルが単純なバッファとして構成されているため、ＩＤコード出
力は（０００００）となる。コードを変更するためには、１以上のセルのインバ
ータの１つがバイパスするよう構成される。図２では、セル２００１は、点線で
表されるブリッジ導線２０９１が示すように、選択的に第１のインバータ２０１ １ をバイパスできる。または、セル２００５において点線であらわされるブリッ
ジ導線２０９５が示すように、第２のインバータをブリッジ導線によってバイパ
スすることも可能である。もし、第１および第５のセルがこのように修正され、
おなじ入力が与えられた場合は、出力は（１０００１）となる。一般的に、各Ｉ
Ｄモジュールにはより多くのセルが含まれ、例えば３２のセルが３２ビットＩＤ
を構成する。
【００１８】 図１の例では、それぞれの回路モジュールがＩＤモジュールを備えているが、
これはチップ実装のシステムのためのものである。他のアプリケーションのため
のＩＣでは、回路モジュールの一部のみがＩＤモジュールを有したり、ＩＣ全体
で１つのＩＤモジュールを有したりする場合もある。
【００１９】 よく知られているように、一般に個々の回路素子は集積回路の基板の表面に形
成される。個々のトランジスタ、抵抗、コンデンサに電位を与えるため、または
信号路につなぐための接続は、複数の層に配される導線路によって成される。導
線路は、一般的には、アルミニウムや銅の合金などの、金属で構成される。導電
層は、例えば二酸化珪素などの電気的絶縁層によって切り離される。
【００２０】 図３Ａは第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを有する例
示用セル２００１の回路図である。インバータは、第１および第２の電力供給路
ＶｄｄおよびＶｓｓ間に主電流チャンネルが接続され、反対の極性を持つ第１お
よび第２のＣＭＯＳトランジスタを有している。インバータＩＮＶ１は、ＰＭＯ
ＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２を有する。ＰＭＯＳトラン
ジスタＴ１のソースＳ１は第１の電力供給路Ｖｄｄに接続され、ドレインＤ１は
ＮＭＯＳトランジスタＴ２のドレインＤ２に接続されている。トランジスタＴ２
のソースＳ２は、第２の電力供給路Ｖｓｓに接続されている。セルの入力端子Ｉ
Ｎは第１のインバータの入力端子ＩＮ１に接続されることによって、第１および
第２のトランジスタＴ１およびＴ２のゲートＧ１およびＧ２に接続されている。
第１のインバータの出力端子ＯＵＴ１は、第２のインバータの入力端子ＩＮ２に
接続されている。第２のインバータは電力供給線の間に第１のインバータのトラ
ンジスタと同じやり方で接続されている、第３および第４のトランジスタを有し
ている。セルの入力ＩＮが論理的に高いと、トランジスタＴ１がオフ（非導通状
態）になり、トランジスタＴ２がオン（導通状態）になるため、出力ＯＵＴ１は
論理的に低くなる。このように出力ＯＵＴ１はＶｓｓに接続され、また論理的に
低い。入力ＩＮ２が論理的に低いため、トランジスタＴ４はオフになり、またト
ランジスタＴ３は導通して、出力ＯＵＴ２を第１の電力供給路Ｖｄｄに接続する
。こうして、第２のインバータの出力ＯＵＴ２およびセルの出力（ＯＵＴ）は論
理的に高くなる。モジュールＩＤ回路のセルとして使用されるときは、通常すべ
てのセルの入力が等しくなるため、セルの出力は、導線路がセルにどのように接
続されているかを変えることによって変更される。セルの出力を変えるには、出
力導線を第１のインバータの出力端子ＯＵＴ１に接続するとともに、出力端子Ｏ
ＵＴ１を第２のインバータの入力ＩＮ２から切り離す。この構成は図３Ｂに示さ
れている。このように、出力導線を出力ＯＵＴ１またはＯＵＴ２のどちらかに切
り替えることによって、製造中にセルの論理機能を効果的にプログラムすること
ができる。
【００２１】 図４Ａは、図３ＡのセルのＣＭＯＳレイアウトを示す図である。それぞれのト
ランジスタにつき、ドレイン領域とソース領域が図３Ａと同じ名称をつけられて
いる。しかし、それぞれのトランジスタが別々のゲートを持つ代わりに、第１お
よび第２のトランジスタは共通ゲートＣＧ１を持ち、第３および第４のトランジ
スタは共通ゲートＣＧ２を持つ。電力供給路ＶｄｄおよびＶｓｓはトランジスタ
の上の第１の金属層内の導線３０１および３０３から成り、従来の方法でソース
および電力供給路をつなぐビア“Ｖ”によってそれぞれのソースに接続される。
セル入力端子ＩＮは、共通ゲートＣＧ１に接続されるゲートコンタクトＧＣ１に
接続される導線３０５から成る。導線３０７はドレインＤ１およびＤ２をつなぎ
、導線３０８は導線３０７を共通ゲートＣＧ２に接続されるゲートコンタクトＧ
Ｃ２に接続する。導線３０９は、第３および第４のトランジスタのドレインを互
いに接続してセルの出力端子ＯＵＴを形成する。図４Ｂは、第１のインバータの
出力端子ＯＵＴ１をゲートコンタクトＧＣ２から成る第２のインバータの入力端
子ＩＮ２に接続する導線３０８が存在しない以外は、図４Ａと同じである。
【００２２】 セルがバッファとして機能するものであれば、セルの出力端子ＯＵＴは出力導
線を導線３０９につなぐようにして使用される。反対に、セルがインバータとし
て機能するときは、出力導線は第１のインバータの出力端子ＯＵＴ１を構成する
導線３０７に接続される。例えば、ビアに接続された、より高い位置にある金属
層の出力導線から、所望の導線３０７、３０８、３０９までコンタクトが形成さ
れる。
【００２３】 出力端子ＯＵＴ２が使用されないときには、第２のトランジスタセットＴ３お
よびＴ４の機能がスキャンテストできないという問題が生じる。論理パスは入力
端子ＩＮ１から出力端子ＯＵＴ１に通じている。トランジスタＴ３およびＴ４の
ドレインＤ３およびＤ４は互いに接続されているため、電力供給路Ｖｓｓおよび
Ｖｄｄ間に導通路ができている。これらのデバイスはもはやスキャンチェインに
含まれないため、どちらかに不良があっても検出することができない。１つの不
良は回路内で、その後信頼性を損なうような問題を起こす。例えば、トランジス
タＴ３が電流漏れを起こすと、それにより帯電部分が生じ、時間がたつにつれ、
論理回路の他のトランジスタに不具合が起きる。
【００２４】 図５Ａは本発明の第１の実施例の回路図である。この実施例では、同じ論理機
能を保ちながら、上記の不具合へのシナリオが回避されている。公知の構成から
の変更点は、セルの入力端子ＩＮが入力端子ＩＮ２に接続されることにより、セ
ルの入力が直接第２のインバータＩＮＶ２の入力となることである。さらに、ト
ランジスタＴ１およびＴ２のドレインＤ１およびＤ２は接続されておらず、２つ
の電力供給路を結ぶ経路を形成しない。故に、トランジスタＴ１およびＴ２のど
ちらかに“スタックオン”不良があっても、２つの電力供給路の間に電流が流れ
ることはない。よって、これらのデバイスＴ１およびＴ２の信頼度はそれほど重
く考えなくてもよくなり、テストの必要性が小さくなる。図６Ａは関連するレイ
アウトを示し、導線３１１はゲートコンタクトＧＣ１をゲートコンタクトＧＣ２
に接続し、トランジスタＴ１およびＴ２のドレインＤ１とＤ２をつなぐ導線はな
い。
【００２５】 図５Ｂは反転出力が出力ＯＵＴ１から引き出される、もう１つの実施例を示し
ている。第３および第４のトランジスタのドレインＤ３およびＤ４は切り離され
、電力供給路間には導通路は存在しない。図５Ａと同様に、セルはインバータと
して機能するが、“スタックオン”不良によるダメージの危険性は回避される。
図６Ｂは図５Ｂに対応するレイアウト図である。
【００２６】 図７Ａおよび図７Ｂは本発明による金属プログラム可能論理セルの別のタイプ
のものを示す図である。この例では、図７ＡのＡＮＤゲート３００は適当な金属
選択により、ＮＡＮＤゲート３５０に変更することができる。ＡＮＤゲート３０
０は、ＰＭＯＳトランジスタＴ１５とＮＭＯＳトランジスタＴ１６とから成るイ
ンバータを有する。これらのトランジスタのドレインは導線４０１で結ばれ、ゲ
ートは導線４０３で結ばれている。ＡＮＤゲート３００は、ＰＭＯＳトランジス
タＴ１１およびＴ１２をさらに有する。これらのトランジスタのドレインは共通
に（ｉ）導線４０３を介してトランジスタＴ１５およびＴ１６のゲート、（ｉｉ
）トランジスタＴ１４のドレインにソースが接続されている、トランジスタＴ１
３のドレイン、に接続されている。ＡＮＤゲート３００の第１の入力端子ＩＮ１
はトランジスタＴ１２およびＴ１３のゲートに接続され、第２の入力端子ＩＮ２
はトランジスタＴ１１およびＴ１４のゲートに接続されている。
【００２７】 ＡＮＤゲートとＮＡＮＤゲートの動作はよく知られているので、詳細に述べる
ことは省略する。基本的に、ＡＮＤゲート３００は、トランジスタＴ１５および
Ｔ１６から成るインバータをバイパスするようにセルの出力端子（ＯＵＴ）を接
続することによって、ＮＡＮＤゲート３５０に変更される。図７Ｂに示すとおり
、セルの出力端子は、導線４０３上のインバータの入力端子に接続され、効果的
にはノード４０５に接続される。従来は、ＡＮＤゲートの導線４０１は、図７Ｂ
に点線４０１’で示されるように、除かれることはなかった。しかし、導線４０
１’が非選択のインバータトランジスタＴ１５およびＴ１６のドレインを結んで
いると、電力供給路ＶｄｄおよびＶｓｓの間に線が存在することになる。“スタ
ックオン”状態になった場合、前述したセル２０１のインバータについて論じた
のと同じ信用性問題が生じることになる。よって、本発明のセルでは、金属変更
をして出力端子を導線４０１の代わりに導線４０３につなぐと、導線４０１は取
り除かれる。このことにより、“スタックオン”状態で起こりうる問題点は回避
される。
【００２８】 図８Ａおよび８Ｂは、図７Ａおよび７ＢのＡＮＤゲートおよびＮＡＮＤゲート
に対応するセルレイアウトを示している。図７Ａおよび７Ｂの導線やトランジス
タに対応する部分には、同じ符号が付してある。説明を簡潔にするため、レイア
ウトの中で、本発明に関する部分のみを論ずることにする。図８Ａでは、インバ
ータトランジスタＴ１５およびＴ１６のドレインＤ１５およびＤ１６を結ぶ導線
４０１およびビア４０１ａ、４０１ｂが示されている。ＡＮＤゲート３００の出
力端子は導線４０１を介して形成されている。ＡＮＤゲートをＮＡＮＤゲート３
５０に変更するためには、ＩＣの金属層で、関係するセル、この場合ＡＮＤゲー
ト３００を画定する箇所のマスクを変更する。この場合では、ビアと金属層を画
定するマスクを変更することにより、導線４０１が除かれる。ビア４０１（ａ）
および４０１（ｂ）は使用しなくなるので、取り除いてもよいことは明らかであ
るが、これは、不必要なマスク修正を伴う。さらに、マスクを修正することによ
り導線４０９およびビア４０９ａを付加し、セルの出力端子が図７Ｂのノード３
０５に対応する共通接続ドレインＤ１１、Ｄ１２、Ｄ１３に接続される。
【００２９】 図９は例示したセル３００／３５０のセル入力端子およびセル出力端子に接続
されるスキャンテスト回路５００を示す図である。スキャンテスト回路はテスト
データをライン５０１経由でセル入力端子ＩＮに送り、ライン５０３経由でセル
出力端子ＯＵＴからの出力データを読みとる。セルがＡＮＤ構成の時、すべての
トランジスタはスキャン経路に置かれている。このことはセル出力端子ＯＵＴが
ライン４０１に接続されている図７Ａから明かである。しかし、ＮＡＮＤゲート
３５０として構成されたとき、トランジスタＴ１５／Ｔ１６はスキャン経路にな
く、これら２つのトランジスタの“スタックオン”不良は検知されない。このこ
とは、セルの出力端子ＯＵＴがライン４０３に接続される図７Ｂから明かである
。しかし、Ｔ１５／Ｔ１６のドレインの状態から、スタックオン状態が存在して
も、電力供給路間に電流路が存在せず、帯電部分や不良が発生することはない。
【００３０】 上述した構成や方法は、モジュールＩＤ回路の使用に限定されるものではなく
、どのような金属製プログラム可能論理回路への使用も可能である。
【００３１】 様々な導電層に導線路をレイアウトするのに、ルーティングソフトウェアが使
用されることが知られている。また、ＩＣを製造するのに用いられるマスクセッ
トのマスクを作るためにもソフトウェアは使用される。よって、論理セルの導線
路の変更は、まずソフトウェアを使用して選択され、それが次に修正版のマスク
や、導線路の形成や場所を制御するマスクに反映されるであろう。
【００３２】 本発明を成立させるために使用された技術は重要ではなく、標準的なバイポー
ラ、ＣＭＯＳ、ＢｉＣＭＯＳプロセスが使用できる。
【００３３】 本発明の実施例を上に説明してきたが、請求項に表された本発明の主旨から離
れることなく、これらの実施例を変更することが可能であることに当業者ならば
気づくであろう。例えば、上述のことから、電力供給路の間で、選択外のトラン
ジスタを処理するための開回路は、都合がいい場所であればどこにでも配置する
ことができるのは明らかである。
【００３４】 本発明の特徴や効果は、発明の詳細な説明から明らかであり、請求項は、本発
明の主旨の範囲内でそのような特徴や効果をカバーすることが意図されている。
当業者によれば種々の修正や変更が可能であるため、本発明を図解して説明して
きた、実施の形態に限ることは望ましくなく、よってすべての適当な修正や均等
物は、本発明の主旨の範囲内にあるものとする。
【図面の簡単な説明】
【図１】 多くの回路モジュールと対応するＩＤモジュールを備える集積回路を図解的に
示した図。
【図２】 本発明による識別モジュールのセルを表した図。
【図３Ａ】 直列に接続される２つのインバータを有するレジスタの回路図。
【図３Ｂ】 直列に接続される２つのインバータを有するレジスタの回路図。
【図４Ａ】 図３Ａのレジスタに対応するセルレイアウトを表す図。
【図４Ｂ】 図３Ｂのレジスタに対応するセルレイアウトを表す図。
【図５Ａ】 本発明の１つのアスペクトによる、非選択ゲートを有するレジスタの回路図。
【図５Ｂ】 本発明の他の実施例による非選択ゲートを有するレジスタの回路図。
【図６Ａ】 図５Ａに対応するセルレイアウトを示す図。
【図６Ｂ】 図５Ｂに対応するセルレイアウトを示す図。
【図７Ａ】 本発明によるＡＮＤゲートの回路図。
【図７Ｂ】 本発明によるＡＮＤゲートの回路図。
【図８Ａ】 図７Ａに対応するセルレイアウトを示す図。
【図８Ｂ】 図７Ｂに対応するセルレイアウトを示す図。
【図９】 セルの入力端子と出力端子とに接続されるスキャンテスト回路を備えるＩＣを
図解する図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルネ、エイチ．イエンセン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 2G132 AA02 AC14 AK07 AK14 5F038 BE03 BH14 CD08 CD15 DF16 DT06 DT15 EZ20 5F064 BB03 BB05 BB26 BB35 CC09 DD39 EE06 EE52 FF16 FF48 5J042 AA10 BA01 BA12 CA08 CA22 CA24 CA27 DA05 DA06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 論理セルの論理パスへトランジスタを含めるまたは含めないことを導線路の選
    択によって決定することにより、製造工程中、論理セルが第１の論理構成を持つ
    か、第２の論理構成を持つかを選択できる、金属プログラム可能論理セルを有す
    る集積回路の信頼性を向上する方法であって、 少なくとも１つのトランジスタが機能的に前記論理セルの前記論理パスから切
    り離されるように導線路を配置することにより、前記少なくとも１つのトランジ
    スタが前記論理セルの前記論理パスから非選択となる工程と、 前記論理セルの電力供給路間の前記非選択トランジスタには導通路は通らない
    ように、前記少なくとも１つの非選択トランジスタの主電流パスを前記論理セル
    の電力供給路から切り離す工程と、 を含むことを特徴とする、金属プログラム可能論理セルを有する集積回路の信
    頼性を向上する方法。
  2. 【請求項２】 前記第１の論理構成においては、前記論理セルはバッファであり、前記論理パ
    ス内でセル入力端子は第１のインバータに接続され、前記第１のインバータの出
    力端子は第２のインバータの入力端子に接続され、前記第２のインバータの出力
    端子はセル出力端子に接続され、 前記第２の論理構成においては、前記第１および第２のインバータの内１つは
    、（ｉ）前記セル入力端子が前記第１のインバータではなく、前記第２のインバ
    ータの入力端子に接続される、または、（ｉｉ）前記セル出力端子が前記第２の
    インバータの出力端子ではなく、前記第１のインバータの出力端子に接続される
    、のいずれかにより、前記論理パスから切り離されることを特徴とする、請求項
    １に記載の金属プログラム可能論理セルを有する集積回路の信頼性を向上する方
    法。
  3. 【請求項３】 前記第１の論理構成では、各インバータが、互いのドレインが少なくとも１つ
    の導線で接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有
    し、第２の論理構成では、前記切り離された１つのインバータのドレインは互い
    に切り離されることを特徴とする、請求項２に記載の金属プログラム可能論理セ
    ルを有する集積回路の信頼性を向上する方法。
  4. 【請求項４】 前記第１の論理構成では、前記論理セルはＡＮＤゲートを構成し、前記第２の
    論理構成では、前記論理セルはＮＡＮＤゲートを構成することを特徴とする、請
    求項１に記載の金属プログラム可能論理セルを有する集積回路の信頼性を向上す
    る方法。
  5. 【請求項５】 前記論理パスはインバータ入力端子とインバータ出力端子とを有するインバー
    タを備え、前記第１の論理構成では、前記セル出力端子は前記インバータ出力端
    子に接続され、前記第２の論理構成では、前記セル出力端子は前記インバータ入
    力端子に接続されることを特徴とする、請求項４に記載の金属プログラム可能論
    理セルを有する集積回路の信頼性を向上する方法。
  6. 【請求項６】 前記第１の論理構成では、前記インバータが、互いのドレインが少なくとも１
    つの導線で接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを
    有し、第２の論理構成では、前記インバータのドレインは互いに切り離されるこ
    とを特徴とする、請求項５に記載の金属プログラム可能論理セルを有する集積回
    路の信頼性を向上する方法。
  7. 【請求項７】 第１および第２のセル電力供給路（Ｖｄｄ，Ｖｓｓ）と、 セル入力端子（ＩＮ）およびセル出力端子（ＯＵＴ）と、前記セル入力端子と
    前記セル出力端子との間の論理パスに含まれる、少なくとも１つの選択されたト
    ランジスタ（ＩＮＶ１）と、前記論理パスから電気的に切り離される少なくとも
    １つの選択外のトランジスタ（ＩＮＶ２）とを有する金属プログラム可能論理セ
    ル（図５ｂ）と、 を備え、 前記少なくとも１つの選択外のトランジスタは、前記電力供給路の１つから電
    気的に切り離される主電流パスを有し、それにより、回路動作中に通電状態で動
    かなくなったとしても、前記第１および第２のセル電力供給路の間に電流パスを
    設けないことを特徴とする、集積回路。
  8. 【請求項８】 前記セル入力端子と前記セル出力端子との間に接続されるスキャンテスト回路
    をさらに備えることを特徴とする、請求項７に記載の集積回路。
  9. 【請求項９】 前記論理セルは前記論理パスから切り離された選択外のインバータを有し、前
    記インバータはＰＭＯＳトランジスタとＮＭＯＳトランジスタを有し、前記ＰＭ
    ＯＳトランジスタと前記ＮＭＯＳトランジスタのソースはそれぞれ電力供給路に
    接続され、またそれぞれのドレインは互いに切り離されて、前記ＰＭＯＳトラン
    ジスタと前記ＮＭＯＳトランジスタとの間を開回路にすることを特徴とする、請
    求項７に記載の集積回路。
  10. 【請求項１０】 前記セルは前記第１および前記第２の電力供給路の間に配される主電流パスを
    有する複数のトランジスタを備え、前記複数のトランジスタは前記論理パスに接
    続されない選択外のトランジスタであって、前記セルには、前記第１および第２
    の電力供給路の間の非選択トランジスタのいずれにも電流路が通らないように導
    線が配されていることを特徴とする、請求項７に記載の集積回路。
  11. 【請求項１１】 第１および第２のセル電力供給路と、 複数のトランジスタから成る、同一の空間にあるアレイを有する複数の論理セ
    ルと、を備える集積回路であって、 １つの論理セルの各のトランジスタに対し、前記複数の論理セルの他の論理セ
    ルの内に対応するトランジスタがあり、各論理セルはセル入力端子およびセル出
    力端子を有し、前記複数の論理セルには第１の論理構成のものと、第２の論理構
    成のものがあり、前記第１の論理構成と、前記第２の論理構成とは、（ｉ）前記
    第１の論理構成のセルの少なくとも１つの対応するトランジスタは前記セル入力
    端子と前記セル出力端子との間の論理パスに電気的に接続されており、前記第２
    の論理構成の前記少なくとも１つの対応するトランジスタは前記セル入力端子と
    前記セル出力端子との間の前記論理パスから電気的に切り離される、および、（
    ｉｉ）前記第１の論理構成のセルでは、前記少なくとも１つの対応するトランジ
    スタは前記集積回路の前記電力供給路の間に接続される主電流パスを有し、前記
    第２の論理構成のセルでは、前記少なくとも１つの対応するトランジスタは、前
    記第１および前記第２の電力供給路の少なくとも１つから切り離される主電流パ
    スを有している、ことで異なっていることを特徴とする、集積回路。
  12. 【請求項１２】 前記第１の論理構成のセルは前記セル入力端子と前記セル出力端子との間の前
    記論理パス内のインバータとなるＰＭＯＳトランジスタおよびＮＭＯＳトランジ
    スタを有し、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタは、互
    いを電気的に接続し、また前記第１および第２のセル電力供給路へ電気的に接続
    する主電流パスを有し、前記第２の論理構成のセルでは、対応するＰＭＯＳトラ
    ンジスタおよびＮＭＯＳトランジスタは前記セル入力端子と前記セル出力端子と
    の間の前記論理パスに電気的に接続されておらず、前記ＮＭＯＳトランジスタお
    よび前記ＰＭＯＳトランジスタの前記主電流パスは、互いに電気的に切り離され
    ていることを特徴とする、請求項１１に記載の集積回路。
  13. 【請求項１３】 前記第１の論理構成のセルはバッファを構成、前記第２の論理構成のセルはイ
    ンバータを構成することを特徴とする、請求項１１に記載の集積回路。
  14. 【請求項１４】 前記集積回路は、前記第１の論理構成および前記第２の論理構成の論理セルを
    有するＩＤモジュールを備えることを特徴とする、請求項１３に記載の集積回路
    。
  15. 【請求項１５】 前記第１の論理構成のセルはＡＮＤゲートを構成、前記第２の論理構成のセル
    はＮＡＮＤゲートを構成することを特徴とする、請求項１１に記載の集積回路。
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