JPH0271179A - 半導体集積回路装置、その製造方法、検査方法及び補修方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置（以下ＬＳＩと呼ぶ）、そ
の製造方法、検査方法及び補修方法に係り、特にＬＳＩ
の性能を落とさずかつ高速、更に高精度にＬＳＩの欠陥
を位置指摘することができる半導体集積回路装置、その
製造方法、検査方法および補修方法に関する 〔従来の技術〕 従来、ＬＳＩの欠陥ゲートを位置指摘する検査方式とし
て１例えばプロシーデインゲス・オブ・ザ・アイ・イー
・イー・イー　７１巻、１号。

１９８３年、１月、第９８頁から第１１２頁（Ｐｒｏｃ
、ｏｆ　ＴＨＥ　ＩＥＥＥ、ＶＯＬ、７１．Ｎｎｌ、ｐ
ｐ、９ｇ−１１２゜ＪＡＮＵＡＲＹ　１９８３）に示さ
れるごとき方式が使用されてきた。この検査方式の概略
を第２図を用いて説明する。なお、ここで言う欠陥とは
上記文献に示される、信号レベルが固定される欠陥（ス
タック・アット・フォールト）である、１は検査対象と
するＬＳＩであり、多数のゲート２から構成されている
。このＬＳＩＩの複数の信号入力ピン３に、図のととく
１と０から成る入力検査データ４を入力し、その検査デ
ータに対応した出力データ５を信号出力ピン６から得る
。ここでの出力データ５が期待される正常動作の出力デ
ータと異なれば、該出力データは故障辞書と比較され、
故障している箇所、即ち欠陥ゲート７が指摘される。故
障辞書とは、第２図中に示す表のごときものである。

即ち、入力検査データとそれに対する出力データから欠
陥ゲートを導くことができるもので、検査の前に各ＬＳ
Ｉの品種毎に予め作成されているものである。この図で
は、例えば番号３のゲートが欠陥ゲートである場合を示
している。入力検査データ に対し、出力データが であるとすると、これは表の項番４に相当し、これより
番号３のゲートが欠陥ゲートであることがわかる。欠陥
モードとは欠陥の内容のことで、この場合番号３のゲー
トの出力が、常に０レベルに固定されて動かない欠陥で
あることを示す。

〔発明が解決しようとする課題〕

上記従来技術では次のような問題点があった。

以下、その問題点３つを示した後１個々の事情について
詳しく説明する。

■入力検査データ及び出力データの重複が起こり、欠陥
ゲートを正確に位置指摘できない。

■複数個の欠陥ゲートを一度に位置指摘する故障辞書は
規模が飛踊的に増大し、作成が困難である。このため−
個づつ欠陥を指摘する故障辞書を用い１時間をかけるこ
とによって、個々の欠陥の位置指摘をすることもできる
が、複数の欠陥同士が打ち消しあって、見かけ上欠陥が
無いようにみえてしまうという不都合が生じる。

■品種の異なるＬＳＩ毎に故障辞書を作成する必要があ
り、そのための工数がＬＳＩの開発時間と開発費用を増
大させる。

■について、 第２図の表の項番３と項番５がこれに相当する。

この場合１両者の入力検査データと出力データは完全に
一致、即ち重複している。このため、欠陥ゲートが番号
４のゲートなのか、或は番号１０のゲートなのか指摘で
きない。

■について、 表の「欠陥ゲート番号」の項□に見られるように、故障
辞書は通常１個の欠陥ゲートと入力検査、出力データの
関係を示すものである。複数個の欠陥を指摘する故障辞
書は欠陥ゲートの組合せが飛躍的に増大するため作成が
非常に難しくなる。従って、複数個の欠陥ゲートがＬＳ
Ｉ内に存在した場合、故障辞書から直接欠陥ゲートを指
摘することはできなくなる。このため欠陥ゲートが複数
に及んだ場合、故障辞書の複数個の項番の組合せから欠
陥ゲートを指摘しなくてはならなくなるため、検査時間
が増大する。なお場合によっては、複数の欠陥同士が打
ち消しあって、見かけ上欠陥が無いと誤って判断される
ことすらある。

■について： 故障辞書はＬＳＩの品種毎に作成しなくてはならない。

例えば、１００種類のＬＳＩで構成された情報処理装置
には１００種類の故障辞書が必要となる。このために装
置の開発時間と費用を増大させる。

欠陥とは、例えばＬＳＩ中の配線の短絡や断線、あるい
はゲートを構成している素子の抵抗値固定といった、元
来ＬＳＩの論理とは全く関係の無い事象が原因で生ずる
ものである。上述した３つの問題点は、この事象をＬＳ
Ｉの論理を用いて検査していることに由来する。

なお、もう一つの従来技術としてプロシーデインゲス・
オブ・ザ・アイ・イー・イー・イー、第２０回デザイン
オートメーションコンフエレンス、１９８３年、第７１
３頁から第７１６頁（Ｐｒｏｃ、ｏｆＩＥＥＥ　　２０
ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎｆ
ｓｒｅｎｃｅ　ｐｐ。

７１３−７１６１９８３）に示される技術がある。この
従来技術は故障辞書を必要とせず、上記３つの問題点を
解決する技術としてすぐれている。しかし、そのために
ＬＳＩの性能と歩留り低下を引き起こすという大きな難
点が生ずる。具体的には■ＬＳＩ規模が約２倍になるた
め、ゲート間の配線長が増大する。このため配線による
信号伝送遅延時間が増大し、従ってＬＳＩの動作速度が
遅くなる。

■ＬＳＩ規模が約２倍になるため、ＬＳＩの歩留りが非
常に低下する。これは一般的に知られている次の歩留り
の関係からも明らかである。

Ｙ　＝ｅｘｐ　（−Ｄ　Ａ） ＹはＬＳＩの歩留り、Ｄは単位面積中の欠陥密度、Ａは
ＬＳＩの面積である。ここでＬＳＩの規模が２倍、即ち
Ａの値が２Ａになれば歩留りＹは指数関数的に減少する
。このため１歩留り向上のために設けた検査技術により
歩留りを返って大きく減少させてしまうという事態が起
こる。

更に、この従来技術では ■入力信号ピンの数を２倍必要とし、かつその半分の入
力ピンに全て１レベルの入力信号を、残りの半分の入力
ピンに全て０レベルの入力信号を入力する必要がある。

このためピン数を元のままに抑えるためには、入力信号
ピンに１７０反転回路を付属させる必要がある。これに
より、この反転回路分の信号遅延時間が発生し、ＬＳＩ
の動作速度を低下させる。また、反転回路分の規模増加
により、歩留りが低下する。

本発明の目的は、従来の故障辞書を用いた。即ちＬＳＩ
の論理内容から欠陥ゲートを指摘する従来検査技術の問
題点を克服し、かつ該ＬＳＩが備え持つ性能を損なわな
い検査を可能とする半導体集積回路装置、その製造方法
、検査方法及び補修方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明では、ＬＳＩの入力
信号ピンに入力される信号の状態、及びＬＳＩ中のゲー
トの状態に関わらず、各ゲートの出力を一斉に１レベル
か０レベルに強制動作できる構造をＬＳＩ上に設けた。

本発明によるＬＳＩ構造、及びＬＳＩ検査方法を第１図
によって説明する。１はＬＳＩであり、２はゲートであ
る。また３は入力信号を入れるための信号入力ピンであ
り、６は出力信号を出すための信号出力ピンである。図
中の（ａ）ではＬＳＩ中の正常なゲートの出力が一斉に
０レベルになるような強制動作をさせている。８は各ゲ
ートの出力をＯレベルに強制動作させるための信号を入
れるための信号ピンで、９は逆に１レベルに強制動作さ
せるための信号をスミるための信号ピンである。（ａ）
ではＯレベル強制動作信号が入力されている。各ゲート
がどの様な論理構成になっているか、どの様な入出力状
態にあるかに関わらず、正常なゲートであれば図中に示
す如く出力は全て、−斉にＯになる。この際、出力の値
が７に示すゲートの如く１のものあらば、それをもって
欠陥ゲートと指摘できる。（ｂ）は（ａ）の逆で１レベ
ルの強制動作をさせている場合で、これに従わない、７
のゲートが欠陥である。

〔作用〕

本発明では、第１図に示すようにＩ、　Ｓ　Ｉ　１の信
号入出力ピン３，６を使用せず、ＬＳＩの論理とは無関
係に直接欠陥ゲートを検出するため、前述した故障辞書
を用いた従来検査技術の３つの問題点は全く解決される
。ＬＳＩ中の論理によらず強制的にゲートを１レベル、
あるいは０レベルにする方法、及びその強制動作に従わ
なかったゲートを高速に検出する方法の詳細例は実施例
中で述べる。なお、本発明ではＬＳＩＩの検査のために
。

その論理規模を増大させる必要は無い。従って、そのた
めにＬＳＩの性能や、歩留りの低下を招くことはない。

以上説明したように、本発明の目的は、ゲートの出力が
１またはＯに固定された状態の欠陥を位置指摘する従来
検査技術の問題点を解決する技術の提供である。これに
加え本発明では、以下実施例中で説明するように、固定
レベルでない欠陥の位置指摘も可能となる。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第３図はゲートを強制的に１レベル或はＯレベルに動作
させるための構造を説明するためのものである。ここで
は電界効果型トランジスタを用いて構成されたゲートに
ついてその例を述べる。（ａ）は電界効果型トランジス
タ４つによって構成される３人力ＮＯＲゲート１０の回
路図で、その論理記号は（ｂ）のごとく表記される。ゲ
ートの入力ピンＩＩ、Ｉ２．Ｉ３は（ａ）のドライブト
ランジスタ１１，１２．１３のゲート電極に対応する。

１４は負荷トランジスタである。１５はゲートの出力ピ
ンで、この出力ピン１５と他のゲートの入力（ゲート電
極）が接続されてさまざまな論理が構成される。１６と
１７はそれぞれ、ドライブトランジスタ、負荷トランジ
スタの基板電位電極であり、この電位を変動させること
により、ゲート２に強制動作を起こさせる。なお、ここ
では半導体としてＧａＡｓ　（ガリウムひ素）を用いた
場合を例にとって説明する。（ｃ）は（ａ）、（ｂ）で
示した３人力ＮＯＲゲートをＧ　ａ　Ａ　ｓ基板上に形
成した場合の素子の配置の一実施例の上面図である。

１８．１９．２０は（ａ）におけるドライブトランジス
タ１１，１２．１３のゲート電極である。

４４は負荷トランジスタ１４のゲート電極である。

２１．２２，２３，２４は３つのドライブトランジスタ
のソース及びドレイン電極であり、２５゜２６は負荷ト
ランジスタのソース及びドレイン電極である。２７と２
８は基板電位電極である。基板電位電極２７は（ａ）に
おける１６電極であり、３つのドライブトランジスタの
ゲート電極１８゜１９．２０．ソース、ドレイン電極２
１，２２゜２３．２４を取り囲んで基板中に形成されて
いる。

基板電位電極２８は（ａ）における１７電極であり、負
荷トランジスタのゲート電極２１．ソース電極２５ドレ
イン電極２６を取り囲んで基板中に形成されている。２
９はドレイン電源（Ｖｏｏ）の電源線で、３０はソース
電＠　（Ｖｓｓ）の電源線である。本図では実線と破線
がＧａＡｓ基板表面の同一層、−点鎖線がその上の配線
層を現している。

また、本図ではＧ　ａ　Ａ　ｓ基板中に導入された不純
物領域は示していない。これ等は第４図にて説明する。

３１は層間を接続するためのピアホールを現す、３２は
出力電極であり、（ａ）の１５に対応する。なお、通常
これ等の素子を保護するために全体に保護絶縁膜が形成
されている（本図では図示せず）。ここで、３３はこの
保護膜が形成されていない出力電極が露出した部分であ
り、この働きについては後述する。

第４図は第３図のｘ−ｘ’の断面をＹ方向から見た断面
図である。ソース、ドレイン電極２１゜２２、ゲート電
極２０の下のＧ　ａ　Ａ　ｓ基板３４中には不純物の打
ち込みによる高電気伝導領域３５゜３６．３７が形成さ
れている６３８は基板電位電極２７に直接接続されてい
る不純物領域である。

基板電位電極２７に与えた電位が不純物領域３８を通し
て、トランジスタのチャネル領域３９に加わる構造とし
ている。なお、本実施例では不純物領域３８は不純物領
域３５，３６，３７と接しているが、必ずしもその必要
はない。不純物領域３８が基板電位電極２７の下にのみ
形成された構造の実施例もある。通常、不純物領域３５
，３６゜３７がｎタイプの不純物で、不純物領域３８は
ｎタイプである。６０５は絶縁層である。なお、本実施
例図はＧ　ａ　Ａ　ｓ素子について説明しているが、例
えばＳｉ（シリコン）素子においても同様な構造が可能
で、その際シリコン基板の導電率の低いものを使用すれ
ばよい。

ここで、強制動作をさせるために設けた基板電位電極２
７．２８は、第３図（ｃ）にから明らかなように１本来
の素子形成面積を増大させるものではない。また、該電
極自体の検査は第４図からも明らかなように、素子電極
や配線を形成する前に実施可能であり、歩留りに及ぼす
影響は極めて少ない。なお、該電極自体、該電極形成後
該電極に電位を与え、後述する荷電ビームテスタを用い
れば容易に検査することができる。

第３図、第４図によって説明した構造によって強制動作
が起こる仕組みを第５図、第６図によって説明する。第
５図、第６図とも（ａ）はゲートを構成しているトラン
ジスタの動作特性を表す図である。横軸は出力ピン１５
の出力レベルを示し、縦軸はトランジスタを流れる電流
１゜を表す。

（ａ）に対応する電流と電圧を回路図（ｂ）中に示した
。

第５図は強制的にゲートの出力を１レベルにした場合の
動作特性である。４ｏはドライブトランジスタの特性曲
線で、４１は負荷トランジスタの特性曲線である。４２
は出力がつながった次段ゲートのドライブトランジスタ
４３によるものである。ＧａＡｓトランジスタは一般的
にゲート電極とソース電極間がショットキーバリアダイ
オードとなる。従って、出力のつながった次段のゲート
のトランジスタは、前段のゲートにとってショットキー
バリアダイオードとしての振舞いをすることが知られて
いる。４２はこのショットキーバリアダイオードの特性
曲線である。ゲート出力レベルはこの３種の特性曲線に
よって決定される。

通常の状態でドライブトランジスタの特性曲線４０がの
状態にあったとする。出力レベルは４０と４１の２本の
特性曲線の交点Ｐで決定され、出力はＶＯＬ、即ちＯレ
ベルである。この際、次段のゲートのトランジスタに流
れる電流は特性曲線４２の工′程度であり、はとんど４
０と４１の交点Ｐで動作点が決定されているとみなして
よい。この状態でドライブトランジスタ側の基板電位電
極１６に低い電位を印加してい＜Ｖｏｏ−ＶＯＬは、負
荷トランジスタ１４のソースとドレイン間の電圧である
。一般にトランジスタのしきい電圧Ｖｔｈの変化ΔＶｉ
ｈとトランジスタが形成されている基板電位Ｖ　ｓ　ｕ
　ｂの間には次の関係が成り立つことが知られている。

ΔＶｔｈ（Ｖｓｕｂ）＝Ｋ（（２φ−ｖｓｕｂ）工／”
−（２φ）”／”）−（ｉｌ）これは、半導体がＳｉで
もＧ　ａ　Ａ　ｓでも成り立つ関係である。従って、ド
ライブトランジスタ側の基板電極電位１６を例えば−５
ｖ以下と低くするとＶ　ｔ　ｈが高くり、従ってドライ
ブトランジスタに電流が流れなくなり、１６のドライブ
トランジスタの特性向−一に移動する。ゆえに出力レベ
ルは、はとんど特性曲線４１と４２の交点Ｒで決定され
、出力レベルはｖａＨ１即ち１レベルとなる。

ドライブトランジスタに流れる電流１′は図に示す如く
微小で、はとんど無視してよい。

ここで、実際はドライブトランジスタは３つあるのに特
性曲線４０が１つであるのは、第３図で示したようにド
ライブトランジスタ側の基板電位電極は３つのトランジ
スタを取り囲んでおり、３つのトランジスタに同じ振舞
いを同時にさせているためである。このように、ドライ
ブトランジスタ側の基板電位を低くすることにより強制
的に出力をｖａＨ１即ち１レベルにすることが可能であ
る。

なお、この時負荷トランジスタの基板電位にドライブト
ランジスタの基板電位変動の影響が出ないように負荷ト
ランジスタの基板電位電極１７は、例えばＶｓｓ電位に
固定しておけばよい。

次に、第６図によってゲートの出力を強制的に０レベル
にする方法を説明する０通常の状態でゲートの出力がｖ
ａＨ１即ち１レベルにあったとする。

（ａ）に示すように、ドライブトランジスタ、負荷トラ
ンジスタ、および次段のショットキーバリアダイオード
に流れる電流は横軸の電圧がｖａＨの点で成り立ってい
る。

Ｉ＋、＝Ｉｏ＋Ｉｏ　　　　　　　　　　　−（式２）
ここで今度は負荷トランジスタ側の基板電極電位１７を
例えば−５ｖ以下と低くすると先に説明したように式１
に従い、Ｖ　ｔ　ｈが高くなり、従って負荷トランジス
タに電流が流れなくなり、■の負荷トランジスタの特性
曲線４１は■に移動する。

この結果、電流は（ａ）に示すように４０と４１の交点
のＹとなり、ゲートの出力電圧はＶＯＬ、即ちＯレベル
となる。出力電圧は、電流をほとんど流せなくなった負
荷トランジスタとドライブトランジスタで決定される。

あるいは、この出力がＶｏｔ、になった結果、ドライブ
トランジスタもほとんど電流を流せなくなり、出力は４
２と４１の交点Ｙ′で決定されることもありうるが、こ
の場合でも出力はＶｏｔ、、即ち０レベルとなる。

以上、説明したように、ドライブトランジスタ、負荷ト
ランジスタの基板電位を変化させることによって、ゲー
ト出力を１レベル、あるいは０レベルに強制動作させる
ことが可能となる。

第７図は欠陥の原因例を説明するための図で、（ａ）の
１００は前段ゲート、１０１は次段ゲートである。１０
２は両ゲートを結ぶための配線である。１０３は配線１
０２と電源Ｖｏｏとの短絡箇所である。これは、ＬＳＩ
作成プロセス中で生じたエツチング不良や絶縁膜のピン
ホール、あるいは異物が原因であることが多い。この場
合、配線１０２の電位、即ちゲート１００の出力はＶｏ
ｏに固定された状態になり、ゲート１００は１レベル固
定欠陥となる。逆に配線１０２が電源Ｖｓｓと短縮した
場合、ゲート１００は０レベル固定欠陥となる。また１
０５は配線１０２の断線箇所を示し、この場合次段ゲー
トに信号が入力されない、ゲート１０１にとってゲート
１００から入出力信号がなくなるので、これはゲート１
００のＯレベル固定欠陥に等しい。これはＬＳＩ作成プ
ロセス中のオーバーエツチングや異物が原因になること
が多い。以上は配線が原因となる欠陥例である。次に素
子が原因で生ずる欠陥の原因例について説明する。素子
による出力レベルの固定は、素子が入力信号に対し動作
しない、即ち素子が（ｂ）に示すように固定抵抗化する
ことによる。５００，５０１゜５０２．５０３、は第３
図（ａ）の１４．１３゜１２．１１のトランジスタに対
応する。これらの素子不良はＬＳＩ作成プロセス中に生
ずることの外に、もとのウェハー中の結晶不良によるこ
とも多い。

第８図は本発明によるＬＳＩ全体構成の一例を説明する
ための正面図である。１はＬＳＩで、２００は素子の形
成領域で、２はゲートである。

本図ではゲート２は二次元行列状に配置されており、ゲ
ートアレイ構造となっている。ゲート数は通常数十個以
上であることが多いが、ここでは簡略して９×９個とし
て説明している。２０１はＬＳＩへの入力信号入力パッ
ド、２０２は出力信号入力パッドである。２０３はゲー
ト間を接続する配線である。２０４と２０５は電源供給
パッドである。２０６と２０７は基板電位電極パッドで
あり、先に説明した各ゲートの基板電位電極を一つにま
とめている。この基板電位電極パッド２０６と２０７は
第１図に示した８、９に対応している。

即ち、この電極２０６と２０７に適当な電位を与えるこ
とにより、全ゲートが正常であれば全てを一斉に１レベ
ルあるいは０レベルに強制動作させることができる。３
３は第３図で示した出方露出部であり、今後出力観測パ
ッドと呼ぶ、出力観測パッドは本実施例では２次元行列
状に配置されている。

第９図、第１０図、第１１図により上記出力観測バッド
３３を用いた検査方法の一つの実施例を説明する。本検
査では、荷電ビームを被検査体に走査しながら照射し、
その二次電子から被検査体の電位を観測する。いわゆる
電子ビームテスタ、あるいはイオンビームテスタを用い
る。上記電子ビームテスタにより素子形成領域を観測し
た場合、上記出力観測パッド３３は電位が高い場合と低
い場合で、濃淡の差が生じることが知られている。

第９図（ａ）は上記強制動作によってゲート出力を一斉
に１レベルにしたもので、出力ａｍパッド３３の出力像
は電子ビームのｗ４８１１１Ｉ画面上で暗くな肌一方、
（ｂ）は同じく強制動作によりゲート出力を０レベルに
したもので、出力観測パッド３３の出力像は明るくなる
。ここでＬＳＩ中に欠陥が存在した場合を、第１０図、
第１１図に示す。

第１０図はゲートの出力が０レベルに固定している欠陥
を検査した場合である。２０８は上記出力０レベル固定
欠陥である。強制動作により正常なゲートを１レベルに
した場合でも欠陥ゲートはこれに従わない、これにより
、電子ビームテスタの画面上１行列状に配置された暗い
出力観測パッドの並びの中で、欠陥ゲートは明るい出力
観測パッドとして位置指摘できる１図中、ｉ、ｊは欠陥
ゲートの番地である。同様に第１１図はゲートの出力が
１レベルに固定している欠陥を検査した場合である。今
度は強制動作により正常なゲートを０レベルにしており
、１レベル固定欠陥２０９は図のごとく明るい出力観測
パッドの並びの中で、暗くなる＊１ｔＪは欠陥ゲートの
番地である。本実施例では出力ｗＡ測バッド３３が２次
元行列状の配置をしているので濃淡のパターン検査を高
速に行なうことができる。

なお、本実施例の論理回路構成によると、先に述べた配
線が原因である欠陥の場合、第７図におけるゲート１０
０は強制動作に従うことになり、ゆえに断線欠陥は発見
できないように見られる。

しかしこの時、ゲート１００の出力レベルは１レベル強
制動作をさせた場合法のようになる。

即ち、第５図における次段のショットキーバリアダイオ
ードとの接続が断線されるため、第５図中（ａ）の特性
曲線４２がなくなり、従って出力レベルは特性曲線４１
と４０の交点Ｑにおける電位Ｖｚとなる。図からも示さ
れるようにＶ２＞ＶＯＲ−（式３） である。従って、この差を上述した方法と同様に、例え
ば電子ビームテスタの濃淡によって検出すれば、断線に
よる欠陥も検出が可能である。更に。

断線が原因とな欠陥は第１２図に示す実施例によっても
検査可能である。第１２図で、４００は各ゲートの入力
に設けられた入力信号ａｙＪＡパッドであり、出力信号
観測パッド３３と同様な構造をしている。第３図（ｃ）
に入力信号ｍ測パッド４００の位置を示した０強制動作
により被検査ゲートの出力を１にした場合、入力観測パ
ッド４００は暗くなる。一方、断線１０５があった場合
、４０１人力観測パッドは暗くならない、このように、
入力観測パッドを設けることによっても断線が原因とな
る欠陥を検査できる。

ここまでの説明では、ドライブトランジスタ側の基板電
位電極は第３図（Ｑ）の２７に示すようにドライブトラ
ンジスタ１１，１２．１３を取り囲んでいる。更に、ト
ランジスタレベルでの詳細な欠陥検査を必要とする場合
、第１３図に示す実施例が使用できる。この実施例では
、各トランジスタにはそれぞれ別の基板電位電極４１６
，４１７゜４１８が独立に設けられており、セレクタ４
１０に接続されている。セレクト信号ピン４１１にセレ
クト信号を入力することにより、任意のトランジスタを
強制動作させることが可能である。

以上、固定レベル欠陥の検査について１本発明の詳細な
説明した。なお、本発明によれば更に固定レベルでない
欠陥であるゲートを結ぶ信号配線同士の短絡も指摘でき
る。第１４図中にその一つの実施例を示した。３０１は
ゲートを結ぶ信号配線で、３００が配線同士の短絡であ
る。信号配線同士の短絡欠陥はゲートの出力レベルが固
定されず、従って前述した従来技術では検出が困麺であ
った。ここで本実施例ではゲートの出力同士を接続する
。いわゆる結線論理を用いないＬＳＩについて説明を行
う、先に説明した第３図（ａ）の回路では、一般的に結
線論理は用いない。また、各ゲートの基板電位はそれぞ
れ独立に与えることを可能とするために基板電位電極１
６．１７はセレクタ３０３に接続されている。セレクタ
により３０４ゲートのみを強制的にＯレベルとし、残り
のゲートを強制的に１レベルとする。本来、短絡が無け
ればゲート３０４の出力のみ０レベルとなる。しかし短
絡があるためゲート３０５の出力レベルもこれと同等に
なり、３０４以外のゲートの出力もＯレベルとなる。こ
れは先に示した電子ビームテスタ等を用いれば容易に検
査可能である。

なお、欠陥ゲート検査後の欠陥の補修方法の一つの実施
例を第１５図と第１６図を用いて説明する。第１５図は
欠陥ゲート７と冗長ゲート６００のつなぎ替えを示した
図である。欠陥ゲート７は６０１において周知の技術、
例えばイオンビームやレーザーで切断される。更に、接
続配線６０２を用いて冗長ゲート６００と接続される。

なお、接続配＄６０２は周知の技術、例えばイオンビー
ムやレーザービームを用いた金属デポジション法により
形成される。なお、本実施例では第１６図に示す方式で
、検査と補修を行っている。第１６図は出力観測パッド
３３の近傍の断面図である。

本方式では、先に説明した出力観測パッド３３は検査と
補修の両方に用いられる。（ａ）は電子ビームテスタ６
０３により出力観測パッド３３のレベルを検査している
状態である。次にこの３３にイオンビーム６０４等を照
射して切断しくｂ）、切断された３３の一方から接続配
線６０５を形成する（Ｃ）、なお、６０４はイオンビー
ムあるいはレーザービームであり、補修配線６０５のデ
ポジションを行っている０以上、本実施例では、検査と
補修の両方を同一箇所で行っている。従って検査の後、
補修箇所までビーム中心を移動する必要が無く、効率良
く検査と補修の一連の作業を実行できる。６０６は絶縁
層である。

第１７図は本発明によるＬＳＩを搭載した電子計算機の
概略図である。７００は電子計算機の国体である。大き
さは、床面積が約１　ｍ　Ｘ　１　ｍで、高さが１．５
ｍである。７０１はパッケージされたＬＳＩ７０３を搭
載したプリント基板であり、面積は５０ａｉＸ３０ａｍ
である。プリント基板７０１の上にはパッケージされた
ＬＳＩ７０３が数十個搭載されており、さらにこの７０
３を搭載したプリント基板２０枚から全体が構成されて
いる。プリント基板７０１はマザーボード７０２で電気
的に接続されている。全体のＬＳＩ数は約１０００個で
ある。その品種は１００種以上である６本発明により、
これ等の多数でかつ多品種ＬＳＩを高速かつ高精度に検
査し、図のように組み立てることができる。

〔発明の効果〕

以上説明したように、本発明による半導体集積回路装置
によれば、従来技術の持つ問題点を解決できるので、速
い開発時間と少ない開発費用のもとて高精度な欠陥検査
ができる。また、ＬＳＩの持つ性能と歩留りを損なうこ
とがない。

【図面の簡単な説明】

第１図は本発明の基本的な考え方を説明するための図、
第２図は従来技術の概略図、第３図は強制動作の構造の
１実施例を説明するための図、第４図は第３図における
素子の断面図、第５図および第６図は強制動作の仕組み
の１実施例を説明するための図、第７図は欠陥の原因を
説明するための図、第８図は１実施例のＬＳＩ全体構成
図、第９図は強制動作の一実施例を示す図、第１０図お
よび第１１図は欠陥が生じている場合の強制動作時の１
実施例を示す図、第１２図は断線による欠陥を検査する
ための１実施例の概略図、第１３図はトランジスタ毎に
強制動作を行う１実施例の概略図、第１４図は信号配線
同士の短絡を検査する１実施例の概略図、第１５図およ
び第１６図は欠の１実施例の透視図である。 １・・・ＬＳＩ、２・・・ゲート、３・・・信号入力ピ
ン、４・・・入力検査データ、５・・・出力データ、６
・・・信号出力ピン、７・・・欠陥ゲート、８，９・・
・強制動作信号入力ピン、１１，１２．１３・・・ドラ
イブトランジスタ、１４・・・負荷トランジスタ、１５
・・・ゲートの出力ピン、１６．２７・・・ドライブト
ランジスタの基板電位電極、１７．２・８・・・負荷ト
ランジスタの基板電位電極、１８，１９．２０・・・ゲ
ート電極、２１．２２，２３．２４・・・ドライブトラ
ンジスタのソースおよびドレイン、２５・・・負荷トラ
ンジスタのソース、２６・・・負荷トランジスタのドレ
イン、２９・・・ドレイン電源線、３０・・・ソース電
源線、３１・・・ピアホール、３２・・・出力電極、３
３・・・出力ｗ４測パッド（出力電極露出部）、３４・
・・Ｇ　ａ　Ａ　ｓ・・・基板、３５，３６．３７・・
・高電気伝導領域。 ３８・・・不純物領域、３９・・・トランジスタのチャ
ネル領域、４０・・・ドライブトランジスタの特性曲線
、４１・・・負荷トランジスタの特性曲線、４２・・・
次段ゲートの入力特性曲線、４３・・・次段ゲートのド
ライブトランジスタ、４４・・・負荷トランジスタのゲ
ート電極、１００・・・前段ゲート、１０１・・・次段
ゲート、１０２・・・配線、１０３，１０４・・・短絡
箇所、１０５・・・断線箇所、２００・・・素子形成領
域、２０１・・・入力信号パッド、２０２・・・出力信
号パッド、２０３・・・ゲート間接続配線、２０４，２
０５・・・電源供給パッド、２０６，２０７・・・基板
電位電極パッド、２０８・・・Ｏレベル固定欠陥、２０
９・・・１レベル固定欠陥、４００・・・入力信号観測
パッド、４０１・・・断面配線の入力信号ｗＡ測パッド
、４０６゜４０７．４０８・・・ドライブトランジスタ
毎に設けた基板電位電極、３０３，４１０・・・セレク
タ。 ３０１・・・信号配線、３００・・・信号配線同士の短
絡、３０４．３０５・・・信号配線が短絡しているゲー
ト、４１１・・・セレクト信号ピン、５００，５０１゜
５０２．５０３・・・固定抵抗化したトランジスタ、６
００・・・冗長ゲート、６０１・・・切断箇所、６０２
・・・接続配線、６０３・・・電子ビームテスタ、６０
４・・・イオンビームまたはレーザービーム、６０５・
・・絶縁層、７００・・・国体、７０１・・・プリント
基板。 ７０２・・・マザーボード、７０３・・・パッケージさ
れたＬＳＩ。 冨　　１　　図 （化） （ｂ） 冨 Ｚ 図 第 ル 図 乙１５ 冨 図 兎。 第 図 （ｂン 嘉 図 ％Ｌ ■ 図 冨 図 （ｂ） 第 図 罵 ｌθ 図 工ＶＩＳＳ 冨 図 冨 図 第 図 工 篤 ／４ 図 不 図 ６ρｌ 築 ／ｂ 図 （仄） （ｂ） ■ ／７ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置であつて、該装置の入力信号ピ
   ンに入力される信号の状態、及び該装置を構成するゲー
   トの入力信号ピンに入力される信号の状態に関わらず、
   該装置を構成するゲート群の出力を一斉に１レベル、あ
   るいは０レベルに強制的に動作させる構造を具備したこ
   とを特徴とする半導体集積回路装置。 ２、半導体集積回路が形成された半導体基板の基板電位
   の変化によつて、該半導体集積回路を構成するゲート群
   の出力を、該ゲートに入力される入力信号状態、および
   該半導体集積回路装置に入力される入力信号の状態に関
   わらず、１レベルあるいは０レベルに強制動作させるこ
   とを特徴とする半導体集積回路装置。 ３、半導体集積回路を構成するゲート毎に、あるいは該
   ゲートを形成するトランジスタ毎に独立に基板電位を変
   動しうる構造を具備し、該基板電位の変動によつて該ゲ
   ートの出力が、入力信号の状態に関わらず、強制的に１
   レベル、あるいは０レベルに変化することを特徴とした
   半導体集積回路装置。 ４、半導体基板中に形成された不純物領域を通してトラ
   ンジスタに電界を印加し、かつ該電界を任意に変化させ
   うるための信号入力ピンを具備し、該信号入力ピンに入
   力する信号によりゲートの出力を強制的に動作させるこ
   とを特徴とした半導体集積回路装置。 ５、トランジスタ製造工程における不純物導入と同時に
   、該トランジスタの基板電位を変化させるための不純物
   領域を形成する工程と、配線層製造工程と同時に、該不
   純物領域を装置上の信号ピンと配線接続する工程を有す
   ることを特徴とする半導体集積回路装置の製造方法。 ６、半導体集積回路を構成するゲートの出力部の一部、
   または入力部の一部が絶縁層に覆われていないことを特
   徴とする半導体集積回路装置。 ７、出力信号観測部、または入力信号観測部を有するゲ
   ートから成る半導体集積回路装置の検査方法であつて、
   ２次元行列状に配置されている該出力信号観測部、また
   は該入力信号観測部を荷電ビームテスタによつて測定す
   ることを特徴とする半導体集積回路の検査方法。 ８、検査が終了した後、該検査に用いた絶縁層に覆われ
   ていない出力または入力の一部を絶縁膜で覆うことを特
   徴とする半導体集積回路装置の製造方法。 ９、入力信号の状態によらずに強制動作させたゲート群
   中の欠陥ゲートを、荷電ビームテスタを用いて映し出さ
   れた該ゲート群の出力レベル、または入力レベルの濃淡
   像から位置指摘することを特徴とする半導体集積回路装
   置の検査方法。 １０、荷電ビームテスタによつて検査された、絶縁層に
   覆われていない出力の一部、または絶縁層に覆われてい
   ない入力の一部を、該検査の後、イオンビームあるいは
   レーザービームを照射することにより切断し、更に該ビ
   ームを用いたデポジション法により配線を該出力または
   、該入力の一部に形成したことを特徴とする半導体集積
   回路装置の補修方法。 １１、故障辞書を用いずに検査された半導体集積回路装
   置から構成される電子計算機。