JPS6276640A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6276640A JPS6276640A JP60216513A JP21651385A JPS6276640A JP S6276640 A JPS6276640 A JP S6276640A JP 60216513 A JP60216513 A JP 60216513A JP 21651385 A JP21651385 A JP 21651385A JP S6276640 A JPS6276640 A JP S6276640A
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- Japan
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- wiring
- chip
- integrated circuit
- semiconductor integrated
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/305—Contactless testing using electron beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/14—Integrated circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
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- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特にＥＢテスタ向
きにテスト容易化された半導体集積回路装置に関する。
きにテスト容易化された半導体集積回路装置に関する。
半導体集積回路チップのテスト手段の一つとして、ＥＢ
テスタが多用されている。ＥＢテスタは電子ビームをチ
ップ上に照射してその反射電子や２次電子を検出し、電
位を表わすその検出出力からチップ上の信号配線の状態
（断線、短絡の有無等）を調べるものであり、種々のテ
ストモードを有している。その一つとして像モードテス
トがある。像モードテストとは、チップ上のある領域内
の信号配線の同一時刻における各々の電位を調べる方法
である。これに対し、同じ信号配線につ０てテスト用信
号による電位変化（波形）を調べる方法を波形モードテ
ストという◇ ＥＢテスタによる像モードテストにおいては、一度に検
査できるチップ上の領域が高々１００μｍ×１００μｍ
程度に限られている。従って、チップ上の特定個所につ
いての故障診断にはを効であるが、チップ全体について
検査しようとすると非常に手間がかかり、ＥＢテスタの
みでチップの良品・不良品の判定を行なうことは難しい
というのが実情であった。
テスタが多用されている。ＥＢテスタは電子ビームをチ
ップ上に照射してその反射電子や２次電子を検出し、電
位を表わすその検出出力からチップ上の信号配線の状態
（断線、短絡の有無等）を調べるものであり、種々のテ
ストモードを有している。その一つとして像モードテス
トがある。像モードテストとは、チップ上のある領域内
の信号配線の同一時刻における各々の電位を調べる方法
である。これに対し、同じ信号配線につ０てテスト用信
号による電位変化（波形）を調べる方法を波形モードテ
ストという◇ ＥＢテスタによる像モードテストにおいては、一度に検
査できるチップ上の領域が高々１００μｍ×１００μｍ
程度に限られている。従って、チップ上の特定個所につ
いての故障診断にはを効であるが、チップ全体について
検査しようとすると非常に手間がかかり、ＥＢテスタの
みでチップの良品・不良品の判定を行なうことは難しい
というのが実情であった。
本発明はこのような問題点に鑑みてなされたもので、電
子ビームによるテストが効率的に行なえるようにした半
導体集積回路装置を提供することを１」的とする。
子ビームによるテストが効率的に行なえるようにした半
導体集積回路装置を提供することを１」的とする。
本発明はこの目的を達成するため、半導体集積回路チッ
プ上の所定の領域、例えば本来の信号配線が存在せず、
しかもＥＢテスタによる像モードテストにおいて一回で
処理できる程度の大きさの矩形領域に、チップ上の信号
配線に連絡配線を介して接続されたテスト用端子を集中
的に設け、これらのテスト用端子を用いて電子ビームに
よるテストができるようにしたことを特徴とする。
プ上の所定の領域、例えば本来の信号配線が存在せず、
しかもＥＢテスタによる像モードテストにおいて一回で
処理できる程度の大きさの矩形領域に、チップ上の信号
配線に連絡配線を介して接続されたテスト用端子を集中
的に設け、これらのテスト用端子を用いて電子ビームに
よるテストができるようにしたことを特徴とする。
本発明において、連絡配線がチップ上に最上層配線とし
て形成されている場合は、その接続用配線の開放端をテ
スト用端子とすればよく、また連絡配線が下層配線とし
て形成されている場合は、連絡配線にその上に設けられ
ている層間絶縁膜に形成された孔を通してテスト用端子
を接続し、チップ上に露出させればよい。さらに、連絡
配線が下層配線として形成されている場合は、該連絡配
線の一部を層間絶縁膜に形成された孔を通してチップ上
に露出させ、その露出部分をテスト用端子とすることも
可能である。
て形成されている場合は、その接続用配線の開放端をテ
スト用端子とすればよく、また連絡配線が下層配線とし
て形成されている場合は、連絡配線にその上に設けられ
ている層間絶縁膜に形成された孔を通してテスト用端子
を接続し、チップ上に露出させればよい。さらに、連絡
配線が下層配線として形成されている場合は、該連絡配
線の一部を層間絶縁膜に形成された孔を通してチップ上
に露出させ、その露出部分をテスト用端子とすることも
可能である。
本発明によれば、チップ上の特定の領域に多数のテスト
用端子が集中配置されていることにより、ＥＢテスタを
用いて像モードテストで信号配線のテストを行なう場合
、１つの領域についてのテストでチップ上の極めて多数
の信号配線の状態を同時に検査することができ、その効
率が著しく向上する。この結果、従来では困難であった
ＥＢテスタによるチップの良品・不良品判定も比較的容
易となる。
用端子が集中配置されていることにより、ＥＢテスタを
用いて像モードテストで信号配線のテストを行なう場合
、１つの領域についてのテストでチップ上の極めて多数
の信号配線の状態を同時に検査することができ、その効
率が著しく向上する。この結果、従来では困難であった
ＥＢテスタによるチップの良品・不良品判定も比較的容
易となる。
以下、図面を参照して本発明の詳細な説明する。第１図
は本発明の一実施例に係る半導体集積回路装置の概略的
な構成を示す平面図である。図に示すように、半導体集
積回路チップ１上に、テスト用端子を集中的に設けた領
域２が１個所ないし複数個所にわたって配置されている
。領域２の形状は前述したように、ＥＢテスタによる像
モードテストにおいて一回で処理できる程度の大きさく
例えば１００μｍ ｘ １００μ７′ＩＬ）の矩形とな
っている。
は本発明の一実施例に係る半導体集積回路装置の概略的
な構成を示す平面図である。図に示すように、半導体集
積回路チップ１上に、テスト用端子を集中的に設けた領
域２が１個所ないし複数個所にわたって配置されている
。領域２の形状は前述したように、ＥＢテスタによる像
モードテストにおいて一回で処理できる程度の大きさく
例えば１００μｍ ｘ １００μ７′ＩＬ）の矩形とな
っている。
第２図は第１図のチップ１上の領域２およびその近傍を
拡大して示した平面図である。チップ１」−の信号配線
３から分岐または延在した形で連絡配線４が形成され、
これらの連絡配線４の各開放端が領域２内に四方へ方か
ら集まり、テスト用端子５を形成している。なお、連絡
配線４を介してテスト用端子５に接続される信号配線３
は、チップ上の全ての配線でなくともよく、ある基準で
選んだ配線のみでもよい。また、信号配線３および連絡
配線４は例えばＡ、ｆ？配線により形成される。
拡大して示した平面図である。チップ１」−の信号配線
３から分岐または延在した形で連絡配線４が形成され、
これらの連絡配線４の各開放端が領域２内に四方へ方か
ら集まり、テスト用端子５を形成している。なお、連絡
配線４を介してテスト用端子５に接続される信号配線３
は、チップ上の全ての配線でなくともよく、ある基準で
選んだ配線のみでもよい。また、信号配線３および連絡
配線４は例えばＡ、ｆ？配線により形成される。
このようなテスト用端子５が集中した領域２を設ければ
、領域２内のテスト用端子５についてＥＢテスタによる
像モードテストを行なうことによって、一度に多数の信
号配線３の電位状態、すなわち断線や短絡等の異常の宵
無を調べることができ、テストの効率が著しく向上する
。
、領域２内のテスト用端子５についてＥＢテスタによる
像モードテストを行なうことによって、一度に多数の信
号配線３の電位状態、すなわち断線や短絡等の異常の宵
無を調べることができ、テストの効率が著しく向上する
。
なお、上記実施例では信号配線３および連絡配線４が最
上層配線の場合を説明したが、より下層の配線であって
も本発明を適用することができる。
上層配線の場合を説明したが、より下層の配線であって
も本発明を適用することができる。
第３図および第４図は本発明の他の実施例を示したもの
で、それぞれ領域２およびその近傍を拡大して示す平面
図およびＡ−Ａ矢視断面図である。
で、それぞれ領域２およびその近傍を拡大して示す平面
図およびＡ−Ａ矢視断面図である。
この実施例においては、領域２内に最上層の信号配線か
ら分岐または延在した最上層（この例では第２層）の連
絡配線４と、下層の信号配線から分岐または延在した下
層（この例では第１層）の連絡配線６の各開放端が引込
まれている。連絡配線４の開放端は、先と同様そのまま
テスト用端子５となる。
ら分岐または延在した最上層（この例では第２層）の連
絡配線４と、下層の信号配線から分岐または延在した下
層（この例では第１層）の連絡配線６の各開放端が引込
まれている。連絡配線４の開放端は、先と同様そのまま
テスト用端子５となる。
連絡配線４と連絡配線６は例えば５ｉ０２からなる層間
絶縁膜８により互いに絶縁されている。
絶縁膜８により互いに絶縁されている。
そして、下層連絡配線６の開放端近傍の層間絶縁膜８に
孔（コンタクトホール）９が形成され、この孔９に最上
層連絡配線４と同時に堆積される導体（例えばＡＩりが
埋め込まれて下層の連絡配線６と接触し、該導体の表面
が連絡配線６に接続されたテスト用端子７となっている
。
孔（コンタクトホール）９が形成され、この孔９に最上
層連絡配線４と同時に堆積される導体（例えばＡＩりが
埋め込まれて下層の連絡配線６と接触し、該導体の表面
が連絡配線６に接続されたテスト用端子７となっている
。
この実施例によれば、領域２内に最上層連絡配線４から
のテスト用端子５と、下層連絡配線６からのテスト用端
子７の両方を設けているため、先の実施例に比べ同じ面
積の領域２内に設けるテスト用端子の数がほぼ倍増する
ことになり、さらにテスト効率を上げることが可能であ
る。また、この実施例において下層連絡配線６に接続さ
れたテスト用端子７は最−Ｌ層連絡配線４に接続された
テスト用端子５と同一面上に形成されるため、両端子５
，７でのテスト条件、例えば電位検出に際しての閾値を
同じにすることができ、テストの煩雑化が防止される。
のテスト用端子５と、下層連絡配線６からのテスト用端
子７の両方を設けているため、先の実施例に比べ同じ面
積の領域２内に設けるテスト用端子の数がほぼ倍増する
ことになり、さらにテスト効率を上げることが可能であ
る。また、この実施例において下層連絡配線６に接続さ
れたテスト用端子７は最−Ｌ層連絡配線４に接続された
テスト用端子５と同一面上に形成されるため、両端子５
，７でのテスト条件、例えば電位検出に際しての閾値を
同じにすることができ、テストの煩雑化が防止される。
〜
本発明は上記した実施例に限定されるものではなく、例
えば第３図および第４図の実施例において最上層連絡配
線４およびテスト用端子５を省き、下層連絡配線６およ
びテスト用端子７のみを設けてもよい。その場合、下層
連絡配線６上の孔９に導体を埋め込んでテスト用端子７
を形成する必要は必ずしもなく、単に孔９を明けて連絡
配線６の端部を露出させ、その露出部をテスト用端子と
してもよい。
えば第３図および第４図の実施例において最上層連絡配
線４およびテスト用端子５を省き、下層連絡配線６およ
びテスト用端子７のみを設けてもよい。その場合、下層
連絡配線６上の孔９に導体を埋め込んでテスト用端子７
を形成する必要は必ずしもなく、単に孔９を明けて連絡
配線６の端部を露出させ、その露出部をテスト用端子と
してもよい。
その他、本発明は要旨を逸脱しない範囲で種々変形して
実施することが可能である。
実施することが可能である。
第１図は本発明の一実施例に係る半導体集積回路装置の
概略構成を示す平面図、第２図は第１の要部を拡大して
示す平面図、第３図は本発明の他の実施例の要部を拡大
して示す平面図、第４図は第３図の矢印Ａ−Ａ方向に見
た断面図である。 １・・・半導体集積回路チップ、２・・・電子ビームに
よるテストのための領域、３・・・信号配線、４・・・
最上層の連絡配線、５・・・テスト用端子、６・・・下
層の連絡配線、７・・−テスト用端子、８・・・層間絶
縁膜、９・・・孔（コンタクトホール）。 出願人代理人 弁理士 鈴江武彦 牙１図 号・２図 図面の浄書（内容に変更なし） 昭和 年 月 日 特許庁長官 宇 賀 道 部 殿１、事件の表示 ％願昭６０−２１６５１３号 ２、発明の名称 半導体集積回路装置 ３、 Ｍ正をする名 事件との関係 特許出願人 （３０７）株式会社 東名 、１代理人 昭和６１年１月２８日
概略構成を示す平面図、第２図は第１の要部を拡大して
示す平面図、第３図は本発明の他の実施例の要部を拡大
して示す平面図、第４図は第３図の矢印Ａ−Ａ方向に見
た断面図である。 １・・・半導体集積回路チップ、２・・・電子ビームに
よるテストのための領域、３・・・信号配線、４・・・
最上層の連絡配線、５・・・テスト用端子、６・・・下
層の連絡配線、７・・−テスト用端子、８・・・層間絶
縁膜、９・・・孔（コンタクトホール）。 出願人代理人 弁理士 鈴江武彦 牙１図 号・２図 図面の浄書（内容に変更なし） 昭和 年 月 日 特許庁長官 宇 賀 道 部 殿１、事件の表示 ％願昭６０−２１６５１３号 ２、発明の名称 半導体集積回路装置 ３、 Ｍ正をする名 事件との関係 特許出願人 （３０７）株式会社 東名 、１代理人 昭和６１年１月２８日
Claims (4)
- （１）半導体集積回路チップ上の所定の領域に、該チッ
プ上の信号配線に連絡配線を介して接続された電子ビー
ムによるテストを行なうのためのテスト用端子を集中的
に設けたことを特徴とする半導体集積回路装置。 - （２）前記連絡配線は前記チップ上に最上層配線として
形成されたものであり、前記テスト用端子は該接続用配
線の開放端であることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 - （３）前記連絡配線は前記チップ上に下層配線として形
成されたものであり、前記テスト用端子は該連絡配線に
その上に設けられている層間絶縁膜に形成された孔を通
して接続され、前記チップ上に露出したものであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 - （４）前記連絡配線は前記チップ上に下層配線として形
成されたものであり、前記テスト用端子は該連絡配線の
一部がその上に設けられている層間絶縁膜に形成された
孔を通して前記チップ上に露出したものであることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216513A JPS6276640A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
| US06/911,739 US4881029A (en) | 1985-09-30 | 1986-09-26 | Semiconductor integrated circuit devices and methods for testing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216513A JPS6276640A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276640A true JPS6276640A (ja) | 1987-04-08 |
Family
ID=16689610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216513A Pending JPS6276640A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4881029A (ja) |
| JP (1) | JPS6276640A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5162240A (en) * | 1989-06-16 | 1992-11-10 | Hitachi, Ltd. | Method and apparatus of fabricating electric circuit pattern on thick and thin film hybrid multilayer wiring substrate |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
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| US5153507A (en) * | 1990-11-16 | 1992-10-06 | Vlsi Technology, Inc. | Multi-purpose bond pad test die |
| US5216359A (en) * | 1991-01-18 | 1993-06-01 | University Of North Carolina | Electro-optical method and apparatus for testing integrated circuits |
| JP2970194B2 (ja) * | 1992-04-02 | 1999-11-02 | 日本電気株式会社 | 半導体集積回路 |
| US5334857A (en) * | 1992-04-06 | 1994-08-02 | Motorola, Inc. | Semiconductor device with test-only contacts and method for making the same |
| FR2736740A1 (fr) * | 1995-07-11 | 1997-01-17 | Trt Telecom Radio Electr | Procede de production et d'assemblage de carte a circuit integre et carte ainsi obtenue |
| US5686759A (en) * | 1995-09-29 | 1997-11-11 | Intel Corporation | Integrated circuit package with permanent identification of device characteristics and method for adding the same |
| US5742009A (en) * | 1995-10-12 | 1998-04-21 | Vlsi Technology Corporation | Printed circuit board layout to minimize the clock delay caused by mismatch in length of metal lines and enhance the thermal performance of microeletronics packages via condution through the package leads |
| US5838159A (en) * | 1996-03-22 | 1998-11-17 | Sun Microsystems, Inc. | Chip carrier to allow electron beam probing and FIB modifications |
| US5814892A (en) * | 1996-06-07 | 1998-09-29 | Lsi Logic Corporation | Semiconductor die with staggered bond pads |
| US5796171A (en) * | 1996-06-07 | 1998-08-18 | Lsi Logic Corporation | Progressive staggered bonding pads |
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| US6744268B2 (en) * | 1998-08-27 | 2004-06-01 | The Micromanipulator Company, Inc. | High resolution analytical probe station |
| US6512385B1 (en) | 1999-07-26 | 2003-01-28 | Paul Pfaff | Method for testing a device under test including the interference of two beams |
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| US8462350B2 (en) | 2001-12-06 | 2013-06-11 | Attofemto, Inc. | Optically enhanced holographic interferometric testing methods for the development and evaluation of semiconductor devices, materials, wafers, and for monitoring all phases of development and manufacture |
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| US7733499B2 (en) | 2001-12-06 | 2010-06-08 | Attofemto, Inc. | Method for optically testing semiconductor devices |
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| JPS53112058A (en) * | 1977-03-11 | 1978-09-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and temperature characteristic measuring method of the same |
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| JPS5775438A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor element |
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1985
- 1985-09-30 JP JP60216513A patent/JPS6276640A/ja active Pending
-
1986
- 1986-09-26 US US06/911,739 patent/US4881029A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US4881029A (en) | 1989-11-14 |
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