JPS58116747A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58116747A JPS58116747A JP56212133A JP21213381A JPS58116747A JP S58116747 A JPS58116747 A JP S58116747A JP 56212133 A JP56212133 A JP 56212133A JP 21213381 A JP21213381 A JP 21213381A JP S58116747 A JPS58116747 A JP S58116747A
- Authority
- JP
- Japan
- Prior art keywords
- micropads
- micro
- electron beam
- semiconductor device
- high speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子ビーム・グローブで不良解析を行なうの
に好適な構造を有する半導体装置に関する。
に好適な構造を有する半導体装置に関する。
従来、半導体装置の不良解析を行なう為、該半導体装置
の適当箇所に８０〔μ愼〕口程度のマイクロ・パッド會
形成し、そのパッドをメカニカル・プローブで触接する
ことに依り良否の判定を行なっている。しかしながら、
ここで用いられるマイクロ・パッドのサイズは大型であ
るので、多数形成することは不可能であシ、不良解析に
限度があった。
の適当箇所に８０〔μ愼〕口程度のマイクロ・パッド會
形成し、そのパッドをメカニカル・プローブで触接する
ことに依り良否の判定を行なっている。しかしながら、
ここで用いられるマイクロ・パッドのサイズは大型であ
るので、多数形成することは不可能であシ、不良解析に
限度があった。
そこで、電圧が印加された半導体装置に電子ビームを照
射すると、それに依る２次電子が電圧の有無に依って曲
げられ、一定箇所に設置した２次電子検知器に検知され
たシされなかったりすることを利用して不良解析を行な
う技術が開発された。
射すると、それに依る２次電子が電圧の有無に依って曲
げられ、一定箇所に設置した２次電子検知器に検知され
たシされなかったりすることを利用して不良解析を行な
う技術が開発された。
しかし、この技術に依っても、現今のようにチップが大
型化してくると、それをＸ−Ｙステージに載置して該ス
テージを移動させながら順次走査するのは容易ではない
。
型化してくると、それをＸ−Ｙステージに載置して該ス
テージを移動させながら順次走査するのは容易ではない
。
本発明は、電子ビーム・グローブに依る不良解析を行な
うのに適した構造を有する半４坏装置を提供し、Ｘ−Ｙ
ステージの移動を行なわなくても電子ビームを振るだけ
で判定が可能であるようにするものであシ、以下これを
詳細に駅間する。
うのに適した構造を有する半４坏装置を提供し、Ｘ−Ｙ
ステージの移動を行なわなくても電子ビームを振るだけ
で判定が可能であるようにするものであシ、以下これを
詳細に駅間する。
第１図は本発明一実施例の要部平面図であシ、１は半導
体チップ、２線多数の主要ノード・ポイント、５は最小
パターン寸法程度の幅を有する引出し線、４はマイクロ
・パッド領域をそれぞれ示す。
体チップ、２線多数の主要ノード・ポイント、５は最小
パターン寸法程度の幅を有する引出し線、４はマイクロ
・パッド領域をそれぞれ示す。
第２図は第１図に示したマイクロ・パッド領域４近傍を
拡大して表わした要部平面図であり、同記号は同部分を
指示している。
拡大して表わした要部平面図であり、同記号は同部分を
指示している。
マイクロ・パッド領域４は数百〔μｍ３口であって、引
出し線６の先端に例えば４〔μｍ３口のマイクロ・パッ
ド５が形成されている。マイクロ・パッド領域４ｔ−例
えば３００〔μｍ３口とすれば、前記のようなマイクロ
・パッド５は１５０〔箇〕程度形成することができる。
出し線６の先端に例えば４〔μｍ３口のマイクロ・パッ
ド５が形成されている。マイクロ・パッド領域４ｔ−例
えば３００〔μｍ３口とすれば、前記のようなマイクロ
・パッド５は１５０〔箇〕程度形成することができる。
第３図は第２図に示したマイクロ・パッド領域４近傍の
要部断面図であり、同記号は同部分を指示している。
要部断面図であり、同記号は同部分を指示している。
図に於いて、６は二酸化シリコン絶縁膜、７はオーバ・
コート膜（保鏝膜）ｔ−それぞれ示す。
コート膜（保鏝膜）ｔ−それぞれ示す。
今、第４図に見られるように、電子ビーム１０にて規則
的に配列され九マイク、、ｐ・パッド５を次々に走査す
ると、それに依り発生する２次電子１１はマイクロ・パ
ッド５に現われている電圧状悪に応じて曲げられ或いは
曲げられることなく放出され、適所に配置された２次電
子検知器１２に於いて信号１６に変換されて送出される
。
的に配列され九マイク、、ｐ・パッド５を次々に走査す
ると、それに依り発生する２次電子１１はマイクロ・パ
ッド５に現われている電圧状悪に応じて曲げられ或いは
曲げられることなく放出され、適所に配置された２次電
子検知器１２に於いて信号１６に変換されて送出される
。
第５図は、縦軸に信号１３を採り、横軸にマイクロ・パ
ッドの番号１〜％を採ったものである０本実施例の場合
、信号１６の出力が大であればそのパッドの動作論理は
″０１、小さいときにＬ″″１”である。
ッドの番号１〜％を採ったものである０本実施例の場合
、信号１６の出力が大であればそのパッドの動作論理は
″０１、小さいときにＬ″″１”である。
このように、電子ビーム１０でマイクロ・パッド５を高
速で走査することに依シ、半導体装置内の主要ノード・
ポイントに於ける動作論理が高速で判別され、不Ａ解析
を容易に行なうことができる。
速で走査することに依シ、半導体装置内の主要ノード・
ポイントに於ける動作論理が高速で判別され、不Ａ解析
を容易に行なうことができる。
ところで、前記のように、引出し線３をマイクロ・パッ
ド領域４内に密集して尋人し、これ７に電子ビーム１０
で走査すると、成るパッド５を走査して得られた２次電
子が隣接パッドに於ける電圧の影譬を受ける＊＊、があ
る。
ド領域４内に密集して尋人し、これ７に電子ビーム１０
で走査すると、成るパッド５を走査して得られた２次電
子が隣接パッドに於ける電圧の影譬を受ける＊＊、があ
る。
第６図は縦軸に出力信号を、横軸にマイクロ・パッド電
圧を採った線図であシ、実腿は成るマイクロ・パッドの
両隣のマイクロ・パッドの電圧が００’）ｔ ０（Ｆ）
であるときの特性であり、破線は同じく両隣のマイクロ
・パッドの電圧がｏ（ｒ）、５（Ｖ）であるときの特性
である。
圧を採った線図であシ、実腿は成るマイクロ・パッドの
両隣のマイクロ・パッドの電圧が００’）ｔ ０（Ｆ）
であるときの特性であり、破線は同じく両隣のマイクロ
・パッドの電圧がｏ（ｒ）、５（Ｖ）であるときの特性
である。
このような悪影響を回避する為には引出しＨ６の間隔を
犬にすれば良いが、それではマイクロ・パッド領域４０
面積も大きくなってしまう。
犬にすれば良いが、それではマイクロ・パッド領域４０
面積も大きくなってしまう。
第７図に見られる実施例はマイクロ・パッド領域４の面
積が若干大になるか、或いは、導入できる引出し＃３の
数が少なくはなるが、前記のよ′うに、引出し線６の間
隔を広げるよシは遥かに有利なものである。尚、図では
、既出の図について説明した部分と同部分を同記号で指
示しである。
積が若干大になるか、或いは、導入できる引出し＃３の
数が少なくはなるが、前記のよ′うに、引出し線６の間
隔を広げるよシは遥かに有利なものである。尚、図では
、既出の図について説明した部分と同部分を同記号で指
示しである。
本実施例が第２図実施例号と相違する点はマイクロ・パ
ッド５が４坏のガード部１４に於けるフィンガ１４Ａに
依シそれぞれ個別に遮蔽されていることであシ、ガード
・パターン１４には一定の電圧例えば０〔ｒ〕に保たれ
ているものである。尚、ガード部１４のパターンは図示
例に限られることなく適宜定めることができる。
ッド５が４坏のガード部１４に於けるフィンガ１４Ａに
依シそれぞれ個別に遮蔽されていることであシ、ガード
・パターン１４には一定の電圧例えば０〔ｒ〕に保たれ
ているものである。尚、ガード部１４のパターンは図示
例に限られることなく適宜定めることができる。
前記各実施例ではマイクロ・パッド領域４に１個として
説明したが、これは必貴に応じて複数個設けても良い。
説明したが、これは必貴に応じて複数個設けても良い。
以上の説明で判るように、本発明に依れば、牛４俸装置
中の適所の絶縁膜上にマイクロ・パッド領域を形成し、
装置中の主要ノード・ポイントから導出され装置に於け
る最小パターン幅で形成された引出し線を前記マイクロ
・パッド領域に導入され規則的に配列されているので、
装置に電圧を印加し、マイクロ・パッド領域の前記引出
し線先端を電子ビームで走査することに依り高速且つ容
易に不良解析を行なうことができる。
中の適所の絶縁膜上にマイクロ・パッド領域を形成し、
装置中の主要ノード・ポイントから導出され装置に於け
る最小パターン幅で形成された引出し線を前記マイクロ
・パッド領域に導入され規則的に配列されているので、
装置に電圧を印加し、マイクロ・パッド領域の前記引出
し線先端を電子ビームで走査することに依り高速且つ容
易に不良解析を行なうことができる。
第１図及び第２図は本発明一実施例の要部平面図、第６
図及び第４図は同じく要部断面図、第５図はマイクロ・
パッドに於ける信号の関１１ｋｔＲゎす線図、第６図は
信号対マイクロ・パッド電圧の関係を表わす線図、第７
図は他の実施例の要部平面図である。 図に於いて、１はチップ、２はノード・ポイント、３は
引出し線、４はマイクロ・パッド領域、５はマイクロ・
パッドである。 特許出−人富士通株式会社 代理人弁理士玉蟲久五部（外６名） 第１図 第 ２ 図 第６図 （Ｖ） 第７図
図及び第４図は同じく要部断面図、第５図はマイクロ・
パッドに於ける信号の関１１ｋｔＲゎす線図、第６図は
信号対マイクロ・パッド電圧の関係を表わす線図、第７
図は他の実施例の要部平面図である。 図に於いて、１はチップ、２はノード・ポイント、３は
引出し線、４はマイクロ・パッド領域、５はマイクロ・
パッドである。 特許出−人富士通株式会社 代理人弁理士玉蟲久五部（外６名） 第１図 第 ２ 図 第６図 （Ｖ） 第７図
Claims (1)
- 絶縁膜上に形成されたマイクロ・ノくラド領域と、装置
の主要ノード・ポイントから導出され且つ前記マイクロ
・パッド領域に導入されて先端が規則的に配列され該装
置の最小パター７幅で形成された引出し線とを有してな
ること奢特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212133A JPS58116747A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212133A JPS58116747A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116747A true JPS58116747A (ja) | 1983-07-12 |
| JPS6258658B2 JPS6258658B2 (ja) | 1987-12-07 |
Family
ID=16617434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212133A Granted JPS58116747A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881029A (en) * | 1985-09-30 | 1989-11-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit devices and methods for testing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152976A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Testing method for integrated circuit |
-
1981
- 1981-12-29 JP JP56212133A patent/JPS58116747A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152976A (en) * | 1978-05-24 | 1979-12-01 | Fujitsu Ltd | Testing method for integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881029A (en) * | 1985-09-30 | 1989-11-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit devices and methods for testing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258658B2 (ja) | 1987-12-07 |
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