JPS60759A - 半導体素子キヤリア - Google Patents
半導体素子キヤリアInfo
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- JPS60759A JPS60759A JP58107684A JP10768483A JPS60759A JP S60759 A JPS60759 A JP S60759A JP 58107684 A JP58107684 A JP 58107684A JP 10768483 A JP10768483 A JP 10768483A JP S60759 A JPS60759 A JP S60759A
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- semiconductor element
- carrier
- bonding
- inspection
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/151—Die mounting substrate
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- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体素子を搭載して配線基板等の外部接続
部材に実装する半導体素子キャリアに係り、更に詳しく
は、外部との接続部を内部(下面)に設けた半導体素子
キャリアの該接続部の導通検査に好適な半導体素子ギヤ
リアに関するものである。
部材に実装する半導体素子キャリアに係り、更に詳しく
は、外部との接続部を内部(下面)に設けた半導体素子
キャリアの該接続部の導通検査に好適な半導体素子ギヤ
リアに関するものである。
一般に半導体素子キャリアのポンデイングパ゛ターンを
外部、例えば配線基板に接続する接続部をキャリアベー
スの側面に設ける場合と内部(下面)に設ける場合があ
る。該接続部を側面に設けるより、内部(下面)に設け
る方が接続数を多くとることができる。半導体素子の高
密度化にともない、素子と外部との接続数は増加の傾向
にある。従って、午ヤリアベースの内部(下面)に外部
との接続部を設けた半導体素子が多く使用されるように
なっている。このような形式の従来の半導体素子キャリ
アの一例を第1図に示す。
外部、例えば配線基板に接続する接続部をキャリアベー
スの側面に設ける場合と内部(下面)に設ける場合があ
る。該接続部を側面に設けるより、内部(下面)に設け
る方が接続数を多くとることができる。半導体素子の高
密度化にともない、素子と外部との接続数は増加の傾向
にある。従って、午ヤリアベースの内部(下面)に外部
との接続部を設けた半導体素子が多く使用されるように
なっている。このような形式の従来の半導体素子キャリ
アの一例を第1図に示す。
第1図において、半導体素子キャリア7はキ・ヤリアベ
ース2とキャップ2よりなる。半導体素子1はキャリア
ベース2に搭載接合され、半・導体素子1とキャリアベ
ース2のボンディングパターン3とはワイヤボンディン
グにより接続されている。更に、キャリアベース2には
、ボンディングパターン3と下面の外部接続部との間の
内部配線5を設けである。キャップ2は半導体素子1及
び半導本素子1とボンディングパターン6間のワイヤを
保護する。半導体素子キャリヤ7は配線置板4に搭載さ
れ、その外部接続部は配線基板4の、、−J:んだ接続
部8にはんだ6にて接続されている。このように半導体
素子キャリヤ7と配線基板4とのけんだ接続部は、両者
の間の狭少な隙間の間に設けられているのでこの段階で
は接続部の導通倹査を実捲できなく接続部の導通不良が
あった場合、後の段階ではじめて発見されることになる
ので、組立作業の能率を低下し、コストを上昇する欠点
があるう〔発1月の目的〕 本発明の目的は、外部、列えば配線置板、とけんl′と
接続後、]αちにばんだ妾続部の導4倹査を実施するこ
とができる接a都を内部(下面)に設は半導体素子キャ
リアを提供するにある。
ース2とキャップ2よりなる。半導体素子1はキャリア
ベース2に搭載接合され、半・導体素子1とキャリアベ
ース2のボンディングパターン3とはワイヤボンディン
グにより接続されている。更に、キャリアベース2には
、ボンディングパターン3と下面の外部接続部との間の
内部配線5を設けである。キャップ2は半導体素子1及
び半導本素子1とボンディングパターン6間のワイヤを
保護する。半導体素子キャリヤ7は配線置板4に搭載さ
れ、その外部接続部は配線基板4の、、−J:んだ接続
部8にはんだ6にて接続されている。このように半導体
素子キャリヤ7と配線基板4とのけんだ接続部は、両者
の間の狭少な隙間の間に設けられているのでこの段階で
は接続部の導通倹査を実捲できなく接続部の導通不良が
あった場合、後の段階ではじめて発見されることになる
ので、組立作業の能率を低下し、コストを上昇する欠点
があるう〔発1月の目的〕 本発明の目的は、外部、列えば配線置板、とけんl′と
接続後、]αちにばんだ妾続部の導4倹査を実施するこ
とができる接a都を内部(下面)に設は半導体素子キャ
リアを提供するにある。
本発明による半導体素子キャリアは、半導体素子の搭載
部、該半導体素子とワイヤボンディングするノとめのボ
ンディングパターン、及び該ボンディングパターンを外
部と接続する化めの内部記編を有するギヤリアベースと
、搭・成された半導体素子を保護するキャンプよりなる
半導体素子キャリアにおいて、前記ボンディング/くタ
ーンが前記箪ヤ・グの外まC引き出されであることを特
数とする。
部、該半導体素子とワイヤボンディングするノとめのボ
ンディングパターン、及び該ボンディングパターンを外
部と接続する化めの内部記編を有するギヤリアベースと
、搭・成された半導体素子を保護するキャンプよりなる
半導体素子キャリアにおいて、前記ボンディング/くタ
ーンが前記箪ヤ・グの外まC引き出されであることを特
数とする。
以下、本発明Q半導(*素子キャリアを実施列に青づハ
て1悦明する。第2図は本発明の半導体素子ギヤリアの
一実施列の、屓断面図である。窮1図と同−都立は同一
符号で示しである。
て1悦明する。第2図は本発明の半導体素子ギヤリアの
一実施列の、屓断面図である。窮1図と同−都立は同一
符号で示しである。
・嘉1図の半導体素子キャリアと同様に、この半2#=
木素子ギヤリア7は、半導体素子1を搭載し、半導体素
ト1とワイヤボンディングするボンディングパターン3
及びポンプイングツくターン3を外部、実施列では配線
基板4、と接、読する為の内部配線5を有するキャリア
ベース2と半導本素子1及びボンディングワイヤを保1
英するキャップ2よりなっている。この半導体素子ギヤ
リア7rt1その内部配線5の先端の外部接続部を配(
腺基板4のはんだ接続部8とはんだ6にて接1読し、配
置線基板4に搭載される。以上は第1図に示す従来の半
導体1子キャリアと何等変らない。
木素子ギヤリア7は、半導体素子1を搭載し、半導体素
ト1とワイヤボンディングするボンディングパターン3
及びポンプイングツくターン3を外部、実施列では配線
基板4、と接、読する為の内部配線5を有するキャリア
ベース2と半導本素子1及びボンディングワイヤを保1
英するキャップ2よりなっている。この半導体素子ギヤ
リア7rt1その内部配線5の先端の外部接続部を配(
腺基板4のはんだ接続部8とはんだ6にて接1読し、配
置線基板4に搭載される。以上は第1図に示す従来の半
導体1子キャリアと何等変らない。
この半導体素子キャリア7では、ボンディングパターン
3がキャップ2の外まで引出され、ボンディングパター
ン5の延長部を検査用パターン11としである。従って
、この検査用パターン11に導通険査用筬触子を凄触さ
せることば容易である。+配線基板4では、はんだ接続
部8が内部配線を経由して外部パターン10に1気的に
4妾恍しであるので、検査用パターン11と、配線基板
4の外部パターン10に接触子全妾触させて導通倹査を
行なえば、はんだ接読部の良否を容易に判断することが
できる。
3がキャップ2の外まで引出され、ボンディングパター
ン5の延長部を検査用パターン11としである。従って
、この検査用パターン11に導通険査用筬触子を凄触さ
せることば容易である。+配線基板4では、はんだ接続
部8が内部配線を経由して外部パターン10に1気的に
4妾恍しであるので、検査用パターン11と、配線基板
4の外部パターン10に接触子全妾触させて導通倹査を
行なえば、はんだ接読部の良否を容易に判断することが
できる。
第3図の実施列に示すように、ギヤリアベース2内の内
部配線5を検査用パターン11の下部に設けてもよい。
部配線5を検査用パターン11の下部に設けてもよい。
また、第4図の実施列に示すヨウに、倹査・目パターン
11をキャリアベース2の側面まで延時させてもよい。
11をキャリアベース2の側面まで延時させてもよい。
第5図及び−g6図は本発明の半導体素子ギヤリアのそ
れぞれ異なる実施列の下面図である。
れぞれ異なる実施列の下面図である。
キャリアベース2の下面の外部との接、読部(はんだ6
と同じ位置で、ちるので、はんだ6の符号で・代用する
。)は、第5図((示すようにキャリアベース2の下面
全面(設すてもよく、J6図に示すように周辺に設けて
もよい。
と同じ位置で、ちるので、はんだ6の符号で・代用する
。)は、第5図((示すようにキャリアベース2の下面
全面(設すてもよく、J6図に示すように周辺に設けて
もよい。
本発明の半導体素子ギヤリアを1吏用するときは、配線
基板等の外部接f売部材と半導体素子キャリアを接続し
た段階で、接・先部の倹査を容易に実施できるので、接
、涜不良の場合は、この段階で半淳木素子キャリアのり
ペアーを行うことができ、これ(・ζより配線基板レベ
ルの不良を防ぐことができる。
基板等の外部接f売部材と半導体素子キャリアを接続し
た段階で、接・先部の倹査を容易に実施できるので、接
、涜不良の場合は、この段階で半淳木素子キャリアのり
ペアーを行うことができ、これ(・ζより配線基板レベ
ルの不良を防ぐことができる。
第1図は陀東の半導体素子キャリアの一例のa1断面図
1.窮2図、第5図及び茗4図は本発明の半導体素子キ
ャリアのそれぞれ異なる実施列の縦1所面図、′g5図
及び第6図は本発明の半導本素子キャリアのそれぞれ異
なる実施列の下面図である。 1・・・半導体素子 2.2・・半導体素子キャリアのベース及びキャップ 3・・・ワイヤボンディング用パターン4・・・配線基
板 5・・・内部配、腺 6・・・はん7ど 7・・・半導体素子キャリア 8・・・記、il!基板のばん、′21?J妾読部9.
10・・・配線基板の内部配、嵌及び外部パターン11
・・・検査用パターン(ボンディングパターンのノエ長
部) 代理人弁理士 高 橋 唱 夫 矛1図 第2図 第3図 第4図 第5図
1.窮2図、第5図及び茗4図は本発明の半導体素子キ
ャリアのそれぞれ異なる実施列の縦1所面図、′g5図
及び第6図は本発明の半導本素子キャリアのそれぞれ異
なる実施列の下面図である。 1・・・半導体素子 2.2・・半導体素子キャリアのベース及びキャップ 3・・・ワイヤボンディング用パターン4・・・配線基
板 5・・・内部配、腺 6・・・はん7ど 7・・・半導体素子キャリア 8・・・記、il!基板のばん、′21?J妾読部9.
10・・・配線基板の内部配、嵌及び外部パターン11
・・・検査用パターン(ボンディングパターンのノエ長
部) 代理人弁理士 高 橋 唱 夫 矛1図 第2図 第3図 第4図 第5図
Claims (1)
- 半導体素子の搭載部、該半導体素子とワイヤボンディン
グするだめのボンディングパターン及び該ボンディング
パターンを外部と接続するための内部配線を有する午ヤ
リアベースと、搭載された半導体素子を保護するキャッ
プよりなる半導体素子キャリアにおいて、前記ボンディ
ングパターンが前記キャップの外まで引き出されである
ことを特徴とする半導体素子キャリア。・
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107684A JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107684A JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60759A true JPS60759A (ja) | 1985-01-05 |
Family
ID=14465343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58107684A Pending JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60759A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6185834A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置 |
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
-
1983
- 1983-06-17 JP JP58107684A patent/JPS60759A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6185834A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置 |
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
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