JPS58115372A - 半導体装置試験回路 - Google Patents
半導体装置試験回路Info
- Publication number
- JPS58115372A JPS58115372A JP56214815A JP21481581A JPS58115372A JP S58115372 A JPS58115372 A JP S58115372A JP 56214815 A JP56214815 A JP 56214815A JP 21481581 A JP21481581 A JP 21481581A JP S58115372 A JPS58115372 A JP S58115372A
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- Japan
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- circuit
- pin
- power supply
- semiconductor circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置試験回路、特にチ、！内に多種の半
導体回路を備えたＩＣ（集積回路）の試験回路に関する
。
導体回路を備えたＩＣ（集積回路）の試験回路に関する
。
（２）技術の背景
ＩＣは量産によって低コスト性、均一性を満足している
。従って、主たる半導体回路とオプシ。
。従って、主たる半導体回路とオプシ。
ンとしての副たる半導体回路とがある場合には、これら
をまとめて−斉に量産してしまうのが得策である。そし
て、ユーザ毎に、例えばノ臂、ケージ前工程のワイヤが
ンディンダにより、前記オデシ１ンの半導体回路を活性
化又は非活性化し、ユーザの要求に応えるということが
行われている。−例を挙げるとミダイナミック形ＭＩＳ
メモリ回路はりフレッシュカウンタと協働するのが普通
であるが、このダイナミ、り形メモリ回路を主半導体回
路、このリフレッシ凰カウンタを副半導体回路とすると
、ユーザによりては後者を不費とする場合も多い。そこ
で後者についてはオグシ璽ンとし、前記ワイヤがンディ
ングの有無により使い分けをしている。
をまとめて−斉に量産してしまうのが得策である。そし
て、ユーザ毎に、例えばノ臂、ケージ前工程のワイヤが
ンディンダにより、前記オデシ１ンの半導体回路を活性
化又は非活性化し、ユーザの要求に応えるということが
行われている。−例を挙げるとミダイナミック形ＭＩＳ
メモリ回路はりフレッシュカウンタと協働するのが普通
であるが、このダイナミ、り形メモリ回路を主半導体回
路、このリフレッシ凰カウンタを副半導体回路とすると
、ユーザによりては後者を不費とする場合も多い。そこ
で後者についてはオグシ璽ンとし、前記ワイヤがンディ
ングの有無により使い分けをしている。
ところで、ノ譬ツケージをし良後で、その製品が主・側
内用半導体回路なのか主半導体回路のみ彦のか全確認す
るための試験をする必要があ夛、いずれかに応じたマー
キング等をｌ （）４ ｙケージに付する。本発明はこ
のような確認試験の大めの試験回路について言及する。
内用半導体回路なのか主半導体回路のみ彦のか全確認す
るための試験をする必要があ夛、いずれかに応じたマー
キング等をｌ （）４ ｙケージに付する。本発明はこ
のような確認試験の大めの試験回路について言及する。
（３）従来技術と問題点
従来、前記確認試験として、外部より所定０信号を与え
て実際に機能させ、その結果、第１機能が現われれば主
のみの半導体回路、第２機能が現われれば生・側内用の
半導体回路ということに々る。
て実際に機能させ、その結果、第１機能が現われれば主
のみの半導体回路、第２機能が現われれば生・側内用の
半導体回路ということに々る。
ところが、後に述べ為ように、生・副の切）分けは、外
部電源につ攻がるピンに対し、副に係る半導体回路の電
源系も共通的に接続しているか又は接続していないかに
よって行われ、且つ副に優る半導体回路も活性化する場
合にはこれに固有のピンにその入力系を接続しておく必
要がある。このため、前記の機能試験を実行して、前記
第２機能が現われるべきことを期待しながら、結果とし
て第１機能しか現われなかったときは、前記電源系およ
び入力系の各ワイヤメンディングが、両方共析なのか、
いずれか一方だけ断々のか区別がつかず製品管理上不便
であるという問題があつ九。
部電源につ攻がるピンに対し、副に係る半導体回路の電
源系も共通的に接続しているか又は接続していないかに
よって行われ、且つ副に優る半導体回路も活性化する場
合にはこれに固有のピンにその入力系を接続しておく必
要がある。このため、前記の機能試験を実行して、前記
第２機能が現われるべきことを期待しながら、結果とし
て第１機能しか現われなかったときは、前記電源系およ
び入力系の各ワイヤメンディングが、両方共析なのか、
いずれか一方だけ断々のか区別がつかず製品管理上不便
であるという問題があつ九。
（４）発明の目的
本発明は上記従来の問題点に鑑み、少なくとも前記副半
導体回路の電源系が前記外部電源用ビン、にワイヤがン
ディングされているか否かを確実に検査できる試験回路
を提案することである。
導体回路の電源系が前記外部電源用ビン、にワイヤがン
ディングされているか否かを確実に検査できる試験回路
を提案することである。
（５）発明の構成
上記目的を達成するために本発明は、ＩＣｔｅッケージ
の任意の１ピンとグランドレベル電圧（Ｖｓｓ）間にＭ
ＩＳトランジスタとＭＩＳダイオードの直列回路を挿入
し、且つ該ＭＩＳトランノスタのダートには副半導体回
路用の電源電圧を印加するようにし、前記１ピンから電
流を塩９出す際の電圧の高低（Ｖｔｈ又は２ｖｔｈ）に
よって、該副半導体−１路への電源の供給の有無を検出
するようにしたことを特徴とするものである。
の任意の１ピンとグランドレベル電圧（Ｖｓｓ）間にＭ
ＩＳトランジスタとＭＩＳダイオードの直列回路を挿入
し、且つ該ＭＩＳトランノスタのダートには副半導体回
路用の電源電圧を印加するようにし、前記１ピンから電
流を塩９出す際の電圧の高低（Ｖｔｈ又は２ｖｔｈ）に
よって、該副半導体−１路への電源の供給の有無を検出
するようにしたことを特徴とするものである。
（６）発明の実施例
以下図面に従って本発明を説明する。
第１図は・やツケーゾ前の半導体回路を図解的に表わし
た平面図である。本図において１０はチップであり、そ
の上には先ず、第１半導体回路■（前述の主半導体回路
）と第２半導体回路■（前述の副半導体−１路）とが設
けられる。さらに電源用、入出力信号用としてのノ臂ツ
ド群Ａ％ＭＩＶｃｃ、Ｖｃｃ牢。
た平面図である。本図において１０はチップであり、そ
の上には先ず、第１半導体回路■（前述の主半導体回路
）と第２半導体回路■（前述の副半導体−１路）とが設
けられる。さらに電源用、入出力信号用としてのノ臂ツ
ド群Ａ％ＭＩＶｃｃ、Ｖｃｃ牢。
ｖｓｓが配設され、これら／４．ドはそれぞれ対応する
ピン（通常１６本程度）にワイヤデンディングされる。
ピン（通常１６本程度）にワイヤデンディングされる。
ただし、これらピンならびにワイヤボンディングの全て
は図示しない。
は図示しない。
ここで注目すべきところは、パッドｖｅｃおよびｖｅｅ
”である。ノフッドｖｅａは、ノ々ツド■。からのグラ
ンドレベル電圧と共に第１半導体回路Ｉを駆動する第１
電源電圧の供給元であり、・フッドｖｅｅ＊は、パッド
■ｓａからのグランドレベル電圧と共に第２半導体回路
■を駆動する第２を源電圧の供給元である。なお、ノぞ
ラドｖｃｅとパッドｖｅｃ”は単一のピンを共用して外
部電源（図示せず）に接続する。ピンを有効に利用する
ためである。このピンは図中１１で示され、ワイヤデン
ディングは１２および１３で示される。ワイヤデンディ
ング１２は常設であるが、ワイヤデンディング１３は、
既述のオグシ、ンに応じ断となることもある。なお、・
フッドｖｃｃおよびｖｅｅ傘と対応する第１および第２
半導体回路への布線は記載を省略しである。
”である。ノフッドｖｅａは、ノ々ツド■。からのグラ
ンドレベル電圧と共に第１半導体回路Ｉを駆動する第１
電源電圧の供給元であり、・フッドｖｅｅ＊は、パッド
■ｓａからのグランドレベル電圧と共に第２半導体回路
■を駆動する第２を源電圧の供給元である。なお、ノぞ
ラドｖｃｅとパッドｖｅｃ”は単一のピンを共用して外
部電源（図示せず）に接続する。ピンを有効に利用する
ためである。このピンは図中１１で示され、ワイヤデン
ディングは１２および１３で示される。ワイヤデンディ
ング１２は常設であるが、ワイヤデンディング１３は、
既述のオグシ、ンに応じ断となることもある。なお、・
フッドｖｃｃおよびｖｅｅ傘と対応する第１および第２
半導体回路への布線は記載を省略しである。
さて問題は、第１図のチップを・臂、ケージした後、ワ
イヤボンディング１３の有無を如何に外部から判別する
かである。
イヤボンディング１３の有無を如何に外部から判別する
かである。
第２図は本発明の試験回路の構成例とその位置付けを簡
略化して示す模式図である。本図において、参照番号２
０を付したブロックが本発明に係る試験回路であシ、そ
の他の部分は既に説明したとおりである。そして試験回
路２０と・ｅ、ドＡ１／４’ッドｖｅｃ＊およびノソッ
ドｖ、、との接続はそれぞれ新設のライン２１．２２お
よび２３で行われる。
略化して示す模式図である。本図において、参照番号２
０を付したブロックが本発明に係る試験回路であシ、そ
の他の部分は既に説明したとおりである。そして試験回
路２０と・ｅ、ドＡ１／４’ッドｖｅｃ＊およびノソッ
ドｖ、、との接続はそれぞれ新設のライン２１．２２お
よび２３で行われる。
なお、・フッドＡは、単に例示しただけで、他の任意の
・？ラドを用いることができる。
・？ラドを用いることができる。
試験Ｉ回路２０に注目すると、これはＭＩＳ ）ランノ
スタ２４とＭＩＳダイオード２５の直列接続からなる。
スタ２４とＭＩＳダイオード２５の直列接続からなる。
ＭＩＳ）ランソスタ２４のダートにはライン２２が接続
している。
している。
第３Ａ図は第２半導体回路りが活性化されている場合の
等価１ｉ＝ＩＭを示す図であり、第３Ｂ図は第２半導体
回路■が活性化されていない場合の等価１９１路を示す
図である。もう一度確認しておくと、本発明の要点ハ、
第１図のワイヤデンディング１３の有無を外部のピンを
通して電気的に検査することにある。ワイヤデンディン
グ１３が有りのとき、パッドｖｅｅ”（第１図）は活性
化され、 ライン２２を通じてＭＩ８ ）ランジスタ２
４はオンとなる。これが第３Ａ図の都側回路に当る。一
方、ワイヤデンディング１３が無しのとき、ノやラドｖ
ｃｃｋ（第１図）は非活性であり、ライン２２は第２半
導体回路の第２電源電圧をグランドレベル電圧にクラン
プする高抵抗等によってグランドレベル（Ｖ□）となり
、ＭＩＳトランジスタ２４のｒ−トレイルをグランドレ
ベル（Ｖ、 、 ）とする。これが第３Ｂ図の等価回路
に当る。
等価１ｉ＝ＩＭを示す図であり、第３Ｂ図は第２半導体
回路■が活性化されていない場合の等価１９１路を示す
図である。もう一度確認しておくと、本発明の要点ハ、
第１図のワイヤデンディング１３の有無を外部のピンを
通して電気的に検査することにある。ワイヤデンディン
グ１３が有りのとき、パッドｖｅｅ”（第１図）は活性
化され、 ライン２２を通じてＭＩ８ ）ランジスタ２
４はオンとなる。これが第３Ａ図の都側回路に当る。一
方、ワイヤデンディング１３が無しのとき、ノやラドｖ
ｃｃｋ（第１図）は非活性であり、ライン２２は第２半
導体回路の第２電源電圧をグランドレベル電圧にクラン
プする高抵抗等によってグランドレベル（Ｖ□）となり
、ＭＩＳトランジスタ２４のｒ−トレイルをグランドレ
ベル（Ｖ、 、 ）とする。これが第３Ｂ図の等価回路
に当る。
かくして第３Ａ図の等価回路が形成されているか、第３
Ｂ図の郷価回路が形成されているかによって、ワイヤデ
ンディング１３（第１図）の有無が分る。第３Ａ図の回
路モードと第３Ｂ図の回路モードの区別はパッドＡより
見ることができる。
Ｂ図の郷価回路が形成されているかによって、ワイヤデ
ンディング１３（第１図）の有無が分る。第３Ａ図の回
路モードと第３Ｂ図の回路モードの区別はパッドＡより
見ることができる。
１０実際には該パッドＡにつながる外部ビン（第１図の
１４参照）かな観察できる。なおピン１４は通常は信号
入出力用ビンとして働くが、試験時は試験用ビンとして
機能する。
１４参照）かな観察できる。なおピン１４は通常は信号
入出力用ビンとして働くが、試験時は試験用ビンとして
機能する。
ここでピン１４から電流分取り出すことにする。
１５この電流が取り出せるためには、第３Ａ図の回路モ
ードでは（ワイヤがンディング１３有す）、ピン１４に
、ＭＩＳダイオード２５の”ｔｈ （スレッシ、ルド市
圧）ｆ下まわる電圧を与えなければならない。つまり、
ピン１４が−ｖｔｈで電流を牛じれ２ｏば第３Ａ図の沖
（路モードである。逆に、第３Ｂ図の回路モードでは（
ワイヤダンディング１３無し）、ピン１４に、ＭＩＳダ
イオード２５とＭＩＳ）ランジスタ２４の各Ｖｔｈ分だ
け低いレベル（−２ｖｔｈ）にしたとき当該電流を得る
。
ードでは（ワイヤがンディング１３有す）、ピン１４に
、ＭＩＳダイオード２５の”ｔｈ （スレッシ、ルド市
圧）ｆ下まわる電圧を与えなければならない。つまり、
ピン１４が−ｖｔｈで電流を牛じれ２ｏば第３Ａ図の沖
（路モードである。逆に、第３Ｂ図の回路モードでは（
ワイヤダンディング１３無し）、ピン１４に、ＭＩＳダ
イオード２５とＭＩＳ）ランジスタ２４の各Ｖｔｈ分だ
け低いレベル（−２ｖｔｈ）にしたとき当該電流を得る
。
結局、ピン１４に現われる電、圧の高低（ｖｔｈ又は２
■ｔｈ）を検査するのみで簡単にワイヤデンディング１
３の有無が判別できる。なお、ＭＩＳダイオード２５は
、いわゆる逆流防止ダイオードとして機能し、通常の使
用時においてピン１４が通常の入出力用ピンとして働く
とき、試験回路２０側へのまわり込みがないようにする
。つまり、通常の入出力用信号は、第２図の７４’ツド
Ａよシ矢印の力へ分岐される。
■ｔｈ）を検査するのみで簡単にワイヤデンディング１
３の有無が判別できる。なお、ＭＩＳダイオード２５は
、いわゆる逆流防止ダイオードとして機能し、通常の使
用時においてピン１４が通常の入出力用ピンとして働く
とき、試験回路２０側へのまわり込みがないようにする
。つまり、通常の入出力用信号は、第２図の７４’ツド
Ａよシ矢印の力へ分岐される。
（７）発明の詳細
な説明したように本発明によれば、ノ９ツケージ後にお
いて、第２半導体回路■へのワイヤデンディング１３の
有無が確実に検査できる。
いて、第２半導体回路■へのワイヤデンディング１３の
有無が確実に検査できる。
第１図はパッケージ前の半導体回路を図解的に表わした
平面図、第２図は本発明の試験回路の構成例とその位置
付けを簡略化して示す模式図、第３Ａ図は第２半導体回
路■が活性化されている場合の都側回路を示す図、第３
Ｂ図は第２半導体回路■が活性化されていない場合の都
側回路ケチす図である。 １１・・・ピン、１２．１３・・・ワイヤデンディング
、２０・・・試験回路、２４・・・ＭＩＳ）ランノスタ
、２５・・・ＭＩＳダイオード、１４・・・試験用ピン
、Ｉ・・・第１半導体回路、■・・・第２半導体回路。 特許用願人 富士通株式会社 特許用′ａ桟理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
平面図、第２図は本発明の試験回路の構成例とその位置
付けを簡略化して示す模式図、第３Ａ図は第２半導体回
路■が活性化されている場合の都側回路を示す図、第３
Ｂ図は第２半導体回路■が活性化されていない場合の都
側回路ケチす図である。 １１・・・ピン、１２．１３・・・ワイヤデンディング
、２０・・・試験回路、２４・・・ＭＩＳ）ランノスタ
、２５・・・ＭＩＳダイオード、１４・・・試験用ピン
、Ｉ・・・第１半導体回路、■・・・第２半導体回路。 特許用願人 富士通株式会社 特許用′ａ桟理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、第１電源電圧およびグランドレベル電圧で駆動され
る第１半導体回路と、該第１電源電圧の１１源と共通の
外部電源に接続又は非接続の選択ができ、接続している
場合に第２電源電圧の供給を受けて前記グランドレベル
電圧と共に駆動されまた、非接続の場合に前記第２電源
電圧を前記グランドレベル電圧とする第２半導体回路と
を有する半導体装置に対し、前記第２半導体回路と前記
外部電源との接続又は非接続を確認するための試験回路
において、 装置の有する任意の１つのピンと前記グランドレベル電
圧との関に挿入し、誼Ｍ１Ｂ ）ランジスタのｒ−）に
は前記第２電源電圧を印加し、ここに前記ピンよシミ流
を取シ出す際に生ずる、該ピンに付与すべ龜電圧レベル
の嵩低に応じて前記の接続又は非接続を蓚緒することを
特徴とする半導体装置試験回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214815A JPS58115372A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置試験回路 |
| DE8282306939T DE3270326D1 (en) | 1981-12-29 | 1982-12-23 | Semiconductor integrated-circuit device with test circuit |
| EP82306939A EP0084260B1 (en) | 1981-12-29 | 1982-12-23 | Semiconductor integrated-circuit device with test circuit |
| US06/453,115 US4550289A (en) | 1981-12-29 | 1982-12-27 | Semiconductor integrated circuit device |
| IE3101/82A IE53832B1 (en) | 1981-12-29 | 1982-12-30 | Semiconductor integrated circuit device with test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214815A JPS58115372A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115372A true JPS58115372A (ja) | 1983-07-09 |
| JPH0126511B2 JPH0126511B2 (ja) | 1989-05-24 |
Family
ID=16661974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214815A Granted JPS58115372A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置試験回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4550289A (ja) |
| EP (1) | EP0084260B1 (ja) |
| JP (1) | JPS58115372A (ja) |
| DE (1) | DE3270326D1 (ja) |
| IE (1) | IE53832B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| JPS6214399A (ja) * | 1985-07-12 | 1987-01-22 | Fujitsu Ltd | 半導体記憶装置 |
| US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
| US4853628A (en) * | 1987-09-10 | 1989-08-01 | Gazelle Microcircuits, Inc. | Apparatus for measuring circuit parameters of a packaged semiconductor device |
| US5068599A (en) * | 1989-10-23 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit having an enabling circuit for controlling primary and secondary subcircuits |
| US5077521A (en) * | 1989-12-26 | 1991-12-31 | Ncr Corporation | Supply connection integrity monitor |
| US5254482A (en) * | 1990-04-16 | 1993-10-19 | National Semiconductor Corporation | Ferroelectric capacitor test structure for chip die |
| JPH0743399B2 (ja) * | 1990-08-15 | 1995-05-15 | 富士通株式会社 | 半導体回路 |
| US5648730A (en) * | 1994-11-30 | 1997-07-15 | Texas Instruments Incorporated | Large integrated circuit with modular probe structures |
| US5619461A (en) * | 1995-07-28 | 1997-04-08 | Micron Quantum Devices, Inc. | Memory system having internal state monitoring circuit |
| US6005406A (en) * | 1995-12-07 | 1999-12-21 | International Business Machines Corporation | Test device and method facilitating aggressive circuit design |
| US5712575A (en) * | 1995-12-18 | 1998-01-27 | Micron Technology, Inc. | Super-voltage circuit with a fast reset |
| US5977763A (en) * | 1996-02-27 | 1999-11-02 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| US6229296B1 (en) | 1996-02-27 | 2001-05-08 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| US6946863B1 (en) | 1998-02-27 | 2005-09-20 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| DE19828656A1 (de) * | 1998-06-26 | 2000-03-02 | Siemens Ag | Integrierte Schaltung mit einer Kontaktierungsstelle zum Kontaktieren mit einem Bonddraht |
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| HUP0501065A2 (en) | 2002-03-27 | 2006-02-28 | Adc Telecommunications | Coupler for cable trough |
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-
1981
- 1981-12-29 JP JP56214815A patent/JPS58115372A/ja active Granted
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1982
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- 1982-12-30 IE IE3101/82A patent/IE53832B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173856A (en) * | 1974-11-19 | 1976-06-26 | Texas Instruments Inc | Hyojisochito kiiboodo no sosashutsuryokunikanshi tasunokoodokumiawaseojusuru denshikeisanki aruiha deijitarushorikichitsupu |
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