JPS626345B2 - - Google Patents
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- JPS626345B2 JPS626345B2 JP56039236A JP3923681A JPS626345B2 JP S626345 B2 JPS626345 B2 JP S626345B2 JP 56039236 A JP56039236 A JP 56039236A JP 3923681 A JP3923681 A JP 3923681A JP S626345 B2 JPS626345 B2 JP S626345B2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Bipolar Integrated Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は注入型半導体集積論理回路
（Injection Integrated Logic。略してI2L回路）
に係り、ICチツプ内の電気的プロービングテス
ト用パツドの引き出し点を適切に選ぶことによ
り、良品チツプの電気的選別精度を高め、かつ不
良チツプの故障解析を容易ならしめるような改良
に関する。
（Injection Integrated Logic。略してI2L回路）
に係り、ICチツプ内の電気的プロービングテス
ト用パツドの引き出し点を適切に選ぶことによ
り、良品チツプの電気的選別精度を高め、かつ不
良チツプの故障解析を容易ならしめるような改良
に関する。
半導体基板内に半導体素子を集積して得られた
ウエーフアは個々のICチツプに分割される前に
電気的プロービングテストが行なわれて良品チツ
プと不良品チツプとに分類され、良品チツプはそ
の後、組立工程を経て完成される。ところでIC
チツプが何らかの原因で故障を生じた場合、その
結障解析を行なうが、数千素子以上が１つのチツ
プ内に集積されているLSIチツプでは回路構成が
複雑でさらに点検箇所がチツプ内の広範囲に渡つ
ているため、解析に多大な労力を要している。そ
の難易度は回路構成形式にも依存するが、特に
I2Lを用いたICで、その構成がフイード・バツク
回路になつている場合はチツプ内の故障素子の位
置をつきとめ、さらに素子特性を測定して原因を
明らかにすることは至難である。
ウエーフアは個々のICチツプに分割される前に
電気的プロービングテストが行なわれて良品チツ
プと不良品チツプとに分類され、良品チツプはそ
の後、組立工程を経て完成される。ところでIC
チツプが何らかの原因で故障を生じた場合、その
結障解析を行なうが、数千素子以上が１つのチツ
プ内に集積されているLSIチツプでは回路構成が
複雑でさらに点検箇所がチツプ内の広範囲に渡つ
ているため、解析に多大な労力を要している。そ
の難易度は回路構成形式にも依存するが、特に
I2Lを用いたICで、その構成がフイード・バツク
回路になつている場合はチツプ内の故障素子の位
置をつきとめ、さらに素子特性を測定して原因を
明らかにすることは至難である。
I2Lは集積密度が一般的に100〜200ゲート／mm2
で、そのマスクパターン設計ルールは一例として
コンタクトサイズが最小寸法で４μ×４μ、Al
配線幅６μ、Al配線間々隔６μがよく用いられ
る。このような高密度で設計されたIC中のAl配
線はお互いが非常に接近して配置される。一方、
ICの故障解析を行なう場合、故障チツプの中の
個々の素子特性を測定する必要があり、このため
には高密度で配設されたAl配線の所望の箇所を
切断せねばならず、高密度ゆえ、所望の箇所のみ
を切断することは非常に困難である。又、うまく
切断できたとしても非常に細いAl配線にプロー
ブ用の太い針先を立てることは非常にむずかし
く、このようにして得られた素子特性データの信
頼度も低下せざるをえなかつた。
で、そのマスクパターン設計ルールは一例として
コンタクトサイズが最小寸法で４μ×４μ、Al
配線幅６μ、Al配線間々隔６μがよく用いられ
る。このような高密度で設計されたIC中のAl配
線はお互いが非常に接近して配置される。一方、
ICの故障解析を行なう場合、故障チツプの中の
個々の素子特性を測定する必要があり、このため
には高密度で配設されたAl配線の所望の箇所を
切断せねばならず、高密度ゆえ、所望の箇所のみ
を切断することは非常に困難である。又、うまく
切断できたとしても非常に細いAl配線にプロー
ブ用の太い針先を立てることは非常にむずかし
く、このようにして得られた素子特性データの信
頼度も低下せざるをえなかつた。
このような理由により、従来からICチツプ内
には内部の回路特性をモニタリングするための外
部へ導かれているテスト用パツドが必要に応じて
設置されている。また、故障チツプの不良原因は
チツプが完成するまでの製造途中工程で発生する
素子形状の不完全性に基づくものが多く、電極取
出し用コンタクト窓の不完全なエツチングやオー
バーエツチング、Alラインの断線等が多い。ま
た、電気的不良内容としては、素子耐圧の劣化、
増幅率の低下、リーク電流パスの発生等が多い。
には内部の回路特性をモニタリングするための外
部へ導かれているテスト用パツドが必要に応じて
設置されている。また、故障チツプの不良原因は
チツプが完成するまでの製造途中工程で発生する
素子形状の不完全性に基づくものが多く、電極取
出し用コンタクト窓の不完全なエツチングやオー
バーエツチング、Alラインの断線等が多い。ま
た、電気的不良内容としては、素子耐圧の劣化、
増幅率の低下、リーク電流パスの発生等が多い。
第１図はテスト用パツドが設置されている従来
のI2L回路の一例を示すブロツク構成図であり、
（1/2）n分周機能をもつ分周回路が示されている。
図においてFF1〜FFnはI2L構成の1/2分周用フリ
ツプフロツプであり、これら各フリツプフロツプ
は第２図に示すようにそれぞれ７個のI2L反転ゲ
ートによつて構成されている。又、抵抗R1，R2
およびトランジスタQ1は入力インターフエース
部を、抵抗R3とトランジスタQ2は出力インター
フエース部をそれぞれ構成し、Rinはその一端が
上記各フリツプフロツプFF1〜FFnにインジエク
タ電流を供給するインジエクタ共通線１に接続さ
れているインジエクタ電流設定用抵抗、２は入力
パツド、３は出力パツド、４は電源電圧（Vcc）
用の電源パツド、５はアース電位（GND）用の
アースパツド、６はテスト用パツドである。
のI2L回路の一例を示すブロツク構成図であり、
（1/2）n分周機能をもつ分周回路が示されている。
図においてFF1〜FFnはI2L構成の1/2分周用フリ
ツプフロツプであり、これら各フリツプフロツプ
は第２図に示すようにそれぞれ７個のI2L反転ゲ
ートによつて構成されている。又、抵抗R1，R2
およびトランジスタQ1は入力インターフエース
部を、抵抗R3とトランジスタQ2は出力インター
フエース部をそれぞれ構成し、Rinはその一端が
上記各フリツプフロツプFF1〜FFnにインジエク
タ電流を供給するインジエクタ共通線１に接続さ
れているインジエクタ電流設定用抵抗、２は入力
パツド、３は出力パツド、４は電源電圧（Vcc）
用の電源パツド、５はアース電位（GND）用の
アースパツド、６はテスト用パツドである。
このような構成でなる回路において、ウエーフ
ア状態での良品チツプの選別は入力パツド２及び
出力パツド３間の信号ラインの正常、異常チエツ
クの他に、電源パツド４及びアースパツド５間の
電流値をチエツクして消費電流の正常、異常チエ
ツクを行なう。さらに個々の素子、例えば抵抗
R1，R2が所定の抵抗値になつているか否か調べ
るために入力パツド２及びアースパツド５間の電
流値をチエツクする。もしチツプの中でフリツプ
フロツプが異常な場合、どのフリツプフロツプが
不良か見分けるためにテスト用パツド６を測定す
ればフリツプフロツプFF1が異常か否か見分ける
ことが出来る。しかしながら上記テスト用パツド
６での測定では第２図に示すように、どのI2L反
転ゲートが不良に見分けることは出来ず、フリツ
プフロツプFF1についてさらにチエツクを要す
る。また、テスト用パツドの数をふやして、各フ
リツプフロツプの接続点にパツドを設ければ不良
箇所の見分けは狭い範囲にしぼられるが、チツプ
の面積が増加し、ICの製造コストがアツプして
しまう。それゆえにテスト用パツドは不良解析手
段として有効な回路接続点に挿入すべきであり、
かつそのパツド数は必要最小限にとどめるべきで
ある。
ア状態での良品チツプの選別は入力パツド２及び
出力パツド３間の信号ラインの正常、異常チエツ
クの他に、電源パツド４及びアースパツド５間の
電流値をチエツクして消費電流の正常、異常チエ
ツクを行なう。さらに個々の素子、例えば抵抗
R1，R2が所定の抵抗値になつているか否か調べ
るために入力パツド２及びアースパツド５間の電
流値をチエツクする。もしチツプの中でフリツプ
フロツプが異常な場合、どのフリツプフロツプが
不良か見分けるためにテスト用パツド６を測定す
ればフリツプフロツプFF1が異常か否か見分ける
ことが出来る。しかしながら上記テスト用パツド
６での測定では第２図に示すように、どのI2L反
転ゲートが不良に見分けることは出来ず、フリツ
プフロツプFF1についてさらにチエツクを要す
る。また、テスト用パツドの数をふやして、各フ
リツプフロツプの接続点にパツドを設ければ不良
箇所の見分けは狭い範囲にしぼられるが、チツプ
の面積が増加し、ICの製造コストがアツプして
しまう。それゆえにテスト用パツドは不良解析手
段として有効な回路接続点に挿入すべきであり、
かつそのパツド数は必要最小限にとどめるべきで
ある。
ところで本発明者らはI2L・ICの不良解析から
以下の原因に基づく不良が多いことを知つた。す
なわち、不良に至るICチツプの多くは製造途中
の各工程での欠陥に由来するものが多く、次の
からが主な原因である。
以下の原因に基づく不良が多いことを知つた。す
なわち、不良に至るICチツプの多くは製造途中
の各工程での欠陥に由来するものが多く、次の
からが主な原因である。
各々の素子とAl配線とを接続する電極取出
しコンタクト部に生じるリーク電流パスの発
生。
しコンタクト部に生じるリーク電流パスの発
生。
コンタクト部とAl線の不完全接触によるコ
ンタクト抵抗の増大。
ンタクト抵抗の増大。
I2Lトランジスタの電流増巾率の低下。
Al配線の断線。
不純物拡散パターンの不完全な形状。
上記原因の中で、は配線パターンを100〜
10000倍に拡大して写真撮影を行なうことにより
原因を究明することができる。又、についても
顕微鏡観察により原因を確認することができ、い
ずれもその結果を製造工程の改良にフイードバツ
クさせることができる。一方、〜の不良はチ
ツプの外観検査からでは原因をつかめきれず電気
的検査により判断する。そのうち〜はコンタ
クト窓の形成不良による場合が多く、はおよ
びの原因によつてひきおこされるし、また、
Al配線のパターン形状不良によつて、Al配線に
おける電位降下が無視できなくなり不良に至らし
める場合もある。そこで〜の不良項目の中で
どの項目によつてチツプが不良になつているか解
明することが重要となる。
10000倍に拡大して写真撮影を行なうことにより
原因を究明することができる。又、についても
顕微鏡観察により原因を確認することができ、い
ずれもその結果を製造工程の改良にフイードバツ
クさせることができる。一方、〜の不良はチ
ツプの外観検査からでは原因をつかめきれず電気
的検査により判断する。そのうち〜はコンタ
クト窓の形成不良による場合が多く、はおよ
びの原因によつてひきおこされるし、また、
Al配線のパターン形状不良によつて、Al配線に
おける電位降下が無視できなくなり不良に至らし
める場合もある。そこで〜の不良項目の中で
どの項目によつてチツプが不良になつているか解
明することが重要となる。
第３図はI2Lにおける各ゲートの結線状態を示
すものである。図からわかるようにI2Lではそれ
ぞれのゲートのインジエクタ電流は電源パツド４
より抵抗Rinおよびインジエクタ共通線１を介し
各ゲートのインジエクタとしてのPNPトランジス
タＱIに供給されているのが一般的である。そし
てこのインジエクタ共通線１に接続されるコンタ
クト窓数はチツプ内のゲート数と同程度の数であ
り数千箇所存在する。従つて、このインジエクタ
共通線１の異常の有無を調べることによりチツプ
の良、不良および不良チツプ内の不良原因を推察
することが出来る。
すものである。図からわかるようにI2Lではそれ
ぞれのゲートのインジエクタ電流は電源パツド４
より抵抗Rinおよびインジエクタ共通線１を介し
各ゲートのインジエクタとしてのPNPトランジス
タＱIに供給されているのが一般的である。そし
てこのインジエクタ共通線１に接続されるコンタ
クト窓数はチツプ内のゲート数と同程度の数であ
り数千箇所存在する。従つて、このインジエクタ
共通線１の異常の有無を調べることによりチツプ
の良、不良および不良チツプ内の不良原因を推察
することが出来る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、チツプ
内の電気的プロービングテスト用パツドの引き出
し点を適切に選ぶことにより、チツプの良、不良
を高精度に判定することができるとともに、不良
の場合にその故障解析を容易に行なうことができ
る注入型半導体集積論理回路を提供することにあ
る。
たものであり、その目的とするところは、チツプ
内の電気的プロービングテスト用パツドの引き出
し点を適切に選ぶことにより、チツプの良、不良
を高精度に判定することができるとともに、不良
の場合にその故障解析を容易に行なうことができ
る注入型半導体集積論理回路を提供することにあ
る。
以下、図面を参照してこの発明の一実施例を説
明する。第４図はこの発明に係る注入型半導体集
積論理回路の一実施例を示すブロツク構成図であ
り、従来と同様に（1/2）n分周機能をもつ分周回
路が示されている。また、従来回路と対応する箇
所には同一符号を付し、その説明は省略する。
明する。第４図はこの発明に係る注入型半導体集
積論理回路の一実施例を示すブロツク構成図であ
り、従来と同様に（1/2）n分周機能をもつ分周回
路が示されている。また、従来回路と対応する箇
所には同一符号を付し、その説明は省略する。
第４図に示す実施例回路における従来回路との
相違点は、フリツプフロツプFF1〜FFnにインジ
エクタ電流を供給するためのインジエクタ共通線
１上の、抵抗Rinに近い側の一端から電気的プロ
ービングテスト用パツド７が引き出されている点
にある。
相違点は、フリツプフロツプFF1〜FFnにインジ
エクタ電流を供給するためのインジエクタ共通線
１上の、抵抗Rinに近い側の一端から電気的プロ
ービングテスト用パツド７が引き出されている点
にある。
このように構成された回路における電気的テス
トは次のように行なわれる。まず、テスト用パツ
ド７にプラス電位を、アースパツド５にアース電
位をそれぞれ印加することにより、インジエクタ
電流供給ライン系統にリーク電流パスが発生して
いるか否かテストが行なえる。すなわち、第３図
に示すように、インジエクタ用PNPトランジスタ
ＱIはすべて１本のインジエクタ共通線１に接続
されているために、数千ゲート以上の中で一つの
トランジスタＱIのエミツタ・ベース間にリーク
電流パスがあれば、テスト用パツド７とアースパ
ツド５との間に電流が流れる。したがつて、この
時にテスト用パツド７とアースパツド５との間の
電流の有無を検出すれば、インジエクタ電流供給
ライン系統にリーク電流パスが発生しているか否
かを識別することができる。リーク電流パスの発
生原因はインジエクタ用PNPトランジスタＱIの
エミツタコンタクト窓形成時のエツチングオーバ
ーに基づく不良が多いため、このテストによつて
チツプの良、不良を高精度に判定することができ
るとともに、不良の場合、その故障原因を容易に
認識することができる。
トは次のように行なわれる。まず、テスト用パツ
ド７にプラス電位を、アースパツド５にアース電
位をそれぞれ印加することにより、インジエクタ
電流供給ライン系統にリーク電流パスが発生して
いるか否かテストが行なえる。すなわち、第３図
に示すように、インジエクタ用PNPトランジスタ
ＱIはすべて１本のインジエクタ共通線１に接続
されているために、数千ゲート以上の中で一つの
トランジスタＱIのエミツタ・ベース間にリーク
電流パスがあれば、テスト用パツド７とアースパ
ツド５との間に電流が流れる。したがつて、この
時にテスト用パツド７とアースパツド５との間の
電流の有無を検出すれば、インジエクタ電流供給
ライン系統にリーク電流パスが発生しているか否
かを識別することができる。リーク電流パスの発
生原因はインジエクタ用PNPトランジスタＱIの
エミツタコンタクト窓形成時のエツチングオーバ
ーに基づく不良が多いため、このテストによつて
チツプの良、不良を高精度に判定することができ
るとともに、不良の場合、その故障原因を容易に
認識することができる。
このように上記実施例によれば、インジエクタ
共通線１から引き出されたテスト用パツド７を用
いてテストを行なうことにより、チツプの良、不
良の判定を高精度に行なうことができるととも
に、不良の場合の故障解析を容易に行なうことが
できる。たとえば、このリーク電流パスの有無の
テストを従来のように電源パツド４とアースパツ
ド５との間で行なうと、I2L・ICではフリツプフ
ロツプFF1〜FFnの他にインターフエース部回路
がVccとアース電位との間に並行的に入り込んで
いるため、不良原因の把握が広範囲に及んでしま
うことになる。
共通線１から引き出されたテスト用パツド７を用
いてテストを行なうことにより、チツプの良、不
良の判定を高精度に行なうことができるととも
に、不良の場合の故障解析を容易に行なうことが
できる。たとえば、このリーク電流パスの有無の
テストを従来のように電源パツド４とアースパツ
ド５との間で行なうと、I2L・ICではフリツプフ
ロツプFF1〜FFnの他にインターフエース部回路
がVccとアース電位との間に並行的に入り込んで
いるため、不良原因の把握が広範囲に及んでしま
うことになる。
第５図はこの発明の他の実施例のブロツク構成
図である。この実施例回路ではｎ個のフリツプフ
ロツプFF1，FF2とFF3〜FFnの二つのグループ
に分け、それぞれ別のインジエクタ共通線１ａ，
１ｂに接続し、さらにこの両インジエクタ共通線
１ａ，１ｂを異なる抵抗値のインジエクタ電流設
定用抵抗Rina，Rinbそれぞれを介して電源パツ
ド４に接続するようにしたものであり、フリツプ
フロツプFF1，FF2とフリツプフロツプFF3〜
FFnとの間で動作速度に差が出るように設計され
ている場合の回路である。そして上記の一方のイ
ンジエクタ共通線１ａ上の抵抗Rinaに近い側の
一端からテスト用パツド８が、また他方のインジ
エクタ共通線１ｂ上の抵抗Rinbに近い側の一端
からテスト用パツド９がおよび他端からテスト用
パツド１０がそれぞれ引き出されている。
図である。この実施例回路ではｎ個のフリツプフ
ロツプFF1，FF2とFF3〜FFnの二つのグループ
に分け、それぞれ別のインジエクタ共通線１ａ，
１ｂに接続し、さらにこの両インジエクタ共通線
１ａ，１ｂを異なる抵抗値のインジエクタ電流設
定用抵抗Rina，Rinbそれぞれを介して電源パツ
ド４に接続するようにしたものであり、フリツプ
フロツプFF1，FF2とフリツプフロツプFF3〜
FFnとの間で動作速度に差が出るように設計され
ている場合の回路である。そして上記の一方のイ
ンジエクタ共通線１ａ上の抵抗Rinaに近い側の
一端からテスト用パツド８が、また他方のインジ
エクタ共通線１ｂ上の抵抗Rinbに近い側の一端
からテスト用パツド９がおよび他端からテスト用
パツド１０がそれぞれ引き出されている。
インジエクタ共通線系統のAl配線幅が異常に
細くできあがつた場合や極部的に非常に細くなつ
てしまつた場合には、Al配線自体の電位降下を
無視することができない。このような場合には
個々のI2Lのゲートに供給されるインジエクタ電
流が不足し、その為、電流増幅率の小さいバイア
ス設定範囲でトランジスタを駆動させることにな
る。この結果、I2Lの動作速度の低下をひきおこ
し、機能不良に至らしめる。それゆえにインジエ
クタ共通線自体のテストも不良解析においては重
要である。そこでこの実施例回路では、比較的配
線長の長い一方のインジエクタ共通線１ｂの両端
から引き出された二つのテスト用パツド９，１０
間に所定の電流を流し、この間での電位降下を確
認することによつてインジエクタ共通線１ｂの形
成状態を把握することができる。この結果、トラ
ンジスタの電流増幅率の良、不良を判定すること
ができる。
細くできあがつた場合や極部的に非常に細くなつ
てしまつた場合には、Al配線自体の電位降下を
無視することができない。このような場合には
個々のI2Lのゲートに供給されるインジエクタ電
流が不足し、その為、電流増幅率の小さいバイア
ス設定範囲でトランジスタを駆動させることにな
る。この結果、I2Lの動作速度の低下をひきおこ
し、機能不良に至らしめる。それゆえにインジエ
クタ共通線自体のテストも不良解析においては重
要である。そこでこの実施例回路では、比較的配
線長の長い一方のインジエクタ共通線１ｂの両端
から引き出された二つのテスト用パツド９，１０
間に所定の電流を流し、この間での電位降下を確
認することによつてインジエクタ共通線１ｂの形
成状態を把握することができる。この結果、トラ
ンジスタの電流増幅率の良、不良を判定すること
ができる。
また、この実施例回路でもテスト用パツド８と
９あるいは１０を用いることにより、上記実施例
と同様にリーク電流パスの有無のテストを行なう
こともできる。
９あるいは１０を用いることにより、上記実施例
と同様にリーク電流パスの有無のテストを行なう
こともできる。
そして、第４図および第５図に示す実施例回路
において、テスト用パツド７〜１０の大きさは他
の入力パツド、出力パツド等と異なり、必ずしも
ワイヤーをボンデイングするための大きさにする
必要はなく、たとえば10μｍ×10μｍから100μ
ｍ×100μｍぐらいの範囲の大きさが適当であ
る。
において、テスト用パツド７〜１０の大きさは他
の入力パツド、出力パツド等と異なり、必ずしも
ワイヤーをボンデイングするための大きさにする
必要はなく、たとえば10μｍ×10μｍから100μ
ｍ×100μｍぐらいの範囲の大きさが適当であ
る。
なお、この発明は上記した実施例に限定される
ものではなく、たとえばI2L回路として分周回路
の場合について説明したが、これはどのような論
理回路であつても実施可能である。
ものではなく、たとえばI2L回路として分周回路
の場合について説明したが、これはどのような論
理回路であつても実施可能である。
以上、説明したように、この発明によればチツ
プの良、不良を高精度に判定することができると
ともに、不良の場合にその故障解析を容易に行な
うことができる注入型半導体集積論理回路を提供
することができる。
プの良、不良を高精度に判定することができると
ともに、不良の場合にその故障解析を容易に行な
うことができる注入型半導体集積論理回路を提供
することができる。
第１図は従来のI2L回路のブロツク構成図、第
２図はその一部の具体的な構成図、第３図は一つ
のI2Lゲートの結線状態図、第４図はこの発明の
一実施例のブロツク構成図、第５図はこの発明の
他の実施例のブロツク構成図である。 FF1〜FFn……フリツプフロツプ、１……イン
ジエクタ共通線、２……入力パツド、３……出力
パツド、４……電源パツド、５……アースパツ
ド、６〜１０……テスト用パツド。
２図はその一部の具体的な構成図、第３図は一つ
のI2Lゲートの結線状態図、第４図はこの発明の
一実施例のブロツク構成図、第５図はこの発明の
他の実施例のブロツク構成図である。 FF1〜FFn……フリツプフロツプ、１……イン
ジエクタ共通線、２……入力パツド、３……出力
パツド、４……電源パツド、５……アースパツ
ド、６〜１０……テスト用パツド。
Claims (1)
- １ 複数の注入型集積論理ゲートと、上記各ゲー
トのインジエクタが共通接続されるインジエクタ
共通線と、このインジエクタ共通線上の任意の一
点あるいはそれ以上の点から引き出される電気的
プロービングテスト用のパツドとを具備したこと
を特徴とする注入型半導体集積論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039236A JPS57153464A (en) | 1981-03-18 | 1981-03-18 | Injection type semiconductor integrated logic circuit |
| US06/349,207 US4489247A (en) | 1981-03-18 | 1982-02-17 | Integrated injection logic circuit with test pads on injector common line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039236A JPS57153464A (en) | 1981-03-18 | 1981-03-18 | Injection type semiconductor integrated logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153464A JPS57153464A (en) | 1982-09-22 |
| JPS626345B2 true JPS626345B2 (ja) | 1987-02-10 |
Family
ID=12547488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039236A Granted JPS57153464A (en) | 1981-03-18 | 1981-03-18 | Injection type semiconductor integrated logic circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4489247A (ja) |
| JP (1) | JPS57153464A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145565A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 半導体装置 |
| US4549101A (en) * | 1983-12-01 | 1985-10-22 | Motorola, Inc. | Circuit for generating test equalization pulse |
| US5049767A (en) * | 1989-05-01 | 1991-09-17 | Honeywell Inc. | Shared inverter outputs delay system |
| IT1285299B1 (it) * | 1996-03-06 | 1998-06-03 | Cselt Centro Studi Lab Telecom | Sonda per dispositivi attuatori di guasto |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781683A (en) * | 1971-03-30 | 1973-12-25 | Ibm | Test circuit configuration for integrated semiconductor circuits and a test system containing said configuration |
| US3746973A (en) * | 1972-05-05 | 1973-07-17 | Ibm | Testing of metallization networks on insulative substrates supporting semiconductor chips |
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| US4178584A (en) * | 1978-01-23 | 1979-12-11 | Motorola, Inc. | Integrated injection logic digital-to-analog converter employing feedback regulation and method |
| US4348600A (en) * | 1978-02-14 | 1982-09-07 | Motorola, Inc. | Controlled current source for I2 L to analog interfaces |
| US4413271A (en) * | 1981-03-30 | 1983-11-01 | Sprague Electric Company | Integrated circuit including test portion and method for making |
-
1981
- 1981-03-18 JP JP56039236A patent/JPS57153464A/ja active Granted
-
1982
- 1982-02-17 US US06/349,207 patent/US4489247A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153464A (en) | 1982-09-22 |
| US4489247A (en) | 1984-12-18 |
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