JP3195800B2 - 半導体素子試験システム及び半導体素子試験方法 - Google Patents
半導体素子試験システム及び半導体素子試験方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、測定および試験装置に
関し、特にイン・サーキット（ｉｎ−ｃｉｒｃｕｉｔ
ｔｅｓｔｉｎｇ ｄｅｖｉｃｅ）に関するものである。
より詳細には、本発明は、集積回路とプリント回路（Ｐ
Ｃ）基板間の接続におけるイン・サーキット試験に関す
る。
関し、特にイン・サーキット（ｉｎ−ｃｉｒｃｕｉｔ
ｔｅｓｔｉｎｇ ｄｅｖｉｃｅ）に関するものである。
より詳細には、本発明は、集積回路とプリント回路（Ｐ
Ｃ）基板間の接続におけるイン・サーキット試験に関す
る。
【０００２】
【従来技術とその問題点】電子素子およびプリント回路
基板は、構成素子をプリント回路基板上にはんだ付けし
た後で試験しなければならない。構成素子およびプリン
ト回路基板を試験するために、機能試験、イン・サーキ
ット試験、および製造欠陥アナライザなどの幾つかの種
々のアプローチが開発されている。
基板は、構成素子をプリント回路基板上にはんだ付けし
た後で試験しなければならない。構成素子およびプリン
ト回路基板を試験するために、機能試験、イン・サーキ
ット試験、および製造欠陥アナライザなどの幾つかの種
々のアプローチが開発されている。
【０００３】機能試験では、すべての構成素子が回路基
板上に存在し正しく作動することを確認するために、予
め定められた入力信号を印加し、ＰＣ基板の出力をモニ
ターする手順を用いている。機能試験では、ＰＣ基板が
正しく機能していることを確認するための方法をもたら
すが、基板上の個々の構成素子の機能に関する情報はほ
とんどまたは全く与えない。入力データを注意深く選び
出力結果を分析することにより、基板上の機能していな
い構成素子の位置についての限られた情報を与えるため
に、複雑なプログラミング手法が用いられている。該シ
ステムは、複雑であり、実施するにはしばしば高価であ
り、機能不全の構成素子の配置により一般にあいまいな
情報しか得られない。
板上に存在し正しく作動することを確認するために、予
め定められた入力信号を印加し、ＰＣ基板の出力をモニ
ターする手順を用いている。機能試験では、ＰＣ基板が
正しく機能していることを確認するための方法をもたら
すが、基板上の個々の構成素子の機能に関する情報はほ
とんどまたは全く与えない。入力データを注意深く選び
出力結果を分析することにより、基板上の機能していな
い構成素子の位置についての限られた情報を与えるため
に、複雑なプログラミング手法が用いられている。該シ
ステムは、複雑であり、実施するにはしばしば高価であ
り、機能不全の構成素子の配置により一般にあいまいな
情報しか得られない。
【０００４】機能試験の限界により、プリント回路基板
上の構成素子を個別に試験して正しく作動するかどうか
を確認するために、イン・サーキット技術を用いてい
る。このプロセスでは、「ベッド・オブ・ネイル（ｂｅ
ｄ ｏｆ ｎａｉｌｓ）」テスタを用いて、各構成素子
にアクセスし、個別にこれら素子試験する。このように
して、回路基板全体が廃棄になることを防ぐために、非
機能素子を識別して交換することができる。このプロセ
スは、回路内構成素子が既知で容易に試験すめことので
きる単純な構成素子に対して有効である。試験する構成
素子が極めて複雑である場合、もしくは、回路内構成素
子が未知である場合には、イン・サーキット試験は満足
のゆく結果を得ることはできないことがある。
上の構成素子を個別に試験して正しく作動するかどうか
を確認するために、イン・サーキット技術を用いてい
る。このプロセスでは、「ベッド・オブ・ネイル（ｂｅ
ｄ ｏｆ ｎａｉｌｓ）」テスタを用いて、各構成素子
にアクセスし、個別にこれら素子試験する。このように
して、回路基板全体が廃棄になることを防ぐために、非
機能素子を識別して交換することができる。このプロセ
スは、回路内構成素子が既知で容易に試験すめことので
きる単純な構成素子に対して有効である。試験する構成
素子が極めて複雑である場合、もしくは、回路内構成素
子が未知である場合には、イン・サーキット試験は満足
のゆく結果を得ることはできないことがある。
【０００５】製造欠陥アナライザは、さらに簡単な試験
を行い、実施するのにさほど高価でない、別の種類の試
験装置である。このような装置は、プリント回路基板上
の短絡、集積回路の欠落、屈曲した構成素子ピンなどの
製造上の欠陥を診断するために設計されている。これら
装置は、短絡および全体的なアナログ故障を見つけると
いうかなり優れた作業を行うが、基板のデジタル部を試
験する際には限界がある。
を行い、実施するのにさほど高価でない、別の種類の試
験装置である。このような装置は、プリント回路基板上
の短絡、集積回路の欠落、屈曲した構成素子ピンなどの
製造上の欠陥を診断するために設計されている。これら
装置は、短絡および全体的なアナログ故障を見つけると
いうかなり優れた作業を行うが、基板のデジタル部を試
験する際には限界がある。
【０００６】 すべてのプリント回路基板で試験しなけ
ればならない１つの非常に重要で潜在的な問題は、各構
成素子のすべてのピンが回路基板にはんだ付けされてい
るかどうかということである。特定のピンに対して行わ
れる機能を機能試験において充分に試験されない場合
に、機能試験は該特定ピンがはんだ付けされていないの
を見逃すことがある。この種の欠陥を試験することは、
アプリケーション特定集積回路（ＡＳＩＣｓ）など、回
路内構成素子が未知である場合には特に困難である。非
常に多くのＡＳＩＣｓおよびこれら装置の複雑性によ
り、この特定構成素子を分離するには、イン・サーキッ
ト試験または機能試験の設計はしばしば実現不能であ
る。
ればならない１つの非常に重要で潜在的な問題は、各構
成素子のすべてのピンが回路基板にはんだ付けされてい
るかどうかということである。特定のピンに対して行わ
れる機能を機能試験において充分に試験されない場合
に、機能試験は該特定ピンがはんだ付けされていないの
を見逃すことがある。この種の欠陥を試験することは、
アプリケーション特定集積回路（ＡＳＩＣｓ）など、回
路内構成素子が未知である場合には特に困難である。非
常に多くのＡＳＩＣｓおよびこれら装置の複雑性によ
り、この特定構成素子を分離するには、イン・サーキッ
ト試験または機能試験の設計はしばしば実現不能であ
る。
【０００７】米国特許４，７７９，０４１号に記載され
たデバイスは、前述の問題を解決することを試みてい
る。このデバイスおよび試験方法では、一般回路内デバ
イスは、共通の抵抗器を有する１組のダイオードで設計
されている。この抵抗器は、デバイス構成素子とデバイ
スの外部接地ピンとの間のワイヤにより作られている。
定電流源を用いて、ダイオードの１つに電流を通し、該
ダイオードに正バイアスをかけている。次に、他方のダ
イオードに大きな電流パルスを印加する。大きな電流パ
ルスは、共通の抵抗器の両端で電圧降下を生じさせ、こ
の電圧降下を測定することにより３個のピンすべてが接
続されているかどうかを確かめることができる。しか
し、このようなデバイスには、いくつかの制限がある。
共通抵抗器の値が小さいので、容易に認知される電圧降
下を測定するためには大きな電流パルスが必要である。
また、ピンに接続した隣接デバイスに電流が流れるの
で、共通抵抗器を通る電流が少なくなる。加えて、試験
すべきデバイスを接地するために幾つかのピンを接続す
ると、これらのすべてのピンの抵抗は共通抵抗器と並列
に置かれるので、測定可能な電圧値を再び減少させる。
たデバイスは、前述の問題を解決することを試みてい
る。このデバイスおよび試験方法では、一般回路内デバ
イスは、共通の抵抗器を有する１組のダイオードで設計
されている。この抵抗器は、デバイス構成素子とデバイ
スの外部接地ピンとの間のワイヤにより作られている。
定電流源を用いて、ダイオードの１つに電流を通し、該
ダイオードに正バイアスをかけている。次に、他方のダ
イオードに大きな電流パルスを印加する。大きな電流パ
ルスは、共通の抵抗器の両端で電圧降下を生じさせ、こ
の電圧降下を測定することにより３個のピンすべてが接
続されているかどうかを確かめることができる。しか
し、このようなデバイスには、いくつかの制限がある。
共通抵抗器の値が小さいので、容易に認知される電圧降
下を測定するためには大きな電流パルスが必要である。
また、ピンに接続した隣接デバイスに電流が流れるの
で、共通抵抗器を通る電流が少なくなる。加えて、試験
すべきデバイスを接地するために幾つかのピンを接続す
ると、これらのすべてのピンの抵抗は共通抵抗器と並列
に置かれるので、測定可能な電圧値を再び減少させる。
【０００８】したがって、構成素子のすべてのピンが回
路基板にはんだ付けされているかどうかを測定するため
の装置および方法に対する技術的な必要性がある。さら
に、構成素子に含まれる回路に依存しないような装置お
よび方法に対する技術的な必要性もある。さらにまた、
測定するピンと付随する接地ピンの間の共通抵抗器に依
存しないような装置および方法に対する必要性もある。
また、ピンに接続した隣接装置にそれほど感応しないよ
うな装置および方法に対する必要もある。
路基板にはんだ付けされているかどうかを測定するため
の装置および方法に対する技術的な必要性がある。さら
に、構成素子に含まれる回路に依存しないような装置お
よび方法に対する技術的な必要性もある。さらにまた、
測定するピンと付随する接地ピンの間の共通抵抗器に依
存しないような装置および方法に対する必要性もある。
また、ピンに接続した隣接装置にそれほど感応しないよ
うな装置および方法に対する必要もある。
【０００９】
【発明の目的】本発明の目的は上述の問題を解消し、構
成素子のピンとプリント回路基板との接続を試験するた
めの装置および方法を提供することにある。
成素子のピンとプリント回路基板との接続を試験するた
めの装置および方法を提供することにある。
【００１０】本発明の他の目的は、構成素子をその内部
に備える回路に依存しない装置および方法を提供するこ
とにある。
に備える回路に依存しない装置および方法を提供するこ
とにある。
【００１１】本発明のさらに別の目的は、被試験のピン
のファン・アウト（ｆａｎ−ｏｕｔ）に感応しない装置
および方法を提供することにある。
のファン・アウト（ｆａｎ−ｏｕｔ）に感応しない装置
および方法を提供することにある。
【００１２】本発明のさらに別の目的は、被試験構成素
子の接地ピンの数に依存しない装置および方法を提供す
ることにある。
子の接地ピンの数に依存しない装置および方法を提供す
ることにある。
【００１３】
【発明の概要】 本発明の上述のおよび他の目的は、半
導体素子が存在しプリント回路基板に正しく接続されて
いるかどうかを確かめるための装置および方法を得るこ
とによって、従来技術の短所および制約を克服するシス
テムにおいて達成される。本発明は、バイポーラ半導体
素子および金属酸化膜半導体（ＭＯＳ）素子に対する接
地ピンだけでなく入力および出力コネクタ・ピンがプリ
ント回路基板上の回路と導電的に接続しているかどう
か、および半導体を通してコネクタ・ピンと接地ピンの
間に正しい導電経路が存在するかどうかを確認する。
導体素子が存在しプリント回路基板に正しく接続されて
いるかどうかを確かめるための装置および方法を得るこ
とによって、従来技術の短所および制約を克服するシス
テムにおいて達成される。本発明は、バイポーラ半導体
素子および金属酸化膜半導体（ＭＯＳ）素子に対する接
地ピンだけでなく入力および出力コネクタ・ピンがプリ
ント回路基板上の回路と導電的に接続しているかどう
か、および半導体を通してコネクタ・ピンと接地ピンの
間に正しい導電経路が存在するかどうかを確認する。
【００１４】 本発明では、集積回路の２つのピンの間
の半導体材料は、ベースが構成素子の半導体基板ピンに
直接接続したラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）とみることができる。基板
は、典型的には、デジタル素子で接地ピンに接続され、
アナログ素子で最も大きな負電圧の供給源へコンタクト
・ピンを介して接続される。演算増幅器およびフィード
バック・ネットワークにより供給される定電圧源は、試
験中の構成素子の第１ピンに印加される。回路が安定し
た後で、この第１ピンに流れる電流を測定する。電流源
が、次に、デバイスの第２のピン、一般的には隣接ピン
に接続され、電流パルスを第２ピンに印加する。それに
接続する電圧源を備える第１ピンは、ラテラル・トラン
ジスタのコレクタとして作用し、それに接続する電流源
を有する第２ピンは、ラテラル・トランジスタに対して
エミッタとして作用する。したがって、電流パルスが第
２ピンに印加されると、第１ピンの電流をモニタし、対
応する電流パルスを第１ピン上で検出したならば、構成
素子の接地ピンだけでなく第１および第２ピンが正しく
プリント回路基板と接続していることを示す。
の半導体材料は、ベースが構成素子の半導体基板ピンに
直接接続したラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）とみることができる。基板
は、典型的には、デジタル素子で接地ピンに接続され、
アナログ素子で最も大きな負電圧の供給源へコンタクト
・ピンを介して接続される。演算増幅器およびフィード
バック・ネットワークにより供給される定電圧源は、試
験中の構成素子の第１ピンに印加される。回路が安定し
た後で、この第１ピンに流れる電流を測定する。電流源
が、次に、デバイスの第２のピン、一般的には隣接ピン
に接続され、電流パルスを第２ピンに印加する。それに
接続する電圧源を備える第１ピンは、ラテラル・トラン
ジスタのコレクタとして作用し、それに接続する電流源
を有する第２ピンは、ラテラル・トランジスタに対して
エミッタとして作用する。したがって、電流パルスが第
２ピンに印加されると、第１ピンの電流をモニタし、対
応する電流パルスを第１ピン上で検出したならば、構成
素子の接地ピンだけでなく第１および第２ピンが正しく
プリント回路基板と接続していることを示す。
【００１５】典型的には、上述の第１ピンに印加した電
圧は、演算増幅器の反転入力端子により与えられ、この
演算増幅器は、演算増幅器の出力端子からこの同じ反転
入力ピンに接続するフィードバック抵抗器を有する。演
算増幅器の非反転入力端子は、電圧源と接続する。演算
増幅器の特性により、反転入力端子は、非反転入力端子
と同じ電圧レベルに維持される。したがって、この定電
圧は、被試験デバイス（ＤＵＴ）のコレクタ・ピンに供
給される。演算増幅器のフィードバック抵抗器の両端電
圧を測定することにより、ＤＵＴのピンに流れる電流を
測定することができる。電流パルスをＤＵＴの第２ピン
に印加すると、演算増幅器のフィードバック抵抗器の両
端電圧は、ＤＵＴに付加的電流が流れるかどうかを示
し、したがってＤＵＴがプリント回路基板に接続してい
るかどうかを示す。
圧は、演算増幅器の反転入力端子により与えられ、この
演算増幅器は、演算増幅器の出力端子からこの同じ反転
入力ピンに接続するフィードバック抵抗器を有する。演
算増幅器の非反転入力端子は、電圧源と接続する。演算
増幅器の特性により、反転入力端子は、非反転入力端子
と同じ電圧レベルに維持される。したがって、この定電
圧は、被試験デバイス（ＤＵＴ）のコレクタ・ピンに供
給される。演算増幅器のフィードバック抵抗器の両端電
圧を測定することにより、ＤＵＴのピンに流れる電流を
測定することができる。電流パルスをＤＵＴの第２ピン
に印加すると、演算増幅器のフィードバック抵抗器の両
端電圧は、ＤＵＴに付加的電流が流れるかどうかを示
し、したがってＤＵＴがプリント回路基板に接続してい
るかどうかを示す。
【００１６】他の実施例では、負電圧源を第２ピンに供
給し、ラテラル・トランジスタのエミッタからの電流の
流れを引き起こす。
給し、ラテラル・トランジスタのエミッタからの電流の
流れを引き起こす。
【００１７】本発明の利点は、ＴＴＬなどのデジタル素
子のための製造欠陥アナライザに等価な、簡単で安価な
システムを得ることができる。本発明は、ＤＵＴ内の回
路特性に依存せず、隣接デバイスおよびＤＵＴにおける
ピンのファン・アウト等に対して、他の方法よりも感応
性が少ない。本発明は、また、ＤＵＴの接地ピンの数に
対して、他の方法よりもそれほど左右されない。
子のための製造欠陥アナライザに等価な、簡単で安価な
システムを得ることができる。本発明は、ＤＵＴ内の回
路特性に依存せず、隣接デバイスおよびＤＵＴにおける
ピンのファン・アウト等に対して、他の方法よりも感応
性が少ない。本発明は、また、ＤＵＴの接地ピンの数に
対して、他の方法よりもそれほど左右されない。
【００１８】
【発明の実施例】本発明を実施するための現在のところ
最適であると考えられる実施例を以下に詳述する。この
説明は、発明の全般的な説明を述べるためだけのもので
あり、本発明を限定するものではない。
最適であると考えられる実施例を以下に詳述する。この
説明は、発明の全般的な説明を述べるためだけのもので
あり、本発明を限定するものではない。
【００１９】図１は、本発明に係る装置を実施する全体
的な概略を示すものである。図１では、プリント回路基
板１０は、プリント回路基板１０上に回路を形成する、
多数の導体１４を通り素子のリード線により接続された
複数のアナログおよびデジタル素子１２を有する。テス
ト・ベッド（ｔｅｓｔ ｂｅｄ）１６は、予め決めた位
置にある導体１４と接触してテスト信号を印加し、プリ
ント回路基板１０内の予め決めた位置における応答を検
出するように機能する複数のコネクタ・ピン１８を備え
ている。導体２０は、テスト・ベッド・ピン１８をテス
ト・システム２２に接続させる。テスト・システム２２
には、必要な信号発生器および信号処理機器が含まれて
おり、本発明のオペレーション（動作）および分析を行
い、ディスプレイ装置２４に表示内容を供給し、プリン
ト回路基板１０の回路内に存在する欠陥を表示する。
的な概略を示すものである。図１では、プリント回路基
板１０は、プリント回路基板１０上に回路を形成する、
多数の導体１４を通り素子のリード線により接続された
複数のアナログおよびデジタル素子１２を有する。テス
ト・ベッド（ｔｅｓｔ ｂｅｄ）１６は、予め決めた位
置にある導体１４と接触してテスト信号を印加し、プリ
ント回路基板１０内の予め決めた位置における応答を検
出するように機能する複数のコネクタ・ピン１８を備え
ている。導体２０は、テスト・ベッド・ピン１８をテス
ト・システム２２に接続させる。テスト・システム２２
には、必要な信号発生器および信号処理機器が含まれて
おり、本発明のオペレーション（動作）および分析を行
い、ディスプレイ装置２４に表示内容を供給し、プリン
ト回路基板１０の回路内に存在する欠陥を表示する。
【００２０】図２は、代表的な従来技術の集積回路構成
素子内のＳｃｈｏｔｔｋｙ ＴＴＬ回路の部分回路図で
ある。図２に示す回路は、ＴＴＬまたはＣＭＯＳなどの
ＭＯＳ素子で実施することができる。図２に示す回路は
ＣＭＯＳ回路においてはわずかに異なって実施され少し
異なって機能することはあるが、全体の構成および機能
能力は一般にＴＴＬの実施と同じである。したがって、
本発明は、ＣＭＯＳ構成素子に対して用いる場合、わず
かな変更が生じる。
素子内のＳｃｈｏｔｔｋｙ ＴＴＬ回路の部分回路図で
ある。図２に示す回路は、ＴＴＬまたはＣＭＯＳなどの
ＭＯＳ素子で実施することができる。図２に示す回路は
ＣＭＯＳ回路においてはわずかに異なって実施され少し
異なって機能することはあるが、全体の構成および機能
能力は一般にＴＴＬの実施と同じである。したがって、
本発明は、ＣＭＯＳ構成素子に対して用いる場合、わず
かな変更が生じる。
【００２１】図２では、第２図のＴＴＬ回路の入力端子
２６は、トランジスタ２８および保護ダイオード３０に
接続する。抵抗器３２は、ＶＣＣ入力端子３４およびト
ランジスタ２８のベース・リード線に接続する。出力端
子３６は、トランジスタ４０のコレクタに接続する。
２６は、トランジスタ２８および保護ダイオード３０に
接続する。抵抗器３２は、ＶＣＣ入力端子３４およびト
ランジスタ２８のベース・リード線に接続する。出力端
子３６は、トランジスタ４０のコレクタに接続する。
【００２２】図３は、図２の２つの構成素子の断面図で
ある。図３では、破線４２は、図２のトランジスタ２８
および保護ダイオード３０を形成する領域を包囲してい
る。破線４４は、図２のトランジスタ４０を形成する領
域を包囲している。寄生ラテラルＮＰＮトランジスタ
（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ＮＰＮ ｔｒ
ａｎｓｉｓｔｏｒ）は、コレクタまたはエミッタとして
作用することのできる保護ダイオード３０のカソード４
６、ベースとして作用する基板４８およびコレクタまた
はエミッタとして作用する出力トランジタ４０のコレク
タ５０により構成される。このように形成さた寄生ラテ
ラル・トランジスタは、ベータ（β）が一般に０．０１
の非常に乏しい特性であるが、本発明の試験機能を行う
ことができる。このようにしてすべての集積回路では多
様なラテラル・トランジスタが形成されるので、本発明
は、集積回路の大部分の入力および出力ピンへの接続を
試験するために用いることができる。
ある。図３では、破線４２は、図２のトランジスタ２８
および保護ダイオード３０を形成する領域を包囲してい
る。破線４４は、図２のトランジスタ４０を形成する領
域を包囲している。寄生ラテラルＮＰＮトランジスタ
（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ＮＰＮ ｔｒ
ａｎｓｉｓｔｏｒ）は、コレクタまたはエミッタとして
作用することのできる保護ダイオード３０のカソード４
６、ベースとして作用する基板４８およびコレクタまた
はエミッタとして作用する出力トランジタ４０のコレク
タ５０により構成される。このように形成さた寄生ラテ
ラル・トランジスタは、ベータ（β）が一般に０．０１
の非常に乏しい特性であるが、本発明の試験機能を行う
ことができる。このようにしてすべての集積回路では多
様なラテラル・トランジスタが形成されるので、本発明
は、集積回路の大部分の入力および出力ピンへの接続を
試験するために用いることができる。
【００２３】図４に、本発明を示す。図４では、被試験
集積回路デバイス（ＤＵＴ）１００は、接地ピン１０２
および１組のテスト・ピン１０４、１０６を有する。ピ
ン１０２、１０４、１０６の夫々は、集積回路の多数ピ
ンと接続することができる。演算増幅器（ｏｐ ａｍ
ｐ）１０８は非反転入力端子１１０を備え、非反転入力
端子１１０に定電圧を供給するためのバッテリーまたは
他の定電圧源１１２と接続している。フィードバック抵
抗器１１４は、演算増幅器の出力端子１１６と反転入力
端子１１８間で接続する。反転入力端子１１８は、被試
験デバイス１００のテスト・ピン１０６にも接続する。
被試験デバイスの他方のピン１０４は、電流源１２０と
接続する。演算増幅器１０８は、反転入力端子１１８
に、非反転入力端子１１０と同じ電圧を維持する。電圧
は、ラテラル・トランジスタのコレクターベース接合に
逆バイアスをかけるのに十分でなければならず、一般に
０．２ボルトである。
集積回路デバイス（ＤＵＴ）１００は、接地ピン１０２
および１組のテスト・ピン１０４、１０６を有する。ピ
ン１０２、１０４、１０６の夫々は、集積回路の多数ピ
ンと接続することができる。演算増幅器（ｏｐ ａｍ
ｐ）１０８は非反転入力端子１１０を備え、非反転入力
端子１１０に定電圧を供給するためのバッテリーまたは
他の定電圧源１１２と接続している。フィードバック抵
抗器１１４は、演算増幅器の出力端子１１６と反転入力
端子１１８間で接続する。反転入力端子１１８は、被試
験デバイス１００のテスト・ピン１０６にも接続する。
被試験デバイスの他方のピン１０４は、電流源１２０と
接続する。演算増幅器１０８は、反転入力端子１１８
に、非反転入力端子１１０と同じ電圧を維持する。電圧
は、ラテラル・トランジスタのコレクターベース接合に
逆バイアスをかけるのに十分でなければならず、一般に
０．２ボルトである。
【００２４】図４に示すように回路を接続すると、テス
ト・ピン１０６上の電圧は演算増幅器１０８の反転入力
端子１１８の電圧まで上昇し、ピン１０６を通り被試験
デバイス１００に流れる電流の量は、出力端子１２２お
よび１２４においてフィードバック抵抗器１１４の両端
電圧を測定することにより測定することができる。回路
が安定状態になると、電流源１２０により電流パルスが
ピン１０４に供給される。電流パルスがピン１０４に印
加されると同時に出力端子１２２、１２４をモニタし、
出力端子１２２、１２４における電圧の測定より抵抗器
１１４にも電流パルスが認められる場合には、ピン１０
６、１０４、１０２はすべてプリント回路基板に接続さ
れていなければならない。
ト・ピン１０６上の電圧は演算増幅器１０８の反転入力
端子１１８の電圧まで上昇し、ピン１０６を通り被試験
デバイス１００に流れる電流の量は、出力端子１２２お
よび１２４においてフィードバック抵抗器１１４の両端
電圧を測定することにより測定することができる。回路
が安定状態になると、電流源１２０により電流パルスが
ピン１０４に供給される。電流パルスがピン１０４に印
加されると同時に出力端子１２２、１２４をモニタし、
出力端子１２２、１２４における電圧の測定より抵抗器
１１４にも電流パルスが認められる場合には、ピン１０
６、１０４、１０２はすべてプリント回路基板に接続さ
れていなければならない。
【００２５】しかし、典型的には、被試験デバイス１０
０上のピン１０４、１０６は互いに隣接しているが、こ
の２つのピンは集積回路内の同じ基板に接続している限
りシステムは作動する。被試験集積回路に多数の基板を
含み、被試験ピンが異なる基板上にあるならば、基板内
にラテラル・トランジスタは形成されず、システムは正
しく作動しない。ラテラル・トランジスタ１００は、被
試験デバイス内で意図的に形成させるものではなく、保
護ダイオードおよび寄生ダイオードにより形成するの
で、システムは、被試験デバイス内に含まれる実際の回
路に依存しない。フィードバック抵抗器１１４の両端に
おいて測定する電流は接地ピン１０２を通らないので、
被試験デバイス１００に存在する実際の接地ピンの数
は、システムの動作に実質的な影響を及ぼさない。ま
た、電流は、ピン１０４および１０６の間のラテラル・
トランジスタを通るように制限されるので、内部回路の
ファン・アウトは本システムの動作にほとんど影響を及
ぼさない。
０上のピン１０４、１０６は互いに隣接しているが、こ
の２つのピンは集積回路内の同じ基板に接続している限
りシステムは作動する。被試験集積回路に多数の基板を
含み、被試験ピンが異なる基板上にあるならば、基板内
にラテラル・トランジスタは形成されず、システムは正
しく作動しない。ラテラル・トランジスタ１００は、被
試験デバイス内で意図的に形成させるものではなく、保
護ダイオードおよび寄生ダイオードにより形成するの
で、システムは、被試験デバイス内に含まれる実際の回
路に依存しない。フィードバック抵抗器１１４の両端に
おいて測定する電流は接地ピン１０２を通らないので、
被試験デバイス１００に存在する実際の接地ピンの数
は、システムの動作に実質的な影響を及ぼさない。ま
た、電流は、ピン１０４および１０６の間のラテラル・
トランジスタを通るように制限されるので、内部回路の
ファン・アウトは本システムの動作にほとんど影響を及
ぼさない。
【００２６】ある種の回路、典型時にはＣＭＯＳでは、
ＶＣＣと被試験デバイスの接地との間に付加的な調整電
源を接地しなければならない。この電源は、回路の正し
い動作のためには、一般に−０．３ボルトに設定する。
ＶＣＣと被試験デバイスの接地との間に付加的な調整電
源を接地しなければならない。この電源は、回路の正し
い動作のためには、一般に−０．３ボルトに設定する。
【００２７】本発明の他の実施例では、電流源１２０を
負電圧源に置き換える。この負電圧源は、ＮＰＮラテラ
ル・トランジスタに電流パルスを供給するように作用す
る。
負電圧源に置き換える。この負電圧源は、ＮＰＮラテラ
ル・トランジスタに電流パルスを供給するように作用す
る。
【００２８】図５は、本発明の一実施例の動作を説明す
るフローチャートである。図５ではエントリ後のブロッ
ク１５０では、被試験デバイス（ＤＵＴ）上で試験する
ピンを選択する。ブロック１５２では、演算増幅回路お
よび電流源をＤＵＴに接続し、ブロック１５４では、約
１０マイクロ秒だけ遅らせて、演算増幅回路および寄生
ラテラル・トランジスタを安定させる。この遅延後に、
ブロック１５６では、抵抗器１１４（図２参照）の両端
電圧を測定することによりラテラル・トランジスタＤＵ
Ｔに流れる電流を測定する。ブロック１５８では、ＤＵ
Ｔのエミッタ・ピンに、一般に２０ミリアンペアの電流
パルス、または一般に−１．５ボルトの電圧パルスを印
加する。ブロック１６０では、抵抗器１１４の両端電圧
を測定することによりＤＵＴに流れる電流を測定し、ブ
ロック１６２では、電流または電圧パルスの印加中に測
定した電流値と、回路が安定したときに測定した電流値
とを比較する。この２つの電流が等しい値であるなら
ば、ブロック１６４からブロック１６６に移り、エラー
・メッセージを表示して、ＤＵＴがプリント回路基板に
接続されていないことを知らせる。電流が等しくない場
合は、電流または電圧源１２０が、ピン１０６を通して
ラテラル・トランジスタに付加電流を流したことを意味
し、ＤＵＴは接続しており、ブロック１６４では、試験
を完了させるために戻る。
るフローチャートである。図５ではエントリ後のブロッ
ク１５０では、被試験デバイス（ＤＵＴ）上で試験する
ピンを選択する。ブロック１５２では、演算増幅回路お
よび電流源をＤＵＴに接続し、ブロック１５４では、約
１０マイクロ秒だけ遅らせて、演算増幅回路および寄生
ラテラル・トランジスタを安定させる。この遅延後に、
ブロック１５６では、抵抗器１１４（図２参照）の両端
電圧を測定することによりラテラル・トランジスタＤＵ
Ｔに流れる電流を測定する。ブロック１５８では、ＤＵ
Ｔのエミッタ・ピンに、一般に２０ミリアンペアの電流
パルス、または一般に−１．５ボルトの電圧パルスを印
加する。ブロック１６０では、抵抗器１１４の両端電圧
を測定することによりＤＵＴに流れる電流を測定し、ブ
ロック１６２では、電流または電圧パルスの印加中に測
定した電流値と、回路が安定したときに測定した電流値
とを比較する。この２つの電流が等しい値であるなら
ば、ブロック１６４からブロック１６６に移り、エラー
・メッセージを表示して、ＤＵＴがプリント回路基板に
接続されていないことを知らせる。電流が等しくない場
合は、電流または電圧源１２０が、ピン１０６を通して
ラテラル・トランジスタに付加電流を流したことを意味
し、ＤＵＴは接続しており、ブロック１６４では、試験
を完了させるために戻る。
【００２９】本発明の望ましい実施例についての記述は
これで完了するが、これより発明の目的が充分に達成さ
れたことが理解され、本発明の趣旨および範囲から逸脱
することなく、構造および回路における多くの変更や本
発明の実施例および応用（範囲）を大きく変えることが
可能であることは当業者にとって明らかである。
これで完了するが、これより発明の目的が充分に達成さ
れたことが理解され、本発明の趣旨および範囲から逸脱
することなく、構造および回路における多くの変更や本
発明の実施例および応用（範囲）を大きく変えることが
可能であることは当業者にとって明らかである。
【００３０】
【発明の効果】以上説明したように、本発明では、ＴＴ
Ｌなどのデジタル素子のための製造欠陥アナライザと等
価な機能を有し、構造が簡単で安価なシステムを得るこ
とができる。本発明は、ＤＵＴ内の回路特性に依存せ
ず、隣接デバイスおよびＤＵＴにおけるピンのファン・
アウト等の影響をあまり受けない。また、ＤＵＴの接地
ピンの数に対しても依存しない。
Ｌなどのデジタル素子のための製造欠陥アナライザと等
価な機能を有し、構造が簡単で安価なシステムを得るこ
とができる。本発明は、ＤＵＴ内の回路特性に依存せ
ず、隣接デバイスおよびＤＵＴにおけるピンのファン・
アウト等の影響をあまり受けない。また、ＤＵＴの接地
ピンの数に対しても依存しない。
【図１】本発明の一実施例の概略図である。
【図２】典型的なＴＴＬ回路の部分詳細図である。
【図３】本発明の一実施例により形成されるラテラル・
トランジスタの断面図。
トランジスタの断面図。
【図４】本発明の一実施例の回路図。
【図５】本発明の一実施例の動作説明図。 １０：プリント回路板 １２：構成素子 １６：テスト・ベッド １８：コネクタ・ピン ２２：テスト・システム ２４：ディスプレイ装置 ２８、４０：トランジスタ ３０：保護ダイオード １０４、１０６：テスト・ピン １００：ＤＵＴ １０８：演算増幅器 １２０：定電流源 １１２：定電圧源
フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (72)発明者 ジョン・ジェイ・ケラー アメリカ合衆国コロラド州ラブランド、 ニッサ・ドライブ、808 (72)発明者 ロナルド・ジェイ・ピーファー アメリカ合衆国コロラド州フォート・コ リンズ、パークウェイ・コート、512 (56)参考文献 特開 昭63−302383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/02 - 31/04 G01R 31/28 - 31/3193
Claims (8)
- 【請求項１】半導体素子を試験して、前記素子に接続さ
れる第１及び第２のコネクタ・ピンと前記素子の半導体
基板ピンに接続される第３のコネクタ・ピンとが所定の
回路に導電接続されているか、及び、前記第１、第２、
第３のコネクタ・ピン間に前記素子を通る所定の導電路
が存在するかを判定するシステムであって、 前記第３のコネクタ・ピンへの第１の接続部を備える定
電圧源手段と、 前記第２のコネクタ・ピンと前記第３のコネクタ・ピン
との間に接続された電流源手段と、 前記定電圧源手段の第２の接続部と前記第１のコネクタ
・ピンとの間に接続され、前記電流源手段が前記第２の
コネクタ・ピンに電流パルスを供給する際に、電流の変
化を測定する電流測定手段とを有することを特徴とする
システム。 - 【請求項２】半導体素子を試験して、前記素子に接続さ
れる第１及び第２のコネクタ・ピンと前記素子の半導体
基板ピンに接続される第３のコネクタ・ピンとが所定の
回路に導電接続されているか、及び、前記第１、第２、
第３のコネクタ・ピン間に前記素子を通る適正な導電路
が存在するかを判定するシステムであって、 前記第３のコネクタ・ピンへの第１の接続部を備える第
１の電圧源手段と、 前記第３のコネクタ・ピンと前記第２のコネクタ・ピン
との間に接続された第２の電圧源手段と、 前記第１の電圧源手段の第２の接続部と前記第１のコネ
クタ・ピンとの間に接続され、前記第２の電圧源手段が
前記素子の前記第２のコネクタ・ピンにパルスを供給す
る際に、電流の変化を測定する電流測定手段とを有する
ことを特徴とするシステム。 - 【請求項３】前記電流測定手段が電流の変化を示さない
場合にはエラー状態を示す指示手段を有することを特徴
とする、請求項１及び２のいずれかに記載のシステム。 - 【請求項４】前記第１及び第２のコネクタ・ピンが、前
記素子の隣接するピンに接続されることを特徴とする、
請求項１ないし３のいずれかに記載のシステム。 - 【請求項５】半導体素子を試験して、前記素子に接続さ
れる第１及び第２のコネクタ・ピンと前記素子の半導体
基板ピンに接続される第３のコネクタ・ピンとが所定の
回路に導電接続されているか、及び、前記第１、第２、
第３のコネクタ・ピン間に前記素子を通る適正な導電路
が存在するかを判定するシステムであって、 前記第１のコネクタ・ピンと前記第３のコネクタ・ピン
との間に、前記素子に形成されたラテラル・トランジス
タのコレクタ・ベース接合に逆バイアスをかけるのに十
分な定電圧を印加するステップと、 所定の時間量だけ待機するステップと、 前記第２のコネクタ・ピンと前記第３のコネクタ・ピン
との間に、所定の電流パルスを加えるステップと、 前記第１のコネクタ・ピンに流れる電流の変化を測定す
るステップとを含むことを特徴とする方法。 - 【請求項６】半導体素子を試験して、前記素子に接続さ
れる第１及び第２のコネクタ・ピンと前記素子の半導体
基板ピンに接続される第３のコネクタ・ピンとが所定の
回路に導電接続されているか、及び、前記第１、第２、
第３のコネクタ・ピン間に前記素を通る適正な導電路が
存在するかを判定するシステムであって、 前記第１のコネクタ・ピンと前記第３のコネクタ・ピン
との間に、前記素子に形成されたラテラル・トランジス
タのコレクタ・ベース接合に逆バイアスをかけるのに十
分な定電圧を印加するステップと、 所定の時間量だけ待機するステップと、 前記第２のコネクタ・ピンと前記第３のコネクタ・ピン
との間に、所定のパルスを加えるステップと、 前記第１のコネクタ・ピンに流れる電流の変化を測定す
るステップとを含むことを特徴とする方法。 - 【請求項７】前記測定ステップで、電流の変化が測定さ
れない場合にはエラー状態を示すステップを含むことを
特徴とする、請求項５及び６のいずれかに記載の方法。 - 【請求項８】前記第１及び第２のコネクタ・ピンが、前
記素子の隣接するピンに接続されることを特徴とする、
請求項５ないし７のいずれかに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US472926 | 1983-03-07 | ||
| US07/472,926 US5101152A (en) | 1990-01-31 | 1990-01-31 | Integrated circuit transfer test device system utilizing lateral transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213077A JPH04213077A (ja) | 1992-08-04 |
| JP3195800B2 true JP3195800B2 (ja) | 2001-08-06 |
Family
ID=23877458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03201191A Expired - Fee Related JP3195800B2 (ja) | 1990-01-31 | 1991-01-31 | 半導体素子試験システム及び半導体素子試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5101152A (ja) |
| EP (1) | EP0439922B1 (ja) |
| JP (1) | JP3195800B2 (ja) |
| DE (1) | DE69021036T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557209A (en) * | 1990-12-20 | 1996-09-17 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
| US5625292A (en) * | 1990-12-20 | 1997-04-29 | Hewlett-Packard Company | System for measuring the integrity of an electrical contact |
| DE4110551C1 (ja) * | 1991-03-30 | 1992-07-23 | Ita Ingenieurbuero Fuer Testaufgaben Gmbh, 2000 Hamburg, De | |
| US5225816A (en) * | 1991-08-12 | 1993-07-06 | Motorola, Inc. | Electrical connector with display |
| IT1259395B (it) * | 1992-05-29 | 1996-03-13 | Luciano Bonaria | Metodo di rilevamento di connesioni erronee in schede elettroniche |
| US5420500A (en) * | 1992-11-25 | 1995-05-30 | Hewlett-Packard Company | Pacitive electrode system for detecting open solder joints in printed circuit assemblies |
| US5818251A (en) * | 1996-06-11 | 1998-10-06 | National Semiconductor Corporation | Apparatus and method for testing the connections between an integrated circuit and a printed circuit board |
| DE19733113B4 (de) * | 1997-07-31 | 2008-01-31 | OCé PRINTING SYSTEMS GMBH | Verfahren zum Testen einer elektronischen Baugruppe und elektronische Baugruppe mit Testhilfe |
| JP4174167B2 (ja) * | 2000-04-04 | 2008-10-29 | 株式会社アドバンテスト | 半導体集積回路の故障解析方法および故障解析装置 |
| DE102008019324B4 (de) | 2007-04-16 | 2022-10-06 | Marquardt Gmbh | Verfahren zur Ermittlung eines Vorhandenseins eines Bauelements, Vorrichtung zum Bestücken einer Platine mit Bauelementen, Schalter sowie Herstellungsverfahren und Herstellungsanordnung |
| CN113009266A (zh) * | 2021-03-18 | 2021-06-22 | 广州亚美智造科技有限公司 | 一种治具插拔检测电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3335340A (en) * | 1964-02-24 | 1967-08-08 | Ibm | Combined transistor and testing structures and fabrication thereof |
| US3622883A (en) * | 1965-08-18 | 1971-11-23 | Ibm | Pulsed current transistor beta tester having feedback to maintain emitter to collector current constant |
| US3774088A (en) * | 1972-12-29 | 1973-11-20 | Ibm | An integrated circuit test transistor structure and method of fabricating the same |
| CA997481A (en) * | 1972-12-29 | 1976-09-21 | International Business Machines Corporation | Dc testing of integrated circuits and a novel integrated circuit structure to facilitate such testing |
| US3889188A (en) * | 1973-07-30 | 1975-06-10 | Ibm | Time zero determination of FET reliability |
| US4042832A (en) * | 1975-12-29 | 1977-08-16 | Honeywell Information Systems Inc. | Logic board interlock indication apparatus |
| DE2840981C2 (de) * | 1977-10-08 | 1984-03-29 | Tokyo Electric Co., Ltd., Tokyo | Speichereinsatz für elektronische Registrierkassen und Datenverarbeitungseinheiten |
| EP0075079A1 (en) * | 1981-09-21 | 1983-03-30 | International Business Machines Corporation | Circuit network checking system |
| GB8428405D0 (en) * | 1984-11-09 | 1984-12-19 | Membrain Ltd | Automatic test equipment |
| US4864219A (en) * | 1987-03-19 | 1989-09-05 | Genrad, Inc. | Method and apparatus for verifying proper placement of integrated circuits on circuit boards |
| US4779041A (en) * | 1987-05-20 | 1988-10-18 | Hewlett-Packard Company | Integrated circuit transfer test device system |
| US4801878A (en) * | 1987-06-18 | 1989-01-31 | Hewlett-Packard Company | In-circuit transistor beta test and method |
| US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
| US4896108A (en) * | 1988-07-25 | 1990-01-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits |
-
1990
- 1990-01-31 US US07/472,926 patent/US5101152A/en not_active Expired - Lifetime
- 1990-11-27 DE DE69021036T patent/DE69021036T2/de not_active Expired - Fee Related
- 1990-11-27 EP EP90312894A patent/EP0439922B1/en not_active Expired - Lifetime
-
1991
- 1991-01-31 JP JP03201191A patent/JP3195800B2/ja not_active Expired - Fee Related
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| DE69021036D1 (de) | 1995-08-24 |
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| JPH04213077A (ja) | 1992-08-04 |
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| EP0439922A3 (en) | 1992-04-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |