JPH08507868A - Ｉｃにおける信号経路およびバイアス経路の分離ｉ▲下ｄｄｑ▼試験 - Google Patents

Abstract

(57)【要約】 ＩＣを、Ｉ_DDQ測定法によって試験する。前記ＩＣ基板は、ある導電型の領域を具え、この領域は、前記回路の電源用電源ノードと、前記領域をバイアスするバイアス電圧に接続するバイアスノードとを有する。前記電源ノードと前記バイアスノードとを直流的に遮断し、前記回路の機能的な特徴による零入力電流への影響を、バイアスの特徴による零入力電流への影響から分離している間に、前記回路のＩ_DDQ試験を行う。

Description

【発明の詳細な説明】 ＩＣにおける信号経路およびバイアス経路の分離Ｉ_DDQ試験 技術分野 本発明は、半導体基板に集積された電子回路の試験方法に関するものである。 前記基板は、ある導電型の領域を具え、この領域は、前記回路に給電する電源ノ ードと前記領域をバイアスするバイアス電圧に接続するバイアスノードとを有す る。本発明方法は、前記回路を流れる零入力電流を決定することも含む。 背景技術 電子回路、特に集積回路の組織的かつ自動的な試験は、益々重要になってきて いる。回路の世代を追う毎に、常により高い素子密度を開発したり、常にシステ ムの機能の個数を増す傾向がある。個々の回路は、徹底的で費用が嵩む試験によ る以外はもはや、処理上の欠陥を検出したり、位置決めしたりできない程度に複 雑になってきている。顧客は、動作中の隠れた欠陥を呈しこれによりシステムを 信頼できないようにする回路製品を受け入れることを望んでいない。したがって 、製造者と顧客の双方にとって最も重要なことは、回路製品の完全な動作を保証 する試験が行われることである。 集積回路の電流電源監視方法（ＣＳＭ）とも称される零入力電流試験（Ｉ_DDQ 試験）は、零入力電流を監視することによって回路における処理の欠陥の位置を 求めることを目的とする。Ｉ_DDQ試験の詳細に関しては、K.-J.LeeおよびM.A.Bre uerによる″Design and Test Rules for CMOS Circuits to Facilitate IDDQ Te sting of Bridging Faults″,IEEE Transactions on Computer-Aided Design,Vo l.II，No.5，May 1992，pp.659-669を参照されたい。Ｉ_DDQ試験技術は、代表的 にスタティックＣＭＯＳ ＩＣにおける、実際の処理の欠陥の解析において多大 の可能性を呈した。ＣＭＯＳ論理回路における零入力電流または定常電流は、例 えば１μＡ程度に極めて小さくする必要がある。したがってどのような制御偏差 も、容易に検出しうる。この試験技術の位置づけは、費用削減や品質および 信頼性の向上の点で重要である。 縮退故障は、回路ノードと電源ラインとの間の意図しない導電性相互接続によ って生じる現象であり、これにより論理動作に影響を及ぼすハードワイアードプ ルアップまたはプルダウンを生じる。電源ラインと信号ラインとの間の低抵抗の 導電橋絡によって形成される橋絡欠陥が、縮退現象を生じる。ゲート酸化物の欠 陥の影響は、しばしば特性上のパラメータとなる。すなわちこれは、論理電圧レ ベルによって規定されず、したがってしばしば通常の電圧方法によっては検出さ れない。ゲート酸化物欠陥も、縮退現象を生ずる恐れがある。 発明の開示 本発明の目的は、測定された零入力電流をより正確に診断するＩ_DDQ試験方法 を提供することである。本発明の他の目的は、零入力電流の原因を識別するＩ_{DD Q} 試験方法を提供することである。 この目的のために、本発明は、零入力電流の測定が、前記ノードのある一つを 流れる電流の量の決定を含むことを特徴とする、上述したような方法を提供する 。 Ｉ_DDQ試験において、電子回路を許容するか否かの決定は、極めて小さい測定 された電流の値に基づいて行われる。通常、代表的に１０μＡまたはそれ以上の 零入力電流は、欠陥がある装置を示すものとして解釈され、一方欠陥がない装置 は、それより少なくとも一桁少ない量の零入力電流を発生する。本発明は、大き い零入力電流は、回路の機能的な動作が不正確であるということを意味するとは 限らず、この電流は、恐らく処理の欠陥とは異なった原因によって生じることも あるという考えに基づいている。ｐ−ｎ接合部において発生する漏れ電流または 基板電流は、他の完全に良好に動作する電子装置において、零入力電流を相当な 大きさに増大させる恐れがある。例えば、非エピタキシャル基板に関する漏れ電 流密度の大きさは、代表的に１０^-6Ａ／ｃｍ²程度である。例えば、J.W.Slotboo m,M.J.J.Theunissen and A.J.R．de KockによるIEEE電子装置レターVol.EDL-4,N o.11，Nov．1983，pp.403-406の「漏れ電流によるシリコン基板の影響（Impact of Silicon Substrates on Leakage Currents）」を参照されたい。漏れ電流 は、ベースウエハの品質、ウエハに行われた処理、または基板およびウエル接点 の不正確な位置決めによるものであることもある。これらの漏れ電流の全ては、 電子回路それ自身に行う機能動作、例えば、ディジタル回路における論理動作、 またはアナログ回路における信号処理に直接的には影響しない。非バッテリ動作 の装置に関して、電流漏れは、平均余命および動作上の使用に関してより小さい 問題に過ぎない。 したがって、電子装置を、従来のＩ_DDQ試験の下で大きい定常電流が発生した ことにのみ基づいて欠陥装置として取り除くことは、常に正しいとは限らない。 したがって、本発明は、バイアスノードを流れる電流の試験から電源ノードを流 れる電流の試験を、例えば前記ノードを試験中互いに直流的に遮断することによ って分離する。直流的な遮断とは、前記ノードを短絡せず、電子回路の機能動作 を表す前記ノードを流れる電流を、別々に測定できるようにすることであると理 解されたい。すなわち、電源ノードを流れる電流経路は、バイアスノードを流れ る電流経路から機能的に分離され、試験中この２つの電流が区別される。電源ノ ードを流れる定常電流は、バイアスノードおよび電源ノードを流れる定常電流が 結合されたものよりも、回路の動作適合性をより適切に示すものである。本発明 によれば、製造処理の歩留りを、ｐ−ｎ接合部の両端間の漏れ電流と回路の機能 的な動作用の電源電流とを区別することによって、効果的に向上させることがで きる。すなわち、本発明による試験は、通常のＩ_DDQ試験によって破棄されたか もしれない装置を、正常に機能する装置として分類する。 回路の機能的な動作を、電源ノードを流れる零入力電流を決定することによっ て試験する。漏れ電流を、バイアスノードを流れる電流を決定することによって 試験する。電源ノードとバイアスノードとの直流的な分離によって、電源電圧と は別に、電源電圧とバイアス電圧との種々の組み合わせの下で、回路のテストを 行えるようになる。 J.BurrおよびA.Petersonは、「超低電力CMOS技術（Ultra Low Power CMOS Tec hnology）」,Proc．3-rd NASA Symposium on VLSI Design，1991，pp.1-11にお いて、例えば数１００ミリボルト程度の極めて低い電源電圧における、ディジタ ル回路の実現について記述している。多量の並列信号処理における動作毎のエネ ルギを減少することが求められている。PFETゲートにｐ⁺を添加し、NFETゲート にｎ+を添加する。チャネルの注入を除くとすると、双方の装置は、ゼロボルト に近いしきい値を有する。このしきい値を、基板バイアス電圧を調節することに よって調節することができる。この装置は、少なくとも１個のバイアスノードを 、電源ノードから直流的に分離することを必要とする。しかしながら、この先行 技術による回路において、ノードの分離を、超低電圧電源ディジタル回路の機能 的な動作に用いる。本発明において、ノードの分離を、ある方法の試験を行うこ とができる１個の回路において行う。ここで、ノードを、通常の動作において例 えば５ボルトまたは３．３ボルトまたは２．７ボルトの固定電源電圧に代表的に 接続する。すなわち、本発明による回路は、１ボルトより十分に高い電源電圧の 下で動作する。動作的な使用におけるしきい値の調節は、ここでは必要ない。 回路における零入力電流の測定は、極めて感度のよい測定装置を必要とする。 この目的のために、いわゆる組み込み電流（Built-In-Current：ＢＩＣ）センサ が開発されており、このセンサを回路内に集積することができる。ＢＩＣセンサ 用の回路配置の一例を、米国特許明細書第５０５７７７４号において見ることが できる。ＢＩＣセンサを、電源ノードを流れる零入力電流を測定するのに使用す ることができ、バイアスノードを流れる零入力電流を測定するのに使用すること ができる。 図面の簡単な説明 本発明を、例として、添付した図の参照と共に以下に説明する。ここで、 図１は、先行技術における試験中の電子装置の一例を示し、 図２、３および４は、本発明による試験用の電子装置の例を説明し、 図５、６、７、８、９および１０は、本発明によって実現される試験方法の代 表的な例を示し、 図１１は、零入力電流を測定する組み込み電流センサの例を示し、 図１２は、本発明による電子装置を含む集積回路用電源ラインの構成を示す。 これらの図を通して、同一の参照符は、同様のまたは対応する特徴を示す。 発明を実施するための最良の形態 図１は、ｎウエル処理で形成された先行技術の装置のｎウエル１０２を有する ｐ^-半導体基板１００の一部の断面図を示す。前記ｐ^-基板１００に、本実施例に おいては代表的にｐ⁺がドープされている基板接点１０４を設ける。前記ｎウエ ル１０２に、本実施例においては代表的にｎ⁺がドープされているウエル接点１ ０６を設ける。さらに、ＮＦＥＴ１１２用のソース１０８およびドレイン１１０ を基板１００に形成し、ＰＦＥＴ１１８用のソース１１４およびドレイン１１６ をｎウエル１０２に形成する。ＮＦＥＴ１１２およびＰＦＥＴ１１８を、入力端 子１２４および出力端子１２６によって、ＣＭＯＳインバータ形式の論理ゲート として相互接続する。ＮＦＥＴおよびＰＦＥＴの形成と論理ゲートの形成とは、 技術的に既知であり、ここではさらに説明しない。代表的に、ＰＦＥＴ１１８の ソース１１４は、端子１２０における電源電圧ＶＤＤに接続すべき電源ノードと して作用し、ここでＶＤＤは電源電圧ＶＤＤおよびＶＳＳの高い方であり、一方 ＮＦＥＴ１１２のソース１０８は、端子１２２におけるＶＳＳに接続すべき電源 ノードとして作用し、ここでＶＳＳは電源電圧ＶＤＤおよびＶＳＳの低い方であ る。 基板１００とソース１０８およびドレイン１１０との間のｐ−ｎ接合が導通す るのを阻止するために、基板接点１０４が基板１００をＶＳＳに接続し、これに より基板１００をバイアスする。ｎウエル１０２と基板１００との間およびｎウ エル１０２とソース１１４およびドレイン１１６との間の導通を回避するために 、ウエル接点１０６によりウエル１０２をＶＤＤに接続し、これによりｎウエル １０２をバイアスする。 通常、回路を流れる零入力電流を、ＶＤＤ端子１２０とＶＳＳ端子１２２との 間の経路における電流を測定することによって決定する。すなわち、例えばトラ ンジスタ１１２および１１８間の相互接続における橋絡欠陥によって生じる電流 と、例えばｎウエル１０２と基板１００とのｐ−ｎ接合部を流れる電流である基 板１００を流れる漏れ電流とを組み合わせて測定する。 図２は、ｎウエル処理によって形成された本発明による装置のｎウエル１０２ を有するｐ^-半導体基板１００の一部を示す断面図である。本発明によるＩ_DDQ 試験の間、ｎウエル接点１０６および電源接点１１４を、別個のＶＤＤ電源端子 ２００および２０２に各々接続し、基板接点１０４およびソース１０８を、別個 のＶＳＳ電源端子２０４および２０６に各々接続する。結果として、トランジス タおよびトランジスタ間の相互接続部における欠陥によって生じる定常電流への 第１の影響を、当該技術に固有の寄生効果によって生じる定常電流への第２の影 響と別々に測定することができる。第１の影響を、端子２０２と２０６との間の 経路を流れる電流を測定することによって決定し、第２の影響を、端子２００と ２０４との間の経路における電流を測定することによって決定する。 電源ノード１１４および１０８とバイアスノード１０６および１０４との直流 分離を、種々の方法において行うことができる。第１の方法は、基板上に分離さ れた接着パッドを設けることである。図３は、ｎウエル接点１０６に接続される バイアス接着パッド３００と、電源ノード１１４に接続される電源接着パッド３ ０２と、基板接点１０４に接続されるバイアス接着パッド３０４と、電源ノード １０８に接続されるＶＳＳ電源接着パッド３０６とを上面に設けた基板１００の 図式的な配置を示す。基板１００を、ウエハまたはチップとしてもよい。試験に よって回路が良好であることを確かめた後、基板１００にリードフレームを設け 、これをカプセル封じする。接着パッド３００および３０２を、このリードフレ ームの別個の接続ピンに接続するか、２重接着を使用した同一の接続ピンに接続 してもよい。同様に、接着パッド３０４および３０６を、リードフレームの別個 の接続ピンか、２重接着を使用した同一の接続ピンに接続してもよい。２重接着 を使用した場合、本発明による試験をもはや行うことはできない。 図４は、電源ノード（例えばノード１１４）および接着パッド（例えば４００ ）間の接続部と、バイアスノード（例えば１０６）および同一の接着パッド（例 えば４００）間の接続部との内の少なくとも一方にスイッチ４０２を機能的に含 む第２の方法を示す。スイッチ４０２は、例えば、チップ上に設けられた回路（ 図示せず）によってプログラム制御することができるか、または外部から制御す る。この図においては、スイッチ４０２を、電源ノード（例えば１１４）と接着 パッドとの間に設けており、一方バイアスノードは、接着パッドに接続されてい る。このようにすれば、回路を、漏れ電流を決定するために機能的に動作させな いようにすることができる。 基板１００が、ＣＰＵ、メモリ、バスインタフェース、レジスタおよびその他 のような複数の補助回路（図示せず）を有する回路、例えばマイクロプロセッサ を含むものと仮定する。スイッチ４０２のようなスイッチを、各々の補助回路と 電源端子およびバイアス端子との間に個々に設け、個々の補助回路における零入 力電流を監視するために、補助回路の特定の一つを選択的に動作しうるようにす ることもできる。このようにすると、起こりうる欠陥の場所を見つけることがで きる。 図５、６、７、８、９および１０は、図２の基板１００の線図であり、対応す る零入力電流を決定するために接続端子２００、２０２、２０４および２０６を 種々の構成で組み合わせることにより測定する種々の例を示す。基板１００にお けるｐ−ｎ接合部を、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６およびＤ ７によって示す。Ｄ１は、ソース１１４のｐ⁺領域とｎ^-ウエル１０２との間のダ イオードを示す。Ｄ２は、ｎウエル１０２とドレイン１１６のｐ⁺領域との間の ダイオードを示す。Ｄ３は、ドレイン１１０のｎ⁺領域とｐ^-基板１００との間の ダイオードを示す。Ｄ４は、ｐ^-基板１００とソース１０８のｎ⁺領域との間のダ イオードを示す。Ｄ５は、ｎ^-ウエル１０２とｐ^-基板１００との間のダイオード を示す。ＮＦＥＴ１１２が導通している場合、その導通チャネルとｐ^-基板１０ ０との間にダイオードが存在し、このダイオードをＤ６によって示す。ＰＦＥＴ １１８が導通している場合、その導通チャネルとｎ^-ウエル１０２との間にダイ オードが存在し、このダイオードをＤ７によって示す。 図５は、端子２０６に流れ込む零入力電流を決定する第１の方法を示す。端子 ２００および２０２を、例えば５ボルトまたは３ボルトに保ち、端子２０４およ び２０６を接地し、入力端子１２４を高レベルに設定する。ここでＮＦＥＴが導 通するため、Ｄ３およびＤ４は消滅し、ダイオードＤ６が存在する。電流測定装 置５００を、端子２０６の付近の電流分岐に配置する。端子２０６に流れ込む合 計の電流に影響する副電流を、破線で示す。この第１の方法は、例えばトランジ スタ１１２と１１８との間の相互接続部についての情報を与える。端子２００お よび２０２が直流的に遮断されているため、端子２００および２０２における電 圧を、互いに異なって選択することができることに注意されたい。 図６は、図５と同様のセットアップを示すが、ここでは入力端子１２４を低レ ベルに設定している。ＰＦＥＴ１１８が導通するため、Ｄ１およびＤ２は消滅し 、Ｄ７が存在する。ＮＦＥＴ１１２が導通しないため、Ｄ３およびＤ４は存在し 、Ｄ６は消滅する。 図７は、端子２０４に流れ込む零入力電流を決定する第２の方法を示す。端子 ２００および２０２を、例えば５ボルトまたは３ボルトに保ち、端子２０４およ び２０６を接地し、入力端子１２４を高レベルに設定する。ここでＮＦＥＴ１１ ２が導通するため、ダイオードＤ６が存在し、ＰＦＥＴ１１８が導通しないため 、ダイオードＤ１およびＤ２が存在する。電流測定装置６００を、端子２０４の 付近の電流分岐に配置する。端子２０４に流れ込む合計の電流に影響する副電流 を、破線で示す。この第２の方法は、例えばｎウエル１０２と基板接点１０４と のｐ−ｎ接合部についての情報を与える。 図８は、図７と同様のセットアップを示すが、ここでは入力端子１２４を低レ ベルに設定している。このようにするとＰＦＥＴ１１８が導通するので、ダイオ ードＤ７が存在し、ＮＦＥＴ１１２が導通しないので、ダイオードＤ３およびＤ ４が存在する。 図９は、端子２０６に流れ込む零入力電流を決定する第３の方法を示す。端子 ２００を、例えば５ボルトに保ち、端子２０２、２０４および２０６を接地し、 入力端子１２４を高レベルに設定する。ここでＮＦＥＴ１１２が導通するので、 ダイオードＤ６が存在し、ＰＦＥＴ１１８が導通しないので、ダイオードＤ１お よびＤ２が存在する。電流測定装置７００、７０２および７０４を、端子２０４ 、２０６および２０２付近の電流分岐に各々配置する。前記端子に流れ込む合計 の電流に影響する副電流を、破線で示す。これらの測定値の組み合わせは、個々 のｐ−ｎ接合部および相互接続部の各々についての情報を与える。 図１０は、図９と同様のセットアップを示すが、ここでは入力端子１２４を低 レベルに設定している。このようにするとＰＦＥＴ１１８が導通するので、ダイ オードＤ７が存在し、ＮＦＥＴ１１２が導通しないので、ダイオードＤ３および Ｄ４が存在する。 図１１は、各々の電源ＶＳＳ_logic、ＶＳＳ_substrate、ＶＤＤ_logicおよびＶ ＤＤ_well用の電源パッド８０２、８０４、８０６および８０８を有する全体のチ ップ配置８００を図式的に示す。ＢＩＣセンサ８１０を、パッド８０２とパッド ８１２との間に接続し、他のＢＩＣセンサ８１４を、パッド８０４とパッド８１ ６との間に接続する。ＢＩＣセンサは、そこを流れる電流を測定し、その測定値 を、ここでさらには記述しないある論理によって取り出す。ＢＩＣセンサの詳細 に関しては、米国特許明細書第５０５７７７４号を参照されたい。通常モードに おいて、回路は、パッド８０２、８０４、８０６および８０８で種々の形式の電 源を直接受ける。すなわち、ＢＩＣセンサは、どの電源ラインにも存在せず、動 作しない。このようにするとＢＩＣセンサは、回路の動作状態に悪影響を与えな い。試験モードにおいて、零入力電流を測定する場合、ＶＳＳ_logicの電源をパ ッド８１２を経て印加することによってＢＩＣセンサ８１０を動作させ、ＶＳＳ_substrate の電源をパッド８１６を経て印加することによってＢＩＣセンサ８１ ４を動作させる。ここで、測定装置として２つのセンサを使用して、零入力電流 の測定が可能になる。 ＩＤＤＱ試験を、ダイやパッケージされた回路に対して行うことができる。ダ イの試験の結果に基づいて、ダイを破棄するかパッケージするかを決定する。電 源パッドと外部ピンとの結合に関して、以下のものを含む種々の方法が可能であ る。すなわち、 − パッド８０２、８０４、８０６、８０８、８１２および８１６を外部ピンに 各々接着し、ＢＩＣセンサを使用して、ノードと基板を別々に流れる零入力電流 を測定する完全な機能が、パッケージング後に得られるようにし、 − パッド８０２、８０４、８０６および８０８を各々外部ピンに接着し、パッ ド８１２および８１６を無視し、パッケージング後、零入力電流を測定するため の全機能が得られるも、ＢＩＣセンサを用いることがもはや出来ないようにし、 − パッド８０２および８０４を一緒に１つの外部ピンに接着し、パッド８０６ および８０８を一緒に他の外部ピンに接続し、パッド８１２および８１６を無視 し、従来のＩＤＤＱ試験の可能性のみがパッケージング後に得られるも 、ノードおよび基板を流れる電流を別々に測定出来ないようにする。 どの方法を用いるかは、パッケージ上の追加のピンの個数と、動作寿命中のＩＤ ＤＱ試験の必要性との間の関係による。 図１１において電源パッドに接続されたＢＩＣセンサの使用の例は、２個の特 定のパッドに対して２個のセンサを含む。センサおよびパッドの他の組み合わせ と、他の数のセンサとの組み合わせも可能である。 図１２は、本発明を使用する多数の電子回路を含む集積回路のレベル位置に関 する電源ラインの構成を示す。電子回路を保持する論理チャネル２０２を設ける 。このような電子回路の例の断面図を、図２に示す。集積回路全体が所望の機能 を実行するように、電子回路を相互接続するワイアを保持する経路チャネル２０ ４を設ける。本発明による電子回路は、４個の異なった電力接続ラインを必要と する。これらを、論理チャネル２０２内に延在する４つの並列電源ラインによっ て設ける。異なった論理チャネルの第１の電源ラインを互いに接続してメッシュ ２０６を形成し、このメッシュを外部接続用接着パッド２０８に接続する。同様 のメッシュ２１０、２１２および２１４を、他の電源ラインに対して形成する。 当業者には明らかなように、本発明による回路の試験は、その回路が、ｐウエ ル技術、ｎウエル技術またはツインウエル技術によって形成された回路かどうか に係わらず、またその回路が、一方の形式の電界効果トランジスタ（例えば、Ｎ ＭＯＳまたはＰＭＯＳ）のみ、２つの相補型トランジスタ（例えば、ＣＭＯＳ） 、またはバイポーラトランジスタおよび相補型電界効果トランジスタ（例えば、 ＢＩ−ＣＭＯＳ）で形成されているかに係わらずに行うことが出来る。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ

Claims (1)

1. 【特許請求の範囲】 １． 半導体基板に集積された電子回路の試験方法であって、前記基板が、第１ の導電型の領域を具え、この領域が、前記回路の電源用電源ノードと前記領域を バイアスするバイアス電圧に接続するバイアスノードとを有し、前記方法が、前 記回路を流れる零入力電流を決定することを含む試験方法において、前記零入力 電流の決定が、前記ノードのある１個を流れる電流の大きさを決定することを含 むことを特徴とする電子回路試験方法。 ２． 請求項１に記載の電子回路試験方法において、前記基板が、前記第１の導 電型と反対の第２の導電型の他の領域を具え、前記他の領域が、第２電源ノード と、前記他の領域をバイアスする第２バイアス電圧に接続する第２バイアスノー ドとを具え、前記電流の大きさの決定が、 前記第１電源ノードから前記第２電源ノードに流れ込む電流の大きさの決 定と、 前記第１バイアスノードから前記第２バイアスノードに流れ込む電流の大 きさの決定と、 結合された前記第１電源ノードおよび第１バイアスノードを経て、前記第 ２電源ノードに流れ込む電流の大きさの決定と、 結合された前記第１電源ノードおよび第１バイアスノードを経て、前記第 ２バイアスノードに流れ込む電流の大きさの決定との内の少なくとも１つを含ん でいることを特徴とする電子回路試験方法。 ３． 請求項１に記載の電子回路試験方法において、前記電源ノードと前記バイ アスノードとを、試験中に互いに直流的に分離することを特徴とする電子回路試 験方法。 ４． 請求項１に記載の電子回路試験方法において、前記ノードの少なくとも１ 個を流れる電流を、前記基板に集積された組み込み電流センサによって決定 することを特徴とする電子回路試験方法。 ５． １ボルトより十分に高い電源電圧によって動作する電子回路であって、前 記回路が、ある導電型の少なくとも１つの領域を具えた半導体基板を有し、前記 領域が、前記回路の電源用電源ノードと、前記領域をバイアスするバイアス電圧 に接続するバイアスノードとを有する電子回路において、前記バイアスノードと 前記電源ノードとを、互いに直流的に分離したか分離可能であることを特徴とす る電子回路。 ６． 請求項５に記載の電子回路において、前記バイアスノードをバイアス接着 パッドに接続し、前記電源ノードを電源接着パッドに接続したことを特徴とする 電子回路。 ７． 請求項５に記載の電子回路において、前記電源ノードを電源接着パッドか ら分離したり接続したりしうるようにし、前記バイアスノードを前記電源接着パ ッドに接続したことを特徴とする電子回路。 ８． 請求項５に記載の電子回路において、前記電子回路が、接続ピンを有する リードフレームに搭載され、かつカプセル封じされ、前記リードフレームが、前 記バイアスノードに直流的に接続された第１接続ピンを有し、前記電源ノードに 直流的に接続された第２接続ピンを有することを特徴とする電子回路。 ９． 請求項５に記載の電子回路において、少なくとも前記電源ノードまたはバ イアスノードを、組み込み電流センサに接続したことを特徴とする電子回路。 １０． 請求項５に記載の電子回路が位置する多数の並列チャネルを具える集積 回路において、各々のチャネルが４つの電源ラインを含み、これらすべての電源 ラインが前記チャネルに対して長手方向に延在し、前記チャネル中の電 子回路に給電するようになっており、この４つのラインのうち、第１ラインは第 １電源ノードに給電し、第２ラインは第１バイアスノードに給電し、第３ライン は第２電源ノードに給電し、第４ラインは第２バイアスノードに給電するように し、すべてのチャネルの第１電源ラインを、チャネル領域の外部に位置する第１ 接続ラインによって相互接続して、第１接続パッドに接続された第１メッシュを 形成し、同様のメッシュおよび接続パッドを、前記第２、第３および第４電源ラ インに対して形成したことを特徴とする集積回路。